JP3693529B2 - インダクタンス素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動体通信器，電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【０００２】
【従来の技術】
図１２は従来のインダクタンス素子を示す斜視図である（実開昭６１−１４４６１６号公報）。図１２において、１は基体で、基体１は両端部に鍔部２，３がそれぞれ設けられており、鍔部２と鍔部３の間には巻部４が形成されている。また、鍔部２，３にはそれぞれ溝部５が設けられている。６は基体１に巻回された巻線で、巻線６の端部はそれぞれ溝部５に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【０００３】
他の従来の技術としては、例えば特開平８−１２４７４８号公報，特開平８−１２４７４９号公報，特開平８−２１３２４８号公報および実開平３−１５１０号公報，特開平９−３０６７４４号公報等がある。
【０００４】
更に、特開平１０−１７２８３２号公報の様に、巻線を巻回する巻部と、両端の端子部となる鍔部との間に、テーパー部を設ける構成は知られている。
【０００５】
【発明が解決しようとする課題】
しかしながら以上のような構成では、素子の小型化が進むにつれて、巻線６の径等を細くしなければならず、Ｑ値低下が顕著に現れてくるという問題点があった。
【０００６】
本発明は、上記従来の課題を解決するもので、巻線型であって、しかも小型化されてもＱ値等の特性を向上させることができるインダクタンス素子を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、
０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷである。
【０００８】
【発明の実施の形態】
請求項１記載の発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷであることによって、超小型なインダクタンス素子においてもＱ値を向上させることができる。
【００１１】
請求項２記載の発明は、請求項１において、基体の形状を四角柱状とし、巻線の端部を基体の異なる側面上の端子電極に接合したことによって、インダクタンスの最適化を行うことができ、Ｑ値を向上させることができる。
【００１５】
以下、本発明におけるの実施の形態について説明する。
【００１６】
図１は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【００１７】
図１において、７は基体で、基体７はアルミナ等の非磁性材料などが用いられる。基体７の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が１００ＭＨｚ以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体７の構成材料としてフェライト等の磁性材料を用いる場合には、特性面，加工性の面およびコスト面で有利になる。
【００１８】
基体７の比誘電率は８．０以下（好ましくは６．０以下）とすることが好ましい。基体７の比誘電率を８．０とすることによって、自己共振周波数ｆ０が向上し、その結果Ｑ値が向上する。なお、基体７の比誘電率の最低は強いて上げれば、基体７としての機能を十分に発揮できるのはフッ素系樹脂であるので、２．４以上とすることが好ましい。
【００１９】
又、基体７の体積固有抵抗は１０11Ωｍ以上（好ましくは１０14Ωｍ以上）とすることがこのましい。体積固有抵抗を１０11Ωｍとすることによって、基体７中に流れる電流を抑制することが出来、ひいては効率を向上させることが出来、Ｑ値を向上させることができる。これは、図１０に示すように体積固有抵抗が１０11Ωｍ以上であるとＱ値の向上が見られることから明らかである。この時の条件は、素子サイズは長さ１．６ｍｍ、幅および高さは０．８ｍｍ、巻線１３の巻数は１０ターン、保護材１６の厚みは７０μｍから８０μｍとし、基体７の体積固有抵抗を異ならせて図１０は求めた。基体７の体積固有抵抗は、アルミナの分量等を変化させることで実現可能である。
【００２０】
基体７の比誘電率を８．０以下とするあるいは、体積固有抵抗を１０11Ωｍとする具体的材料としては、フォルステライト、ムライト、ステアタイト等のアルミナを含む材料を用いることが好ましい。
【００２１】
以上の様に基体７の比誘電率か体積固有抵抗の少なくとも一方を上記範囲内にすることによって、非常に小型である本実施の形態のインダクタンス素子におけるＱ値の低下傾向に歯止めをかけることが出来、非常に小型なインダクタンス素子であってもＱ値の劣化を防止できる。
【００２２】
図２は本発明の一実施の形態におけるインダクタンス素子の基体７のみを示した斜視図である。図２に示す様に、基体７は後述する巻線を巻回する巻部８と巻部８の両端にそれぞれ設けられた鍔部９，１０より構成されている。巻部８および鍔部９，１０の断面形状は略正方形状の直方体である。また、巻部８は鍔部９，１０より段落ちしており、巻部８の径は鍔部９，１０の径よりも小さくなっている。巻部８は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部８ａに面取りやテーパー加工などを施した方が好ましい。この時角部８ａの面取りとしては、曲率半径で０．０８ｍｍ〜０．１５ｍｍとする事が好ましい。面取りの曲率半径が０．０８ｍｍ以下であると巻線１３にダメージが加わる確率が大きくなり、曲率半径が０．１５ｍｍ以上であると、コイル状巻線１３の径が小さくなりＱ値の劣化を引き起こすことがある。
【００２３】
なお、角部８ａを尖った状態にした場合、巻線１３を巻部８に巻回すると、角部８ａと巻線１３の固定強度が向上し、巻線１３のずれなどの発生を防止できるので、巻線１３のダメージよりも巻線１３のずれ防止の方を重視する場合には、角部８ａは尖らせている方が好ましい。この時、たとえば、巻線１３に設けられている被膜の厚さを厚くしたり、巻線１３の線径をやや大きくしたり、などの手段を講じると巻線１３のダメージを抑えつつ、巻線１３の固定強度を向上させることが出来る。
【００２４】
また、例えば鍔部１０と巻部８の境界にはテーパー部１１を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部９と巻部８の境界部にもテーパー部１２を設けた。
【００２５】
１３は基体７に巻回された巻線で、巻線１３は巻部８上に巻かれており、巻線１３は、隙間を設けて巻かれるか、密着して巻かれている。巻線１３を隙間を設けて巻部８上に巻回する事で、Ｑ値の劣化などを防止し、巻線１３を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。巻線１３としては、銀，銀合金，銅，銅合金，金，金合金，アルミニウム，アルミニウム合金等の導電材料の少なくとも一つで構成することが好ましく、それらの中でも特に、コスト面、強度面、扱い易さなどを考慮すると、銅或いは銅合金で構成することが好ましい。
【００２６】
１４，１５は鍔部９，１０にそれぞれ設けられた端子部で、端子部１４，１５は端子電極と接合層から構成されている。
【００２７】
図３，図４に示す様に、端子電極は、基体７の上に導電材料で構成された下地膜１００と、下地膜１００の上に形成され導電材料にて構成された導電膜１０１ａと、導電膜１０１ａの上に積層された導電膜１０１ｂとを含む構成となっている。この場合、特に下地膜１００を基体７上に無電解メッキにて形成するかもしくは導電ペーストを基体７の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック（アルミナやフェライト等）で構成された基体７上に容易に下地膜１００を形成することができ、その下地膜１００の上に電解メッキによって、導電膜１０１ａを形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【００２８】
更に、導電膜１０１ａと導電膜１０１ｂの間には、巻線１３のつぶされた端部が挟み込まれている。この時、少なくとも導電膜１０１ｂは２６０℃（好ましくは３００℃）で溶融しない材料（融点が２６０℃以上）で構成されている。すなわち、導電膜１０１ｂは融点が２６０℃以上好ましくは３００℃以上である金属材料で構成することが好ましい。この様な構成によって、巻線１３の端部は導電膜１０１ａと導電膜１０１ｂに挟み込まれる構成とすることによって、接合強度が大幅に増すことになり、巻線１３の端子部１４，１５からの脱落等の発生する確率が極めて少なくなる。なお、本実施の形態では、導電膜１０１ａ，１０１ｂの双方を２６０℃で溶融しない材料で構成した。
【００２９】
また、導電膜１０１ｂを２６０℃（好ましくは３００℃）で溶融しない材料で構成することによって、通常電子部品等を回路基板等に接合するときの接合材が溶融する温度で導電膜１０１ｂが溶融しにくいように構成されているので、リフロー等で熱処理されても、巻線１３の外れ等は生じることはない。
【００３０】
なお、本実施の形態では、端子電極を３層（下地膜１００，導電膜１０１ａ，導電膜１０１ｂ）で構成したが、２層でも４層以上でもよい。端子電極を２層で構成する場合には、例えば、下地膜１００と導電膜１０１ａを兼用する一つの導電膜で構成し、その導電膜の上に導電膜１０１ｂを設けた構成としたり、下地膜１００が不要な場合には、基体７上に直接導電膜１０１ａと導電膜１０１ｂを順に積層する構成である。また、端子電極自体に耐候性を持たせたい場合や、基体７の保護を行う場合、或いは端子電極と基体７との密着強度を向上させる場合には、３層以上の多層膜にすることが好ましい。
【００３１】
下地膜１００，導電膜１０１ａ，導電膜１０１ｂの構成材料としては、銅，銀，金等の導電性金属材料や銅合金、銀合金，金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜１００に銀或いは銀合金を焼き付けで形成し、下地膜１００の上に銅或いは銅合金を電解メッキ等にて導電膜１０１ａを形成することが、生産性やコストの面で非常に有利であり、しかも基体７と端子電極との接合強度を大きくすることができる。
【００３２】
また、導電膜１０１ａは銀，銅，銀合金，銅合金，半田，錫，ニッケル，ニッケル合金，金，金合金の少なくとも一つで構成される事が好ましく、導電膜１０１ｂは銀，銅，銀合金，銅合金，ニッケル，ニッケル合金，金，金合金，錫−銀合金，錫−ビスマス合金，錫−銀−ビスマスの少なくとも一つで構成する事が好ましい。なお、導電膜１０１ｂを特に錫−銀合金，錫−ビスマス合金，錫−銀−ビスマスの少なくとも一つで構成する事によって、鉛を不要とするいわゆる鉛フリーの合金で構成することによって、環境に非常に優しい電子部品を供給できる。
【００３３】
また、特に好ましい実施の形態としては、下地膜１００として銀或いは銀合金を焼き付けなどによって形成し、その上に電解メッキ等のメッキ法にて、銀或いは銀合金で構成される導電膜１０１ａを形成する。次に、導電膜１０１ａ上に熱圧着や超音波溶接などによって、巻線１３を接合し、その後に、融点が２６０℃以上である銅或いは銅合金によって、導電膜１０１ｂを形成する構成がある。
【００３４】
なお、本実施の形態では、下地膜１００の厚さとして２μｍ〜３０μｍ（更に好ましくは２μｍ〜１０μｍ）とする事が好ましく、導電膜１０１ａとしては、１０μｍ〜３０μｍ（更に好ましくは１８μｍ〜２２μｍ）とする事が好ましく、導電膜１０１ｂとしては、３μｍ〜１００μｍ（更に好ましくは２０μｍ〜３０μｍ）とする事が好ましい。
【００３５】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【００３６】
接合層は耐食層１０２と接合表層１０３から構成されており、少なくとも接合層としては接合表層１０３は必要になり、耐食層１０２は時と場合によって必要に応じて設ける。耐食層１０２としてはＮｉ，Ｔｉ，パラジウム等の耐食性のある金属か、もしくはそれらの合金をメッキ法等によって形成する。この耐食層１０２を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層１０２上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層１０３が設けられている。
【００３７】
１６は巻線１３の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材１６はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材１６の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材１６の形成が可能になり生産性が向上する。また、保護材１６としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材１６を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線１３を覆うように保護材１６を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線１３が変形したり、時には切れたりすることは、発生しない。なお、保護材１６として絶縁材料を用いることによって巻線１３間の確実な絶縁を行うことができる。また、保護材１６として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材１６を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【００３８】
また、保護材１６としては、熱収縮性を有する樹脂材料で構成されたチューブ状体を基体７に挿入する構成でも良い。この様な構成によって、寸法精度を非常に向上させることができ、確実な巻線保護を行うことができるとともに、工程を簡略化でき、不良品の発生を抑制できる。具体的な方法としては、まず、基体７よりも径の大きなチューブ状体（断面が円形状，方形状，楕円形状等）を熱収縮性材料で構成し、そのチューブ状体を基体７に挿入し、熱処理することで、チューブ状体を収縮させ、確実にチューブ状体を基体７に設ける。
【００３９】
保護材１６の比誘電率としては、６．０以下（好ましくは４以下）が好ましい。本実施の形態では、巻線１３をほぼ覆ってしまうように基体７の４側面を覆う構成としているので、比誘電率が６．０までは、Ｑ値は向上するが、比誘電率が６．０を超えると、Ｑ値は向上しない。特に本実施の形態のように非常に小形であるインダクタンス素子では、巻線１３の線径が非常に細くなるので、特にＱ値劣化が発生する。したがって、上述の様に保護材１６の比誘電率も非常に重要なファクターになってくる。この事に着目して、保護材１６の比誘電率を６．０以下（好ましくは４．０以下）とすることで、非常に小型であるインダクタンス素子においてもＱ値の劣化を防止できる。なお、保護材１６の比誘電率の最低は強いて上げれば、保護材１６としての機能を十分に発揮できるのはフッ素系樹脂であるので、比誘電率を２．４以上とすることが好ましい。この様に保護材１４の比誘電率を特定することで、保護材１４を基体７の４側面に設けても、Ｑ値の劣化を防止でき、しかも巻線１３の保護を確実に行うことができる。
【００４０】
図９に示すように、保護材１６の比誘電率とＱ値の関係を見ればわかるように、保護材１６の比誘電率が６以上であると、Ｑ値の向上は見られない。この時の条件は、素子サイズは長さ１．６ｍｍ、幅および高さは０．８ｍｍ、巻線１３の巻数は１０ターン、基体７はアルミナを含む絶縁材料、保護材１６の厚みは７０μｍから８０μｍとし、保護材１６の比誘電率を異ならせて図９は求めた。比誘電率はたとえば、保護材１６中のシリカ等の添加量を変化させることで実現可能である。
【００４１】
次に、巻線１３と端子部１４，１５の関係について、説明する。
【００４２】
巻線１３は、図５に示すように巻部８に巻回される巻回部１３ａと引出部１３ｂを有しており、巻回部１３ａと引出部１３ｂは屈曲点Ｇによって、分けられる。この屈曲点Ｇは巻部８に通常巻かれる状態である巻回部１３ａと、巻線１３を端子部１４，１５上に設けられた端子電極に接合する様に引き出された引出部１３ｂとの境目に位置し、この屈曲点Ｇでの屈曲角θ２は２０度〜９０度（特に好ましくは３５度〜５５度）とする事によって、巻回部１３ａに緩みが生じなくしかも、引出部１３ｂと端子部１４，１５との接合を効率よく実現できる。
【００４３】
本発明のポイントは、図６に示すように、上述の巻回部１３ａの外端部と端子部１４，１５上に設けられた端子電極との間隔ＬＶを８０μｍ以上好ましくは１００μｍ以上とすることである。この様に間隔ＬＶを８０μｍ以上とすることによって、端子電極で発生する渦電流によって、Ｑ値が低下しそして素子としての効率低下を防止できる。時に間隔ＬＶを１００μｍ以上設けることで、著しいＱ値の低下を防止できる。先に挙げた従来の技術では、隙間を設ける事の記載しかなく、どの程度隙間を空けるかについては、全く記載されていない。本実施の形態では、様々な検討を行った結果、昨今の素子の小型化等を考慮すると、間隔ＬＶが８０μｍ以上必要であることが判った。
【００４４】
図７は周波数とＱ値の関係を示すグラフである。図７において、Ａ線は間隔ＬＶが３４．２μｍの場合で、Ｂ線は間隔ＬＶが１０２．９μｍの場合を示している。このグラフから判るように、間隔ＬＶが１００μｍを超えると高周波域でのＱ値が非常に高くなっていることが判る。検討の結果、上述の様に、間隔ＬＶが８０μｍ以上であれば、十分な特性を得ることを確認している。
【００４５】
なお、間隔ＬＶは巻回部１３ａの外端部と端子電極間における素子の長手方向の距離であり、素子の高さ方向の距離は考慮しない。
【００４６】
また、巻線１３は、ほとんどの場合、導線部１３ｃの周りに絶縁性の被膜１３ｄが設けられている。上述の間隔ＬＶは巻回部１３ａにおける外端部の導線部１３ｃの端子電極部側の端部との間隔を示している。
【００４７】
次に、テーパー部１１，１２について説明する。
【００４８】
上述の様に、間隔ＬＶを８０μｍ以上設ける手段としては、巻線機等の設定を最適化する事によっても行えるが、時には、巻線１３に緩みなどが生じて、巻回部１３ａが端子電極に異常に接近していまい、間隔ＬＶが８０μｍ以下となってしまうことがある。
【００４９】
本実施の形態では、テーパー部１１，１２を設けることによって、巻回部１３ａの端子電極への異常接近を防止できる。すなわち、テーパー部１１，１２を設けることによって、例え、巻線１３の巻回部１３ａに緩みが生じても、このテーパー部１１，１２がストッパー等の役割も果たすので、巻回部１３ａが端子電極に異常接近することはほとんど生じないので、間隔ＬＶは８０μｍ以上設けられる様になる。この時、テーパー部１１，１２それぞれの長さＬＸとしては９０μｍ以上好ましくは１００μｍ以上形成する。この様に構成することで、巻線１３の径を使用可能な範囲で変化させても、十分に間隔ＬＶを８０μｍ以上とすることができる。
【００５０】
又、図８に示されるように、テーパー部１１，１２の形成角度θ１は１００度〜１７０度とする事が好ましく、更に好ましくは１１０度〜１３０度とすることである。この様に形成角度θ１を特定することによって、テーパー部１１，１２と巻部８及び端子部１４，１５との境界部に鋭利な角部が形成されることなく、しかもストッパーの役割として十分な機能を有する。
【００５１】
更に、端子部１４，１５と巻部８との段差ＬＷと巻線１３の直径ｄの関係は０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷとなることが好ましい。この様な関係にすることで、十分に間隔ＬＶを８０μｍ以上とする事ができる。
【００５２】
次にインダクタンス素子の製造方法について説明する。
【００５３】
まず、乾式プレスや押し出し成形などによって、基体７を作製する。このとき押し出し法等で基体７を作製する場合には切削加工等を用いて巻部８及び鍔部９，１０を作製する。次に鍔部９の全面（本実施の形態では４つの側面９ａ及び一つの端面９ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１ａを形成する。この時、下地膜１００及び導電膜１０１ａは鍔部９の全面に形成したが、側面９ａにのみに形成する構成や、端面９ｂのみに形成する構成や、側面９ａの一部にしかも環状に形成する構成等Ｑ値や実装性を考慮して様々な形態をとることができる、鍔部１０についても同様に鍔部１０の全面（本実施の形態では４つの側面１０ａ及び一つの端面１０ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１ａを形成する。
【００５４】
次に、巻線１３を巻部８に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Ｑ値を向上させるために、巻線１３と巻線１３の間に隙間を設けて、Ｑ値を向上させることも可能となる。更に、この時下地膜１００，導電膜１０１ａと巻線１３は巻線１３の端部を除いて所定の間隔を設ける事が好ましい。
【００５５】
次に、巻線１３の端部と導電膜１０１ａを熱圧着等で接合する。なお、巻線１３と導電膜１０１ａの接合には他にレーザ溶接やスポット溶接，導電性接着剤（半田，導電性の樹脂）による接合などを用いることができる。
【００５６】
次に、巻線１３上に保護材１６を設ける。この時、少なくとも端子部１４，１５を露出させるように保護材１６は設けられる。この時、保護材１６として、熱収縮性のある材料で構成されたチューブ状体を用いる場合には、チューブ状体を基体７に挿入した後に熱処理して、チューブ状体を収縮させる。
【００５７】
次に、電解メッキ等のメッキ法にて、２６０℃で溶融しない材料によって、導電膜１０１ｂを形成し、巻線１３と導電膜１０１ａの接合部を覆う。この様な構成によって、巻線１３の導電膜１０１ａとの接合部は高融点の材料で覆われることになるので、熱が加わっても、容易に外れることはなく、しかも接合強度を非常に大きくすることができる。また、巻線１３と導電膜１０１ａの接合部を導電膜１０１ｂで覆うことによって、その接合部によって、生じる段差を緩和できるので、素子を回路基板などに実装した際に、素子の座りが良くなり、実装性が向上する。
【００５８】
接合層を要しない場合には、ここまでの工程でよいが、接合層を必要とする場合には以下の工程が必要になる。
【００５９】
まず、ＮｉやＴｉ等の耐食性のある材料で耐食層１０２をメッキ法やスパッタリング法で形成し、その耐食層１０２の上に半田，鉛レス半田等の導電性接合材で構成された接合表層１０３がメッキ法等で形成される。本実施の形態の場合この耐食層１０２と接合表層１０３で接合層が形成されている。なお、接合層としては、耐食層１０２は使用環境等によって省略することができるので、少なくとも接合表層１０３が必要になる。
【００６０】
この接合層を端子電極の上に設けることで、巻線１３は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部１４，１５が形成され、素子が完成する。
【００６１】
なお、本実施の形態では、鍔部９，１０及び巻部８の断面形状を略正方形となるように構成したが、正五角形，正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【００６２】
なお、今まで説明してきた素子のサイズ（図１に示す高さＰ１，幅Ｐ２，長さＰ３）は、以下の範囲にすることが好ましい。
【００６３】
０．４ｍｍ＜Ｐ１＜１．２ｍｍ（好ましくは０．７ｍｍ＜Ｐ１＜１．２ｍｍ）
０．４ｍｍ＜Ｐ２＜１．２ｍｍ（好ましくは０．７ｍｍ＜Ｐ２＜１．２ｍｍ）
０．９ｍｍ＜Ｐ３＜２．０ｍｍ（好ましくは１．５ｍｍ＜Ｐ３＜２．０ｍｍ）
Ｐ１及びＰ２が０．４ｍｍ以下であれば、基体７の機械的強度が弱くなり、巻線を施す際に素子折れなどが発生することがあるとともに、巻線１３の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線１３が急激に曲げられることになるので、巻線１３の破損が発生しやすく、しかも皮膜１３ａの剥がれ等の起こりやすくなる。なお、Ｐ１，Ｐ２が０．７ｍｍ以上であれば、上記不具合は更に発生する確率が低くなる。また、Ｐ１，Ｐ２が１．２ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、Ｐ３が０．９ｍｍ以下であると、巻線１３の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線１３の巻数を多くしようとすると、巻線１３の径を細くしなければならず、自動巻線機等で巻線１３を基体７際に巻線１３の切れなどが発生する。なお、Ｐ３が１．５ｍｍ以上であれば、更に上記不具合が発生する確率が低くなる。また、Ｐ３が２．０ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【００６４】
なお、本実施の形態では、図１に示す様に巻線１３の端部を基体７の同一側面の端部Ｚ１同士で接合させているが、巻線１３の一方の端部を基体７の特定の側面上に接合し、巻線１３の他方の端部を基体７の特定の側面とは反対側の側面上に接合させたり、あるいは特定側面と近接する側面上に接合させる等の構成により、インダクタンスの最適化が可能となり、Ｑ値が向上し、更には狭公差も実現できる。
【００６５】
また、図１１に示す様に、端子部１４，１５から基体７の中心に向かって伸びた突出部１４ａ，１５ａが電気的に接続されて設けられ、この突出部１４ａ，１５ａには巻線１３の端部が熱圧着や接合材などによって接合されており、この様な構成でＱ値を向上させることができ、しかも狭公差を実現できる。
【００６６】
【発明の効果】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷであることで、小型化されてもＱ値等の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図２】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図３】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図４】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図５】本発明の一実施の形態におけるインダクタンス素子を示す部分平面図
【図６】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図７】周波数とＱ値の関係を示すグラフ
【図８】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図９】本発明の一実施の形態におけるインダクタンス素子の保護材の比誘電率とＱ値の関係を示すグラフ
【図１０】本発明の一実施の形態におけるインダクタンス素子の基体の体積固有抵抗とＱ値の関係を示すグラフ
【図１１】本発明の一実施の形態におけるインダクタンス素子の部分拡大図
【図１２】従来のインダクタンス素子を示す斜視図
【符号の説明】
７ 基体
８ 巻部
９，１０ 鍔部
１３ 巻線
１４，１５ 端子部
１４ａ，１５ａ 突出部
１６ 保護材
１００ 下地膜
１０１ａ 導電膜
１０１ｂ 導電膜
１０２ 耐食層
１０３ 接合表層
【発明の属する技術分野】
本発明は、移動体通信器，電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【０００２】
【従来の技術】
図１２は従来のインダクタンス素子を示す斜視図である（実開昭６１−１４４６１６号公報）。図１２において、１は基体で、基体１は両端部に鍔部２，３がそれぞれ設けられており、鍔部２と鍔部３の間には巻部４が形成されている。また、鍔部２，３にはそれぞれ溝部５が設けられている。６は基体１に巻回された巻線で、巻線６の端部はそれぞれ溝部５に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【０００３】
他の従来の技術としては、例えば特開平８−１２４７４８号公報，特開平８−１２４７４９号公報，特開平８−２１３２４８号公報および実開平３−１５１０号公報，特開平９−３０６７４４号公報等がある。
【０００４】
更に、特開平１０−１７２８３２号公報の様に、巻線を巻回する巻部と、両端の端子部となる鍔部との間に、テーパー部を設ける構成は知られている。
【０００５】
【発明が解決しようとする課題】
しかしながら以上のような構成では、素子の小型化が進むにつれて、巻線６の径等を細くしなければならず、Ｑ値低下が顕著に現れてくるという問題点があった。
【０００６】
本発明は、上記従来の課題を解決するもので、巻線型であって、しかも小型化されてもＱ値等の特性を向上させることができるインダクタンス素子を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、
０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷである。
【０００８】
【発明の実施の形態】
請求項１記載の発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷであることによって、超小型なインダクタンス素子においてもＱ値を向上させることができる。
【００１１】
請求項２記載の発明は、請求項１において、基体の形状を四角柱状とし、巻線の端部を基体の異なる側面上の端子電極に接合したことによって、インダクタンスの最適化を行うことができ、Ｑ値を向上させることができる。
【００１５】
以下、本発明におけるの実施の形態について説明する。
【００１６】
図１は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【００１７】
図１において、７は基体で、基体７はアルミナ等の非磁性材料などが用いられる。基体７の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が１００ＭＨｚ以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体７の構成材料としてフェライト等の磁性材料を用いる場合には、特性面，加工性の面およびコスト面で有利になる。
【００１８】
基体７の比誘電率は８．０以下（好ましくは６．０以下）とすることが好ましい。基体７の比誘電率を８．０とすることによって、自己共振周波数ｆ０が向上し、その結果Ｑ値が向上する。なお、基体７の比誘電率の最低は強いて上げれば、基体７としての機能を十分に発揮できるのはフッ素系樹脂であるので、２．４以上とすることが好ましい。
【００１９】
又、基体７の体積固有抵抗は１０11Ωｍ以上（好ましくは１０14Ωｍ以上）とすることがこのましい。体積固有抵抗を１０11Ωｍとすることによって、基体７中に流れる電流を抑制することが出来、ひいては効率を向上させることが出来、Ｑ値を向上させることができる。これは、図１０に示すように体積固有抵抗が１０11Ωｍ以上であるとＱ値の向上が見られることから明らかである。この時の条件は、素子サイズは長さ１．６ｍｍ、幅および高さは０．８ｍｍ、巻線１３の巻数は１０ターン、保護材１６の厚みは７０μｍから８０μｍとし、基体７の体積固有抵抗を異ならせて図１０は求めた。基体７の体積固有抵抗は、アルミナの分量等を変化させることで実現可能である。
【００２０】
基体７の比誘電率を８．０以下とするあるいは、体積固有抵抗を１０11Ωｍとする具体的材料としては、フォルステライト、ムライト、ステアタイト等のアルミナを含む材料を用いることが好ましい。
【００２１】
以上の様に基体７の比誘電率か体積固有抵抗の少なくとも一方を上記範囲内にすることによって、非常に小型である本実施の形態のインダクタンス素子におけるＱ値の低下傾向に歯止めをかけることが出来、非常に小型なインダクタンス素子であってもＱ値の劣化を防止できる。
【００２２】
図２は本発明の一実施の形態におけるインダクタンス素子の基体７のみを示した斜視図である。図２に示す様に、基体７は後述する巻線を巻回する巻部８と巻部８の両端にそれぞれ設けられた鍔部９，１０より構成されている。巻部８および鍔部９，１０の断面形状は略正方形状の直方体である。また、巻部８は鍔部９，１０より段落ちしており、巻部８の径は鍔部９，１０の径よりも小さくなっている。巻部８は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部８ａに面取りやテーパー加工などを施した方が好ましい。この時角部８ａの面取りとしては、曲率半径で０．０８ｍｍ〜０．１５ｍｍとする事が好ましい。面取りの曲率半径が０．０８ｍｍ以下であると巻線１３にダメージが加わる確率が大きくなり、曲率半径が０．１５ｍｍ以上であると、コイル状巻線１３の径が小さくなりＱ値の劣化を引き起こすことがある。
【００２３】
なお、角部８ａを尖った状態にした場合、巻線１３を巻部８に巻回すると、角部８ａと巻線１３の固定強度が向上し、巻線１３のずれなどの発生を防止できるので、巻線１３のダメージよりも巻線１３のずれ防止の方を重視する場合には、角部８ａは尖らせている方が好ましい。この時、たとえば、巻線１３に設けられている被膜の厚さを厚くしたり、巻線１３の線径をやや大きくしたり、などの手段を講じると巻線１３のダメージを抑えつつ、巻線１３の固定強度を向上させることが出来る。
【００２４】
また、例えば鍔部１０と巻部８の境界にはテーパー部１１を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部９と巻部８の境界部にもテーパー部１２を設けた。
【００２５】
１３は基体７に巻回された巻線で、巻線１３は巻部８上に巻かれており、巻線１３は、隙間を設けて巻かれるか、密着して巻かれている。巻線１３を隙間を設けて巻部８上に巻回する事で、Ｑ値の劣化などを防止し、巻線１３を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。巻線１３としては、銀，銀合金，銅，銅合金，金，金合金，アルミニウム，アルミニウム合金等の導電材料の少なくとも一つで構成することが好ましく、それらの中でも特に、コスト面、強度面、扱い易さなどを考慮すると、銅或いは銅合金で構成することが好ましい。
【００２６】
１４，１５は鍔部９，１０にそれぞれ設けられた端子部で、端子部１４，１５は端子電極と接合層から構成されている。
【００２７】
図３，図４に示す様に、端子電極は、基体７の上に導電材料で構成された下地膜１００と、下地膜１００の上に形成され導電材料にて構成された導電膜１０１ａと、導電膜１０１ａの上に積層された導電膜１０１ｂとを含む構成となっている。この場合、特に下地膜１００を基体７上に無電解メッキにて形成するかもしくは導電ペーストを基体７の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック（アルミナやフェライト等）で構成された基体７上に容易に下地膜１００を形成することができ、その下地膜１００の上に電解メッキによって、導電膜１０１ａを形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【００２８】
更に、導電膜１０１ａと導電膜１０１ｂの間には、巻線１３のつぶされた端部が挟み込まれている。この時、少なくとも導電膜１０１ｂは２６０℃（好ましくは３００℃）で溶融しない材料（融点が２６０℃以上）で構成されている。すなわち、導電膜１０１ｂは融点が２６０℃以上好ましくは３００℃以上である金属材料で構成することが好ましい。この様な構成によって、巻線１３の端部は導電膜１０１ａと導電膜１０１ｂに挟み込まれる構成とすることによって、接合強度が大幅に増すことになり、巻線１３の端子部１４，１５からの脱落等の発生する確率が極めて少なくなる。なお、本実施の形態では、導電膜１０１ａ，１０１ｂの双方を２６０℃で溶融しない材料で構成した。
【００２９】
また、導電膜１０１ｂを２６０℃（好ましくは３００℃）で溶融しない材料で構成することによって、通常電子部品等を回路基板等に接合するときの接合材が溶融する温度で導電膜１０１ｂが溶融しにくいように構成されているので、リフロー等で熱処理されても、巻線１３の外れ等は生じることはない。
【００３０】
なお、本実施の形態では、端子電極を３層（下地膜１００，導電膜１０１ａ，導電膜１０１ｂ）で構成したが、２層でも４層以上でもよい。端子電極を２層で構成する場合には、例えば、下地膜１００と導電膜１０１ａを兼用する一つの導電膜で構成し、その導電膜の上に導電膜１０１ｂを設けた構成としたり、下地膜１００が不要な場合には、基体７上に直接導電膜１０１ａと導電膜１０１ｂを順に積層する構成である。また、端子電極自体に耐候性を持たせたい場合や、基体７の保護を行う場合、或いは端子電極と基体７との密着強度を向上させる場合には、３層以上の多層膜にすることが好ましい。
【００３１】
下地膜１００，導電膜１０１ａ，導電膜１０１ｂの構成材料としては、銅，銀，金等の導電性金属材料や銅合金、銀合金，金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜１００に銀或いは銀合金を焼き付けで形成し、下地膜１００の上に銅或いは銅合金を電解メッキ等にて導電膜１０１ａを形成することが、生産性やコストの面で非常に有利であり、しかも基体７と端子電極との接合強度を大きくすることができる。
【００３２】
また、導電膜１０１ａは銀，銅，銀合金，銅合金，半田，錫，ニッケル，ニッケル合金，金，金合金の少なくとも一つで構成される事が好ましく、導電膜１０１ｂは銀，銅，銀合金，銅合金，ニッケル，ニッケル合金，金，金合金，錫−銀合金，錫−ビスマス合金，錫−銀−ビスマスの少なくとも一つで構成する事が好ましい。なお、導電膜１０１ｂを特に錫−銀合金，錫−ビスマス合金，錫−銀−ビスマスの少なくとも一つで構成する事によって、鉛を不要とするいわゆる鉛フリーの合金で構成することによって、環境に非常に優しい電子部品を供給できる。
【００３３】
また、特に好ましい実施の形態としては、下地膜１００として銀或いは銀合金を焼き付けなどによって形成し、その上に電解メッキ等のメッキ法にて、銀或いは銀合金で構成される導電膜１０１ａを形成する。次に、導電膜１０１ａ上に熱圧着や超音波溶接などによって、巻線１３を接合し、その後に、融点が２６０℃以上である銅或いは銅合金によって、導電膜１０１ｂを形成する構成がある。
【００３４】
なお、本実施の形態では、下地膜１００の厚さとして２μｍ〜３０μｍ（更に好ましくは２μｍ〜１０μｍ）とする事が好ましく、導電膜１０１ａとしては、１０μｍ〜３０μｍ（更に好ましくは１８μｍ〜２２μｍ）とする事が好ましく、導電膜１０１ｂとしては、３μｍ〜１００μｍ（更に好ましくは２０μｍ〜３０μｍ）とする事が好ましい。
【００３５】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【００３６】
接合層は耐食層１０２と接合表層１０３から構成されており、少なくとも接合層としては接合表層１０３は必要になり、耐食層１０２は時と場合によって必要に応じて設ける。耐食層１０２としてはＮｉ，Ｔｉ，パラジウム等の耐食性のある金属か、もしくはそれらの合金をメッキ法等によって形成する。この耐食層１０２を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層１０２上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層１０３が設けられている。
【００３７】
１６は巻線１３の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材１６はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材１６の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材１６の形成が可能になり生産性が向上する。また、保護材１６としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材１６を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線１３を覆うように保護材１６を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線１３が変形したり、時には切れたりすることは、発生しない。なお、保護材１６として絶縁材料を用いることによって巻線１３間の確実な絶縁を行うことができる。また、保護材１６として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材１６を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【００３８】
また、保護材１６としては、熱収縮性を有する樹脂材料で構成されたチューブ状体を基体７に挿入する構成でも良い。この様な構成によって、寸法精度を非常に向上させることができ、確実な巻線保護を行うことができるとともに、工程を簡略化でき、不良品の発生を抑制できる。具体的な方法としては、まず、基体７よりも径の大きなチューブ状体（断面が円形状，方形状，楕円形状等）を熱収縮性材料で構成し、そのチューブ状体を基体７に挿入し、熱処理することで、チューブ状体を収縮させ、確実にチューブ状体を基体７に設ける。
【００３９】
保護材１６の比誘電率としては、６．０以下（好ましくは４以下）が好ましい。本実施の形態では、巻線１３をほぼ覆ってしまうように基体７の４側面を覆う構成としているので、比誘電率が６．０までは、Ｑ値は向上するが、比誘電率が６．０を超えると、Ｑ値は向上しない。特に本実施の形態のように非常に小形であるインダクタンス素子では、巻線１３の線径が非常に細くなるので、特にＱ値劣化が発生する。したがって、上述の様に保護材１６の比誘電率も非常に重要なファクターになってくる。この事に着目して、保護材１６の比誘電率を６．０以下（好ましくは４．０以下）とすることで、非常に小型であるインダクタンス素子においてもＱ値の劣化を防止できる。なお、保護材１６の比誘電率の最低は強いて上げれば、保護材１６としての機能を十分に発揮できるのはフッ素系樹脂であるので、比誘電率を２．４以上とすることが好ましい。この様に保護材１４の比誘電率を特定することで、保護材１４を基体７の４側面に設けても、Ｑ値の劣化を防止でき、しかも巻線１３の保護を確実に行うことができる。
【００４０】
図９に示すように、保護材１６の比誘電率とＱ値の関係を見ればわかるように、保護材１６の比誘電率が６以上であると、Ｑ値の向上は見られない。この時の条件は、素子サイズは長さ１．６ｍｍ、幅および高さは０．８ｍｍ、巻線１３の巻数は１０ターン、基体７はアルミナを含む絶縁材料、保護材１６の厚みは７０μｍから８０μｍとし、保護材１６の比誘電率を異ならせて図９は求めた。比誘電率はたとえば、保護材１６中のシリカ等の添加量を変化させることで実現可能である。
【００４１】
次に、巻線１３と端子部１４，１５の関係について、説明する。
【００４２】
巻線１３は、図５に示すように巻部８に巻回される巻回部１３ａと引出部１３ｂを有しており、巻回部１３ａと引出部１３ｂは屈曲点Ｇによって、分けられる。この屈曲点Ｇは巻部８に通常巻かれる状態である巻回部１３ａと、巻線１３を端子部１４，１５上に設けられた端子電極に接合する様に引き出された引出部１３ｂとの境目に位置し、この屈曲点Ｇでの屈曲角θ２は２０度〜９０度（特に好ましくは３５度〜５５度）とする事によって、巻回部１３ａに緩みが生じなくしかも、引出部１３ｂと端子部１４，１５との接合を効率よく実現できる。
【００４３】
本発明のポイントは、図６に示すように、上述の巻回部１３ａの外端部と端子部１４，１５上に設けられた端子電極との間隔ＬＶを８０μｍ以上好ましくは１００μｍ以上とすることである。この様に間隔ＬＶを８０μｍ以上とすることによって、端子電極で発生する渦電流によって、Ｑ値が低下しそして素子としての効率低下を防止できる。時に間隔ＬＶを１００μｍ以上設けることで、著しいＱ値の低下を防止できる。先に挙げた従来の技術では、隙間を設ける事の記載しかなく、どの程度隙間を空けるかについては、全く記載されていない。本実施の形態では、様々な検討を行った結果、昨今の素子の小型化等を考慮すると、間隔ＬＶが８０μｍ以上必要であることが判った。
【００４４】
図７は周波数とＱ値の関係を示すグラフである。図７において、Ａ線は間隔ＬＶが３４．２μｍの場合で、Ｂ線は間隔ＬＶが１０２．９μｍの場合を示している。このグラフから判るように、間隔ＬＶが１００μｍを超えると高周波域でのＱ値が非常に高くなっていることが判る。検討の結果、上述の様に、間隔ＬＶが８０μｍ以上であれば、十分な特性を得ることを確認している。
【００４５】
なお、間隔ＬＶは巻回部１３ａの外端部と端子電極間における素子の長手方向の距離であり、素子の高さ方向の距離は考慮しない。
【００４６】
また、巻線１３は、ほとんどの場合、導線部１３ｃの周りに絶縁性の被膜１３ｄが設けられている。上述の間隔ＬＶは巻回部１３ａにおける外端部の導線部１３ｃの端子電極部側の端部との間隔を示している。
【００４７】
次に、テーパー部１１，１２について説明する。
【００４８】
上述の様に、間隔ＬＶを８０μｍ以上設ける手段としては、巻線機等の設定を最適化する事によっても行えるが、時には、巻線１３に緩みなどが生じて、巻回部１３ａが端子電極に異常に接近していまい、間隔ＬＶが８０μｍ以下となってしまうことがある。
【００４９】
本実施の形態では、テーパー部１１，１２を設けることによって、巻回部１３ａの端子電極への異常接近を防止できる。すなわち、テーパー部１１，１２を設けることによって、例え、巻線１３の巻回部１３ａに緩みが生じても、このテーパー部１１，１２がストッパー等の役割も果たすので、巻回部１３ａが端子電極に異常接近することはほとんど生じないので、間隔ＬＶは８０μｍ以上設けられる様になる。この時、テーパー部１１，１２それぞれの長さＬＸとしては９０μｍ以上好ましくは１００μｍ以上形成する。この様に構成することで、巻線１３の径を使用可能な範囲で変化させても、十分に間隔ＬＶを８０μｍ以上とすることができる。
【００５０】
又、図８に示されるように、テーパー部１１，１２の形成角度θ１は１００度〜１７０度とする事が好ましく、更に好ましくは１１０度〜１３０度とすることである。この様に形成角度θ１を特定することによって、テーパー部１１，１２と巻部８及び端子部１４，１５との境界部に鋭利な角部が形成されることなく、しかもストッパーの役割として十分な機能を有する。
【００５１】
更に、端子部１４，１５と巻部８との段差ＬＷと巻線１３の直径ｄの関係は０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷとなることが好ましい。この様な関係にすることで、十分に間隔ＬＶを８０μｍ以上とする事ができる。
【００５２】
次にインダクタンス素子の製造方法について説明する。
【００５３】
まず、乾式プレスや押し出し成形などによって、基体７を作製する。このとき押し出し法等で基体７を作製する場合には切削加工等を用いて巻部８及び鍔部９，１０を作製する。次に鍔部９の全面（本実施の形態では４つの側面９ａ及び一つの端面９ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１ａを形成する。この時、下地膜１００及び導電膜１０１ａは鍔部９の全面に形成したが、側面９ａにのみに形成する構成や、端面９ｂのみに形成する構成や、側面９ａの一部にしかも環状に形成する構成等Ｑ値や実装性を考慮して様々な形態をとることができる、鍔部１０についても同様に鍔部１０の全面（本実施の形態では４つの側面１０ａ及び一つの端面１０ｂ）に下地膜１００を形成し、その後に下地膜１００の上に電解メッキなどによって導電膜１０１ａを形成する。
【００５４】
次に、巻線１３を巻部８に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Ｑ値を向上させるために、巻線１３と巻線１３の間に隙間を設けて、Ｑ値を向上させることも可能となる。更に、この時下地膜１００，導電膜１０１ａと巻線１３は巻線１３の端部を除いて所定の間隔を設ける事が好ましい。
【００５５】
次に、巻線１３の端部と導電膜１０１ａを熱圧着等で接合する。なお、巻線１３と導電膜１０１ａの接合には他にレーザ溶接やスポット溶接，導電性接着剤（半田，導電性の樹脂）による接合などを用いることができる。
【００５６】
次に、巻線１３上に保護材１６を設ける。この時、少なくとも端子部１４，１５を露出させるように保護材１６は設けられる。この時、保護材１６として、熱収縮性のある材料で構成されたチューブ状体を用いる場合には、チューブ状体を基体７に挿入した後に熱処理して、チューブ状体を収縮させる。
【００５７】
次に、電解メッキ等のメッキ法にて、２６０℃で溶融しない材料によって、導電膜１０１ｂを形成し、巻線１３と導電膜１０１ａの接合部を覆う。この様な構成によって、巻線１３の導電膜１０１ａとの接合部は高融点の材料で覆われることになるので、熱が加わっても、容易に外れることはなく、しかも接合強度を非常に大きくすることができる。また、巻線１３と導電膜１０１ａの接合部を導電膜１０１ｂで覆うことによって、その接合部によって、生じる段差を緩和できるので、素子を回路基板などに実装した際に、素子の座りが良くなり、実装性が向上する。
【００５８】
接合層を要しない場合には、ここまでの工程でよいが、接合層を必要とする場合には以下の工程が必要になる。
【００５９】
まず、ＮｉやＴｉ等の耐食性のある材料で耐食層１０２をメッキ法やスパッタリング法で形成し、その耐食層１０２の上に半田，鉛レス半田等の導電性接合材で構成された接合表層１０３がメッキ法等で形成される。本実施の形態の場合この耐食層１０２と接合表層１０３で接合層が形成されている。なお、接合層としては、耐食層１０２は使用環境等によって省略することができるので、少なくとも接合表層１０３が必要になる。
【００６０】
この接合層を端子電極の上に設けることで、巻線１３は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部１４，１５が形成され、素子が完成する。
【００６１】
なお、本実施の形態では、鍔部９，１０及び巻部８の断面形状を略正方形となるように構成したが、正五角形，正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【００６２】
なお、今まで説明してきた素子のサイズ（図１に示す高さＰ１，幅Ｐ２，長さＰ３）は、以下の範囲にすることが好ましい。
【００６３】
０．４ｍｍ＜Ｐ１＜１．２ｍｍ（好ましくは０．７ｍｍ＜Ｐ１＜１．２ｍｍ）
０．４ｍｍ＜Ｐ２＜１．２ｍｍ（好ましくは０．７ｍｍ＜Ｐ２＜１．２ｍｍ）
０．９ｍｍ＜Ｐ３＜２．０ｍｍ（好ましくは１．５ｍｍ＜Ｐ３＜２．０ｍｍ）
Ｐ１及びＰ２が０．４ｍｍ以下であれば、基体７の機械的強度が弱くなり、巻線を施す際に素子折れなどが発生することがあるとともに、巻線１３の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線１３が急激に曲げられることになるので、巻線１３の破損が発生しやすく、しかも皮膜１３ａの剥がれ等の起こりやすくなる。なお、Ｐ１，Ｐ２が０．７ｍｍ以上であれば、上記不具合は更に発生する確率が低くなる。また、Ｐ１，Ｐ２が１．２ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、Ｐ３が０．９ｍｍ以下であると、巻線１３の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線１３の巻数を多くしようとすると、巻線１３の径を細くしなければならず、自動巻線機等で巻線１３を基体７際に巻線１３の切れなどが発生する。なお、Ｐ３が１．５ｍｍ以上であれば、更に上記不具合が発生する確率が低くなる。また、Ｐ３が２．０ｍｍ以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【００６４】
なお、本実施の形態では、図１に示す様に巻線１３の端部を基体７の同一側面の端部Ｚ１同士で接合させているが、巻線１３の一方の端部を基体７の特定の側面上に接合し、巻線１３の他方の端部を基体７の特定の側面とは反対側の側面上に接合させたり、あるいは特定側面と近接する側面上に接合させる等の構成により、インダクタンスの最適化が可能となり、Ｑ値が向上し、更には狭公差も実現できる。
【００６５】
また、図１１に示す様に、端子部１４，１５から基体７の中心に向かって伸びた突出部１４ａ，１５ａが電気的に接続されて設けられ、この突出部１４ａ，１５ａには巻線１３の端部が熱圧着や接合材などによって接合されており、この様な構成でＱ値を向上させることができ、しかも狭公差を実現できる。
【００６６】
【発明の効果】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、前記テーパー部の形成角度を１１０度〜１３０度とし、前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷであることで、小型化されてもＱ値等の特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図２】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図３】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図４】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図５】本発明の一実施の形態におけるインダクタンス素子を示す部分平面図
【図６】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図７】周波数とＱ値の関係を示すグラフ
【図８】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図９】本発明の一実施の形態におけるインダクタンス素子の保護材の比誘電率とＱ値の関係を示すグラフ
【図１０】本発明の一実施の形態におけるインダクタンス素子の基体の体積固有抵抗とＱ値の関係を示すグラフ
【図１１】本発明の一実施の形態におけるインダクタンス素子の部分拡大図
【図１２】従来のインダクタンス素子を示す斜視図
【符号の説明】
７ 基体
８ 巻部
９，１０ 鍔部
１３ 巻線
１４，１５ 端子部
１４ａ，１５ａ 突出部
１６ 保護材
１００ 下地膜
１０１ａ 導電膜
１０１ｂ 導電膜
１０２ 耐食層
１０３ 接合表層
Claims (2)
- 柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を６．０以下とし、前記基体の体積固有抵抗を１０１１Ωｍ以上とし、素子の高さＰ１，幅Ｐ２，長さＰ３を、
０．４ｍｍ＜Ｐ１＜１．２ｍｍ
０．４ｍｍ＜Ｐ２＜１．２ｍｍ
０．９ｍｍ＜Ｐ３＜２．０ｍｍ
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を１００μｍ以上設けると共に、
前記テーパー部の形成角度を１１０度〜１３０度とし、
前記段落ち部の段差ＬＷと前記巻線の直径ｄの関係が、
０．５×段差ＬＷ＜直径ｄ＜０．９８×段差ＬＷであることを特徴とするインダクタンス素子。 - 基体の形状を四角柱状とし、巻線の端部を基体の異なる側面上の端子電極に接合したことを特徴とする請求項１記載のインダクタンス素子。
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