JP3693529B2 - インダクタンス素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、移動体通信器,電源および他の電子機器に用いられるインダクタンス素子に関するものである。
【0002】
【従来の技術】
図12は従来のインダクタンス素子を示す斜視図である(実開昭61−144616号公報)。図12において、1は基体で、基体1は両端部に鍔部2,3がそれぞれ設けられており、鍔部2と鍔部3の間には巻部4が形成されている。また、鍔部2,3にはそれぞれ溝部5が設けられている。6は基体1に巻回された巻線で、巻線6の端部はそれぞれ溝部5に保持されている。この様な構成によって、回路基盤等にインダクタンス素子を実装する場合に方向性が存在せず、実装性が向上し、回路基盤の生産性が向上する。また、巻線が接合部分となる鍔部よりはみ出さないので、実装性を向上させることができる。
【0003】
他の従来の技術としては、例えば特開平8−124748号公報,特開平8−124749号公報,特開平8−213248号公報および実開平3−1510号公報,特開平9−306744号公報等がある。
【0004】
更に、特開平10−172832号公報の様に、巻線を巻回する巻部と、両端の端子部となる鍔部との間に、テーパー部を設ける構成は知られている。
【0005】
【発明が解決しようとする課題】
しかしながら以上のような構成では、素子の小型化が進むにつれて、巻線6の径等を細くしなければならず、Q値低下が顕著に現れてくるという問題点があった。
【0006】
本発明は、上記従来の課題を解決するもので、巻線型であって、しかも小型化されてもQ値等の特性を向上させることができるインダクタンス素子を提供することを目的としている。
【0007】
【課題を解決するための手段】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を6.0以下とし、前記基体の体積固有抵抗を1011Ωm以上とし、素子の高さP1,幅P2,長さP3を、
0.4mm<P1<1.2mm
0.4mm<P2<1.2mm
0.9mm<P3<2.0mm
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を100μm以上設けると共に、前記テーパー部の形成角度を110度〜130度とし、前記段落ち部の段差LWと前記巻線の直径dの関係が、
0.5×段差LW<直径d<0.98×段差LWである。
【0008】
【発明の実施の形態】
請求項1記載の発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を6.0以下とし、前記基体の体積固有抵抗を1011Ωm以上とし、素子の高さP1,幅P2,長さP3を、
0.4mm<P1<1.2mm
0.4mm<P2<1.2mm
0.9mm<P3<2.0mm
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を100μm以上設けると共に、前記テーパー部の形成角度を110度〜130度とし、前記段落ち部の段差LWと前記巻線の直径dの関係が、0.5×段差LW<直径d<0.98×段差LWであることによって、超小型なインダクタンス素子においてもQ値を向上させることができる。
【0011】
請求項2記載の発明は、請求項1において、基体の形状を四角柱状とし、巻線の端部を基体の異なる側面上の端子電極に接合したことによって、インダクタンスの最適化を行うことができ、Q値を向上させることができる。
【0015】
以下、本発明におけるの実施の形態について説明する。
【0016】
図1は本発明の一実施の形態におけるインダクタンス素子を示す斜視図である。
【0017】
図1において、7は基体で、基体7はアルミナ等の非磁性材料などが用いられる。基体7の構成材料としてアルミナ等の非磁性材料を用いる場合には、対応周波数が100MHz以上が好ましく、特に非磁性材料として前述のアルミナ若しくはアルミナを含む材料を用いると、特性面およびコスト面等で非常に有利になる。また、基体7の構成材料としてフェライト等の磁性材料を用いる場合には、特性面,加工性の面およびコスト面で有利になる。
【0018】
基体7の比誘電率は8.0以下(好ましくは6.0以下)とすることが好ましい。基体7の比誘電率を8.0とすることによって、自己共振周波数f0が向上し、その結果Q値が向上する。なお、基体7の比誘電率の最低は強いて上げれば、基体7としての機能を十分に発揮できるのはフッ素系樹脂であるので、2.4以上とすることが好ましい。
【0019】
又、基体7の体積固有抵抗は1011Ωm以上(好ましくは1014Ωm以上)とすることがこのましい。体積固有抵抗を1011Ωmとすることによって、基体7中に流れる電流を抑制することが出来、ひいては効率を向上させることが出来、Q値を向上させることができる。これは、図10に示すように体積固有抵抗が1011Ωm以上であるとQ値の向上が見られることから明らかである。この時の条件は、素子サイズは長さ1.6mm、幅および高さは0.8mm、巻線13の巻数は10ターン、保護材16の厚みは70μmから80μmとし、基体7の体積固有抵抗を異ならせて図10は求めた。基体7の体積固有抵抗は、アルミナの分量等を変化させることで実現可能である。
【0020】
基体7の比誘電率を8.0以下とするあるいは、体積固有抵抗を1011Ωmとする具体的材料としては、フォルステライト、ムライト、ステアタイト等のアルミナを含む材料を用いることが好ましい。
【0021】
以上の様に基体7の比誘電率か体積固有抵抗の少なくとも一方を上記範囲内にすることによって、非常に小型である本実施の形態のインダクタンス素子におけるQ値の低下傾向に歯止めをかけることが出来、非常に小型なインダクタンス素子であってもQ値の劣化を防止できる。
【0022】
図2は本発明の一実施の形態におけるインダクタンス素子の基体7のみを示した斜視図である。図2に示す様に、基体7は後述する巻線を巻回する巻部8と巻部8の両端にそれぞれ設けられた鍔部9,10より構成されている。巻部8および鍔部9,10の断面形状は略正方形状の直方体である。また、巻部8は鍔部9,10より段落ちしており、巻部8の径は鍔部9,10の径よりも小さくなっている。巻部8は後述する巻線が巻回されるので、巻線の被膜等に傷が入り、ショート等を防止する等の目的で角部8aに面取りやテーパー加工などを施した方が好ましい。この時角部8aの面取りとしては、曲率半径で0.08mm〜0.15mmとする事が好ましい。面取りの曲率半径が0.08mm以下であると巻線13にダメージが加わる確率が大きくなり、曲率半径が0.15mm以上であると、コイル状巻線13の径が小さくなりQ値の劣化を引き起こすことがある。
【0023】
なお、角部8aを尖った状態にした場合、巻線13を巻部8に巻回すると、角部8aと巻線13の固定強度が向上し、巻線13のずれなどの発生を防止できるので、巻線13のダメージよりも巻線13のずれ防止の方を重視する場合には、角部8aは尖らせている方が好ましい。この時、たとえば、巻線13に設けられている被膜の厚さを厚くしたり、巻線13の線径をやや大きくしたり、などの手段を講じると巻線13のダメージを抑えつつ、巻線13の固定強度を向上させることが出来る。
【0024】
また、例えば鍔部10と巻部8の境界にはテーパー部11を設けることによって、巻線を巻きやすくしたり、巻線の被覆に傷が入ったりすることを防止することができる。同様に鍔部9と巻部8の境界部にもテーパー部12を設けた。
【0025】
13は基体7に巻回された巻線で、巻線13は巻部8上に巻かれており、巻線13は、隙間を設けて巻かれるか、密着して巻かれている。巻線13を隙間を設けて巻部8上に巻回する事で、Q値の劣化などを防止し、巻線13を密着して巻くことで、巻数を増やしインダクタンスを高くすることができる。巻線13としては、銀,銀合金,銅,銅合金,金,金合金,アルミニウム,アルミニウム合金等の導電材料の少なくとも一つで構成することが好ましく、それらの中でも特に、コスト面、強度面、扱い易さなどを考慮すると、銅或いは銅合金で構成することが好ましい。
【0026】
14,15は鍔部9,10にそれぞれ設けられた端子部で、端子部14,15は端子電極と接合層から構成されている。
【0027】
図3,図4に示す様に、端子電極は、基体7の上に導電材料で構成された下地膜100と、下地膜100の上に形成され導電材料にて構成された導電膜101aと、導電膜101aの上に積層された導電膜101bとを含む構成となっている。この場合、特に下地膜100を基体7上に無電解メッキにて形成するかもしくは導電ペーストを基体7の上に塗布し、焼き付けで形成する事によって、電解メッキを行いにくいセラミック(アルミナやフェライト等)で構成された基体7上に容易に下地膜100を形成することができ、その下地膜100の上に電解メッキによって、導電膜101aを形成することによって、短時間でしかも厚い膜厚の端子電極を形成することができる。
【0028】
更に、導電膜101aと導電膜101bの間には、巻線13のつぶされた端部が挟み込まれている。この時、少なくとも導電膜101bは260℃(好ましくは300℃)で溶融しない材料(融点が260℃以上)で構成されている。すなわち、導電膜101bは融点が260℃以上好ましくは300℃以上である金属材料で構成することが好ましい。この様な構成によって、巻線13の端部は導電膜101aと導電膜101bに挟み込まれる構成とすることによって、接合強度が大幅に増すことになり、巻線13の端子部14,15からの脱落等の発生する確率が極めて少なくなる。なお、本実施の形態では、導電膜101a,101bの双方を260℃で溶融しない材料で構成した。
【0029】
また、導電膜101bを260℃(好ましくは300℃)で溶融しない材料で構成することによって、通常電子部品等を回路基板等に接合するときの接合材が溶融する温度で導電膜101bが溶融しにくいように構成されているので、リフロー等で熱処理されても、巻線13の外れ等は生じることはない。
【0030】
なお、本実施の形態では、端子電極を3層(下地膜100,導電膜101a,導電膜101b)で構成したが、2層でも4層以上でもよい。端子電極を2層で構成する場合には、例えば、下地膜100と導電膜101aを兼用する一つの導電膜で構成し、その導電膜の上に導電膜101bを設けた構成としたり、下地膜100が不要な場合には、基体7上に直接導電膜101aと導電膜101bを順に積層する構成である。また、端子電極自体に耐候性を持たせたい場合や、基体7の保護を行う場合、或いは端子電極と基体7との密着強度を向上させる場合には、3層以上の多層膜にすることが好ましい。
【0031】
下地膜100,導電膜101a,導電膜101bの構成材料としては、銅,銀,金等の導電性金属材料や銅合金、銀合金,金合金などの導電性合金材料及びそれら導電性材料に他の元素を添加したものなどが用いられる。特に、下地膜100に銀或いは銀合金を焼き付けで形成し、下地膜100の上に銅或いは銅合金を電解メッキ等にて導電膜101aを形成することが、生産性やコストの面で非常に有利であり、しかも基体7と端子電極との接合強度を大きくすることができる。
【0032】
また、導電膜101aは銀,銅,銀合金,銅合金,半田,錫,ニッケル,ニッケル合金,金,金合金の少なくとも一つで構成される事が好ましく、導電膜101bは銀,銅,銀合金,銅合金,ニッケル,ニッケル合金,金,金合金,錫−銀合金,錫−ビスマス合金,錫−銀−ビスマスの少なくとも一つで構成する事が好ましい。なお、導電膜101bを特に錫−銀合金,錫−ビスマス合金,錫−銀−ビスマスの少なくとも一つで構成する事によって、鉛を不要とするいわゆる鉛フリーの合金で構成することによって、環境に非常に優しい電子部品を供給できる。
【0033】
また、特に好ましい実施の形態としては、下地膜100として銀或いは銀合金を焼き付けなどによって形成し、その上に電解メッキ等のメッキ法にて、銀或いは銀合金で構成される導電膜101aを形成する。次に、導電膜101a上に熱圧着や超音波溶接などによって、巻線13を接合し、その後に、融点が260℃以上である銅或いは銅合金によって、導電膜101bを形成する構成がある。
【0034】
なお、本実施の形態では、下地膜100の厚さとして2μm〜30μm(更に好ましくは2μm〜10μm)とする事が好ましく、導電膜101aとしては、10μm〜30μm(更に好ましくは18μm〜22μm)とする事が好ましく、導電膜101bとしては、3μm〜100μm(更に好ましくは20μm〜30μm)とする事が好ましい。
【0035】
端子電極の上に接合層を形成するが、この接合層は、配線パターン等に素子と電気的な接合を行うための半田等が付着している等の場合には、不要となるが、一般的には、回路基板との接合強度を増すために、接合層を設けることが好ましい。
【0036】
接合層は耐食層102と接合表層103から構成されており、少なくとも接合層としては接合表層103は必要になり、耐食層102は時と場合によって必要に応じて設ける。耐食層102としてはNi,Ti,パラジウム等の耐食性のある金属か、もしくはそれらの合金をメッキ法等によって形成する。この耐食層102を設けることによって、端子電極の耐食性を飛躍的に向上させることができる。耐食層102上には、半田等の導電性接合材で構成され、メッキ法等などで形成された接合表層103が設けられている。
【0037】
16は巻線13の端部を除いてほぼ全てを覆うように設けられた保護材で、保護材16はエポキシ樹脂等の耐候性を有する材料で構成されている。保護材16の構成材料としては他にレジストが用いることができ、レジストを用いる事によって容易に保護材16の形成が可能になり生産性が向上する。また、保護材16としてカチオン系またはアニオン系樹脂によって構成された電着膜で作製することもでき、電着膜を用いる事によって、一度に大量の素子に保護材16を形成することが出きるので、非常に生産性を向上させることができる。この様に巻線13を覆うように保護材16を設ける事によって、実装機のノズルで素子を吸着し易くなり、しかもノズル等によって巻線13が変形したり、時には切れたりすることは、発生しない。なお、保護材16として絶縁材料を用いることによって巻線13間の確実な絶縁を行うことができる。また、保護材16として表面が滑らかな樹脂材料を用いることによって、更にノズルでの吸着特性を向上させることができ、実装ミスなどを抑制できる。この様に、従来では実装部品として不向きであった巻線タイプのインダクタンス素子において、保護材16を設ける構成とすることによって、飛躍的に実装性を向上させることができる。
【0038】
また、保護材16としては、熱収縮性を有する樹脂材料で構成されたチューブ状体を基体7に挿入する構成でも良い。この様な構成によって、寸法精度を非常に向上させることができ、確実な巻線保護を行うことができるとともに、工程を簡略化でき、不良品の発生を抑制できる。具体的な方法としては、まず、基体7よりも径の大きなチューブ状体(断面が円形状,方形状,楕円形状等)を熱収縮性材料で構成し、そのチューブ状体を基体7に挿入し、熱処理することで、チューブ状体を収縮させ、確実にチューブ状体を基体7に設ける。
【0039】
保護材16の比誘電率としては、6.0以下(好ましくは4以下)が好ましい。本実施の形態では、巻線13をほぼ覆ってしまうように基体7の4側面を覆う構成としているので、比誘電率が6.0までは、Q値は向上するが、比誘電率が6.0を超えると、Q値は向上しない。特に本実施の形態のように非常に小形であるインダクタンス素子では、巻線13の線径が非常に細くなるので、特にQ値劣化が発生する。したがって、上述の様に保護材16の比誘電率も非常に重要なファクターになってくる。この事に着目して、保護材16の比誘電率を6.0以下(好ましくは4.0以下)とすることで、非常に小型であるインダクタンス素子においてもQ値の劣化を防止できる。なお、保護材16の比誘電率の最低は強いて上げれば、保護材16としての機能を十分に発揮できるのはフッ素系樹脂であるので、比誘電率を2.4以上とすることが好ましい。この様に保護材14の比誘電率を特定することで、保護材14を基体7の4側面に設けても、Q値の劣化を防止でき、しかも巻線13の保護を確実に行うことができる。
【0040】
図9に示すように、保護材16の比誘電率とQ値の関係を見ればわかるように、保護材16の比誘電率が6以上であると、Q値の向上は見られない。この時の条件は、素子サイズは長さ1.6mm、幅および高さは0.8mm、巻線13の巻数は10ターン、基体7はアルミナを含む絶縁材料、保護材16の厚みは70μmから80μmとし、保護材16の比誘電率を異ならせて図9は求めた。比誘電率はたとえば、保護材16中のシリカ等の添加量を変化させることで実現可能である。
【0041】
次に、巻線13と端子部14,15の関係について、説明する。
【0042】
巻線13は、図5に示すように巻部8に巻回される巻回部13aと引出部13bを有しており、巻回部13aと引出部13bは屈曲点Gによって、分けられる。この屈曲点Gは巻部8に通常巻かれる状態である巻回部13aと、巻線13を端子部14,15上に設けられた端子電極に接合する様に引き出された引出部13bとの境目に位置し、この屈曲点Gでの屈曲角θ2は20度〜90度(特に好ましくは35度〜55度)とする事によって、巻回部13aに緩みが生じなくしかも、引出部13bと端子部14,15との接合を効率よく実現できる。
【0043】
本発明のポイントは、図6に示すように、上述の巻回部13aの外端部と端子部14,15上に設けられた端子電極との間隔LVを80μm以上好ましくは100μm以上とすることである。この様に間隔LVを80μm以上とすることによって、端子電極で発生する渦電流によって、Q値が低下しそして素子としての効率低下を防止できる。時に間隔LVを100μm以上設けることで、著しいQ値の低下を防止できる。先に挙げた従来の技術では、隙間を設ける事の記載しかなく、どの程度隙間を空けるかについては、全く記載されていない。本実施の形態では、様々な検討を行った結果、昨今の素子の小型化等を考慮すると、間隔LVが80μm以上必要であることが判った。
【0044】
図7は周波数とQ値の関係を示すグラフである。図7において、A線は間隔LVが34.2μmの場合で、B線は間隔LVが102.9μmの場合を示している。このグラフから判るように、間隔LVが100μmを超えると高周波域でのQ値が非常に高くなっていることが判る。検討の結果、上述の様に、間隔LVが80μm以上であれば、十分な特性を得ることを確認している。
【0045】
なお、間隔LVは巻回部13aの外端部と端子電極間における素子の長手方向の距離であり、素子の高さ方向の距離は考慮しない。
【0046】
また、巻線13は、ほとんどの場合、導線部13cの周りに絶縁性の被膜13dが設けられている。上述の間隔LVは巻回部13aにおける外端部の導線部13cの端子電極部側の端部との間隔を示している。
【0047】
次に、テーパー部11,12について説明する。
【0048】
上述の様に、間隔LVを80μm以上設ける手段としては、巻線機等の設定を最適化する事によっても行えるが、時には、巻線13に緩みなどが生じて、巻回部13aが端子電極に異常に接近していまい、間隔LVが80μm以下となってしまうことがある。
【0049】
本実施の形態では、テーパー部11,12を設けることによって、巻回部13aの端子電極への異常接近を防止できる。すなわち、テーパー部11,12を設けることによって、例え、巻線13の巻回部13aに緩みが生じても、このテーパー部11,12がストッパー等の役割も果たすので、巻回部13aが端子電極に異常接近することはほとんど生じないので、間隔LVは80μm以上設けられる様になる。この時、テーパー部11,12それぞれの長さLXとしては90μm以上好ましくは100μm以上形成する。この様に構成することで、巻線13の径を使用可能な範囲で変化させても、十分に間隔LVを80μm以上とすることができる。
【0050】
又、図8に示されるように、テーパー部11,12の形成角度θ1は100度〜170度とする事が好ましく、更に好ましくは110度〜130度とすることである。この様に形成角度θ1を特定することによって、テーパー部11,12と巻部8及び端子部14,15との境界部に鋭利な角部が形成されることなく、しかもストッパーの役割として十分な機能を有する。
【0051】
更に、端子部14,15と巻部8との段差LWと巻線13の直径dの関係は0.5×段差LW<直径d<0.98×段差LWとなることが好ましい。この様な関係にすることで、十分に間隔LVを80μm以上とする事ができる。
【0052】
次にインダクタンス素子の製造方法について説明する。
【0053】
まず、乾式プレスや押し出し成形などによって、基体7を作製する。このとき押し出し法等で基体7を作製する場合には切削加工等を用いて巻部8及び鍔部9,10を作製する。次に鍔部9の全面(本実施の形態では4つの側面9a及び一つの端面9b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101aを形成する。この時、下地膜100及び導電膜101aは鍔部9の全面に形成したが、側面9aにのみに形成する構成や、端面9bのみに形成する構成や、側面9aの一部にしかも環状に形成する構成等Q値や実装性を考慮して様々な形態をとることができる、鍔部10についても同様に鍔部10の全面(本実施の形態では4つの側面10a及び一つの端面10b)に下地膜100を形成し、その後に下地膜100の上に電解メッキなどによって導電膜101aを形成する。
【0054】
次に、巻線13を巻部8に巻回する。この時、巻回数は、素子のインダクタンス等を考慮して決定される。また、Q値を向上させるために、巻線13と巻線13の間に隙間を設けて、Q値を向上させることも可能となる。更に、この時下地膜100,導電膜101aと巻線13は巻線13の端部を除いて所定の間隔を設ける事が好ましい。
【0055】
次に、巻線13の端部と導電膜101aを熱圧着等で接合する。なお、巻線13と導電膜101aの接合には他にレーザ溶接やスポット溶接,導電性接着剤(半田,導電性の樹脂)による接合などを用いることができる。
【0056】
次に、巻線13上に保護材16を設ける。この時、少なくとも端子部14,15を露出させるように保護材16は設けられる。この時、保護材16として、熱収縮性のある材料で構成されたチューブ状体を用いる場合には、チューブ状体を基体7に挿入した後に熱処理して、チューブ状体を収縮させる。
【0057】
次に、電解メッキ等のメッキ法にて、260℃で溶融しない材料によって、導電膜101bを形成し、巻線13と導電膜101aの接合部を覆う。この様な構成によって、巻線13の導電膜101aとの接合部は高融点の材料で覆われることになるので、熱が加わっても、容易に外れることはなく、しかも接合強度を非常に大きくすることができる。また、巻線13と導電膜101aの接合部を導電膜101bで覆うことによって、その接合部によって、生じる段差を緩和できるので、素子を回路基板などに実装した際に、素子の座りが良くなり、実装性が向上する。
【0058】
接合層を要しない場合には、ここまでの工程でよいが、接合層を必要とする場合には以下の工程が必要になる。
【0059】
まず、NiやTi等の耐食性のある材料で耐食層102をメッキ法やスパッタリング法で形成し、その耐食層102の上に半田,鉛レス半田等の導電性接合材で構成された接合表層103がメッキ法等で形成される。本実施の形態の場合この耐食層102と接合表層103で接合層が形成されている。なお、接合層としては、耐食層102は使用環境等によって省略することができるので、少なくとも接合表層103が必要になる。
【0060】
この接合層を端子電極の上に設けることで、巻線13は確実に端子電極との接合強度を増すことができる。この様に端子電極と接合電極で端子部14,15が形成され、素子が完成する。
【0061】
なお、本実施の形態では、鍔部9,10及び巻部8の断面形状を略正方形となるように構成したが、正五角形,正六角形などの略正多角形状になるように構成しても良いし、略円形状となるようにしても良い。すなわち、素子を回路基板上に実装したときに方向性のない断面形状であればよい。
【0062】
なお、今まで説明してきた素子のサイズ(図1に示す高さP1,幅P2,長さP3)は、以下の範囲にすることが好ましい。
【0063】
0.4mm<P1<1.2mm(好ましくは0.7mm<P1<1.2mm)
0.4mm<P2<1.2mm(好ましくは0.7mm<P2<1.2mm)
0.9mm<P3<2.0mm(好ましくは1.5mm<P3<2.0mm)
P1及びP2が0.4mm以下であれば、基体7の機械的強度が弱くなり、巻線を施す際に素子折れなどが発生することがあるとともに、巻線13の巻径が小さくなってしまい所定の特性が得られなく、更には、巻線13が急激に曲げられることになるので、巻線13の破損が発生しやすく、しかも皮膜13aの剥がれ等の起こりやすくなる。なお、P1,P2が0.7mm以上であれば、上記不具合は更に発生する確率が低くなる。また、P1,P2が1.2mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。また、P3が0.9mm以下であると、巻線13の巻数が制限されることになり、所定のインダクタンスを得ることは出来ず、しかも巻線13の巻数を多くしようとすると、巻線13の径を細くしなければならず、自動巻線機等で巻線13を基体7際に巻線13の切れなどが発生する。なお、P3が1.5mm以上であれば、更に上記不具合が発生する確率が低くなる。また、P3が2.0mm以上であると、素子自体が大きくなり過ぎて、実装面積が広くなってしまい、回路基盤等の小型化が行えず、ひいては装置の小型化を行うことは出来ない。
【0064】
なお、本実施の形態では、図1に示す様に巻線13の端部を基体7の同一側面の端部Z1同士で接合させているが、巻線13の一方の端部を基体7の特定の側面上に接合し、巻線13の他方の端部を基体7の特定の側面とは反対側の側面上に接合させたり、あるいは特定側面と近接する側面上に接合させる等の構成により、インダクタンスの最適化が可能となり、Q値が向上し、更には狭公差も実現できる。
【0065】
また、図11に示す様に、端子部14,15から基体7の中心に向かって伸びた突出部14a,15aが電気的に接続されて設けられ、この突出部14a,15aには巻線13の端部が熱圧着や接合材などによって接合されており、この様な構成でQ値を向上させることができ、しかも狭公差を実現できる。
【0066】
【発明の効果】
本発明は、柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を6.0以下とし、前記基体の体積固有抵抗を1011Ωm以上とし、素子の高さP1,幅P2,長さP3を、
0.4mm<P1<1.2mm
0.4mm<P2<1.2mm
0.9mm<P3<2.0mm
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を100μm以上設けると共に、前記テーパー部の形成角度を110度〜130度とし、前記段落ち部の段差LWと前記巻線の直径dの関係が、0.5×段差LW<直径d<0.98×段差LWであることで、小型化されてもQ値等の特性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態におけるインダクタンス素子を示す斜視図
【図2】本発明の一実施の形態におけるインダクタンス素子の基体のみを示した斜視図
【図3】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図4】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図5】本発明の一実施の形態におけるインダクタンス素子を示す部分平面図
【図6】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図7】周波数とQ値の関係を示すグラフ
【図8】本発明の一実施の形態におけるインダクタンス素子を示す部分断面図
【図9】本発明の一実施の形態におけるインダクタンス素子の保護材の比誘電率とQ値の関係を示すグラフ
【図10】本発明の一実施の形態におけるインダクタンス素子の基体の体積固有抵抗とQ値の関係を示すグラフ
【図11】本発明の一実施の形態におけるインダクタンス素子の部分拡大図
【図12】従来のインダクタンス素子を示す斜視図
【符号の説明】
7 基体
8 巻部
9,10 鍔部
13 巻線
14,15 端子部
14a,15a 突出部
16 保護材
100 下地膜
101a 導電膜
101b 導電膜
102 耐食層
103 接合表層
Claims (2)
- 柱状の基体と、前記基体に巻回された巻線と、前記基体の両端に設けられ前記巻線と接続される端子電極と、前記巻線を覆う保護材とを備え、前記保護材の比誘電率を6.0以下とし、前記基体の体積固有抵抗を1011Ωm以上とし、素子の高さP1,幅P2,長さP3を、
0.4mm<P1<1.2mm
0.4mm<P2<1.2mm
0.9mm<P3<2.0mm
とし、前記端子電極において前記基体側面に設けられた部分に前記巻線の端部を接合したインダクタンス素子であって、
巻線は、前記基体の中央部の全周に形成された段落ち部に一層に巻かれる巻回部と、前記巻回部のストッパーとしての機能を有するように前記基体の前記段落ち部と前記電極との間に形成されたテーパー部上で、前記巻回部の巻線を前記端子電極に接合するように引き出された引出部を有し、前記巻回部の外端部と前記端子電極間における前記インダクタンス素子の長手方向の間隔を100μm以上設けると共に、
前記テーパー部の形成角度を110度〜130度とし、
前記段落ち部の段差LWと前記巻線の直径dの関係が、
0.5×段差LW<直径d<0.98×段差LWであることを特徴とするインダクタンス素子。 - 基体の形状を四角柱状とし、巻線の端部を基体の異なる側面上の端子電極に接合したことを特徴とする請求項1記載のインダクタンス素子。
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