JP3548553B2 - 半導体装置およびその内部電源端子間の電源配線方法 - Google Patents
半導体装置およびその内部電源端子間の電源配線方法 Download PDFInfo
- Publication number
- JP3548553B2 JP3548553B2 JP2001312543A JP2001312543A JP3548553B2 JP 3548553 B2 JP3548553 B2 JP 3548553B2 JP 2001312543 A JP2001312543 A JP 2001312543A JP 2001312543 A JP2001312543 A JP 2001312543A JP 3548553 B2 JP3548553 B2 JP 3548553B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- internal
- wiring
- pad
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその内部電源端子間の電源配線方法に関し、特に、半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備する半導体装置およびその内部電源端子間の電源配線方法に関する。
【０００２】
【従来の技術】
近年、半導体微細加工技術の進歩により、高速・高集積の半導体チップが製造可能になり、従来複数あったチップを１チップにする事が可能になった。
【０００３】
このような１チップ化技術のうち、従来のＱＦＰ・ＰＧＡパッケージでは、１チップ化を図ると信号端子数が増えてしまい、信号端子数が十分の取れない問題が発生していることは、周知である。
【０００４】
そこで、信号端子数が多く取れるフリップチップパッケージが注目を集めていることも、周知である。
【０００５】
このフリップチップパッケージは、信号端子数を増やすことが可能になる事やビルドアップ基盤と呼ばれるパッケージと半導体チップを接続する中間基板があり、この中間基板に電源プレーンを設ける事が可能となった。
【０００６】
中間基板に電源プレーンを設ける事により、半導体チップ内部の任意な場所に電源を供給することが可能となり、半導体チップ内部への電源供給能力が向上した。
【０００７】
中間基板の電源プレーンから半導体チップ内部へ電源供給する場合、従来の半導体チップ例である図２７のＡ−Ｂ破線の断面図（図２８）に示すように、半導体チップの上辺からシリコンウエハー２８５０上で構成している内部素子２８１０に向けて一方向から供給される。
【０００８】
また、このような従来技術は、例えば、特公平０６−０９３０６２号公報に開示されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、この従来技術では、電源供給点間に配置された内部素子は、多層で構成されている内部電源配線を経由して供給される事になり、各配線層毎の電源配線インピーダンスが高い場合、電源電圧降下（ＩＲ−Ｄｒｏｐ）が発生してしまう問題があった。
【００１０】
そこで、内部電源ＰＡＤと同層メタルの１層を電源ＰＡＤ間に設ける事により、下層メタルへの電源供給点数を増やして電源供給点から垂直方向に電源供給する構造を実現するため、本発明を考案した。
【００１１】
他の従来例である、特公平０６−０９３０６２号公報に記載の半導体装置は、本発明と同様に、くし形の電極構造を特徴にするものであるが、電源電圧降下に着目したものでなく、内部消費電力に応じて電源配線幅を変えるものでないので本発明と目的、効果が異なっている。
【００１２】
したがって、本発明の目的は、上記問題を解決した半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備する半導体装置およびその内部電源端子間の電源配線方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備し、前記正電源端子および前記負電源端子のそれぞれが、前記半導体チップの内部素子領域に一様に配置され、前記半導体チップ外部から前記内部電源端子に電源が供給される構造の半導体装置において、前記内部電源端子と同層の金属配線メタルを前記内部電源端子間にくし状に配線した後、同電位の内部電源端子と接続し、前記くし状金属配線メタル配線と下層金属配線メタルが交差する箇所に上下層接続ＶＩＡを設ける事により、前記下層金属配線メタルで構成している内部素子領域の電源配線に電源を供給して、前記半導体チップ外部のパッケージから半導体チップ内部素子領域に電源供給する電源ＰＡＤと同層金属配線メタルを１層だけ使用し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内部素子に電源供給する半導体装置であって、前記正電源端子と前記負電源端子とを交互に並べて、敷き詰める配置にした電源ＰＡＤどうしを電源ＰＡＤと同層のメタルを使用して電源ＰＡＤの上下辺の中央部分から縦方向に配線するよう、前記電源ＰＡＤを縦方向に並べた構成である。
【００１４】
また、本発明の半導体装置の内部電源端子間の電源配線方法は、電源ＰＡＤ間の内部電源配線を電源ＰＡＤと同層のメタル１層で構成するために、電源ＰＡＤ上に電源端子を設け、電源ＰＡＤの配置状態から最短距離になる電源端子を抽出して、抽出した電源端子どうしを電源ＰＡＤと同層メタルの優先配線方向と直行する方向（副軸）を優先に配線してから優先配線方向に配線した後、電源ＰＡＤ間の領域に配置された内部素子の消費電力を算出して予め定義した内部電源構造を選択して配線する構成である。
【００１５】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。図１を参照して、本発明の特徴を説明する。
【００１６】
まず、本発明は、半導体チップの内部素子領域に電源端子（内部電源端子）の正電源（以下、ＶＤＤと略記する）と負電源（以下、ＶＳＳと略記する）が一様に配置されており、半導体チップ外部から前記内部電源端子に電源が供給される構造の半導体チップにおいて、内部電源端子と同層のメタルを内部電源端子間にくし状に配線した後、同電位の内部電源端子と接続し、くし状金属配線メタル配線と下層金属配線メタルが交差する箇所に上下層接続ＶＩＡを設ける事により、下層メタルで構成している内部素子領域の電源配線に電源を供給して、内部領域素子で電力消費による電源電圧降下（ＩＲ−Ｄｒｏｐ）を低減する事を特徴とする半導体装置およびその内部電源端子間の電源配線方法である。
【００１７】
次に、本発明の第１の実施の形態について、図１を参照して説明する。
【００１８】
図１に本発明の第１の実施の形態の半導体装置のレイアウト構造の模式平面図を示す。図２は本発明を実現するための処理フロー図である。
【００１９】
図１を参照すると、本発明の第１の実施の形態の半導体装置１００は、高電位電源（以下、ＶＤＤ電源と略記する）ＰＡＤ１０１と、低電位電源（以下、ＶＳＳ電源と略記する）ＰＡＤ１０２と、ＶＤＤ電源ＰＡＤ１０１どうし、およびＶＳＳ電源ＰＡＤ１０２どうしのそれぞれを接続する各電源ＰＡＤと同層の内部電源配線１０３と、各電源層に対応する下層の部電源配線１０４と、各電源ＰＡＤと同層の内部電源配線１０３と各電源層に対応する下層の部電源配線１０４とを接続する上下層接続ＶＩＡ１０５とを具備する。
【００２０】
そして、本発明の第１の実施の形態の半導体装置１００の内部素子領域に電源ＰＡＤ（１０１、１０２）が配置されている場合、上下に並んでいる同電位のＶＤＤ電源ＰＡＤ１０１とＶＤＤ電源ＰＡＤ１０１、ＶＳＳ電源ＰＡＤ１０２とＶＳＳ電源ＰＡＤ１０２の電源ＰＡＤどうしを電源ＰＡＤと同層のメタル配線１０３を使用して、電源ＰＡＤの上下辺の中央部分から縦方向に配線して、縦方向に並んでいる同電位の電源ＰＡＤを接続する。
【００２１】
次に、前記、縦方向に接続した配線と同層のメタルを使用し、縦方向に接続した配線に直行する横方向に、ＶＤＤ電源とＶＳＳ電源の配線が重ならないように交互に配線して、各電源ＰＡＤ間をくし状にする。
【００２２】
くし状になった電源ＰＡＤと同層の電源配線と直行する下層配線１０４との交点に、上下層を接続するＶＩＡ１０５を配置する事により内部領域素子に電源供給を行う事が可能となる。
【００２３】
次に、図２を参照しながら、本実施の形態の処理フローの各ステップ処理内容について説明する。
【００２４】
まず、第１のステップを説明する。
【００２５】
本ステップでは、下記に示す各ファイルを読み込み内部記憶装置に一時記憶する処理を行う。
【００２６】
電源ＰＡＤに電源端子を設けた素子定義ファイルを素子定義情報として格納する。電源ＰＡＤに電源端子を設けたイメージを図３に示す。
【００２７】
従来技術の自動配置ツールを用いて、半導体チップの内部素子領域に電源ＰＡＤと内部素子を配置した内部素子配置ファイルを内部素子領域配置情報として格納する。消費電力別に内部電源構造のイメージを図４に示す。
【００２８】
図４（ａ）に示した内部電源構造では、図４（ａ）は消費電力大（５Ｗ〜１０Ｗ）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅１０μｍ）に対応し、図４（ｂ）は消費電力中（１Ｗ〜５Ｗ）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅５μｍ）に対応し、図４（ｃ）は消費電力小（１Ｗ以下）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅１μｍ）に対応している。すなわち、内部電源構造の種類は、３種類である。
【００２９】
本実施の形態では、内部電源構造の種類を３種類としたが、２つ以上であれば何種類でもよい。
【００３０】
従来の自動配置ツールで半導体チップ内部素子領域に配置された各内部素子の消費電力を定義した消費電力ファイルを消費電力定義情報として格納する。消費電力ファイルのイメージを図５に示す。例えば、内部素子機能名が「ＩＮＶＥＲＴＥＲ」の場合、その消費電力は１０μＷである。
【００３１】
次に、第２のステップを説明する。
【００３２】
本ステップでは、内部素子領域配置情報から内部素子と電源ＰＡＤの配置情報を抽出して、内部素子配置情報と電源ＰＡＤ配置情報として内部記憶装置に一時記憶する処理を行う。
【００３３】
次に、第３のステップでは、前記ステップ２で抽出した電源ＰＡＤ配置情報から、内部素子配置検索領域を設定し、内部素子配置検索領域情報として内部記憶装置に一時記憶する処理を行う。
【００３４】
内部素子配置検索領域の設定は、頂点を同電位の電源ＰＡＤ（ＶＤＤまたはＶＳＳ）に囲まれた四角形として、頂点の電源ＰＡＤは、ＶＤＤ、ＶＳＳのどちらかを基準にする。
【００３５】
次に、第４のステップでは、前記ステップ３で設定した内部素子配置検索領域情報の領域内に配置されている内部素子を、内部素子配置情報から抽出する処理を行う。
【００３６】
内部素子が内部素子配置検索領域をまたがった場合は、またがっている内部素子の面積比から消費電力を算出する係数を求める。
【００３７】
例えば、内部素子配置検索領域をまたがっている面積比が３：７の場合、面積比３にまたがっている内部素子配置検索領域内での算出係数を０．３として、面積比７にまたがっている内部素子配置検索領域内での算出係数を０．７として抽出する。
【００３８】
内部素子配置検索領域内に配置されており、隣接する内部素子配置検索領域にまたがない内部素子は、算出係数１として抽出する。
【００３９】
次に、第５のステップでは、消費電力定義情報を元に、前記ステップ４で抽出した内部素子と算出係数から領域内の消費電力総和として算出した結果を、領域別消費電力情報として内部記憶装置に一時記憶する処理を行う。
【００４０】
領域内に配置している各内部素子の消費電力算出は、以下の式を用いて求める。
領域内配置の各内部素子消費電力＝（該当素子の消費電力）×（算出係数）
また、領域内の消費電力総和算出は、以下の式を用いて求める。
領域内消費電力総和＝Σ（領域内配置の各内部素子消費電力）
次に、第６のステップでは、前記ステップ３で求めた内部素子配置検索領域情報の領域検索が全て終了したかをチェックして、未終了の場合はステップ７の内部素子配置検索領域移動処理を行い、終了した場合は、次のステップ８の処理を行う判断をする。
【００４１】
次に、第７のステップでは、内部素子配置検索領域情報の領域検索で終了していない領域に領域移動する処理を行い、ステップ４の領域内内部素子抽出処理を行う。
【００４２】
次に、第８のステップでは、電源ＰＡＤ配置情報と素子定義情報から、各電源ＰＡＤの電源端子位置を抽出した後、同電位の電源端子どうしが最短距離になる電源端子を選択する処理を半導体チップ全体に対して行う。
【００４３】
最短距離となる電源端子が複数ある場合、電源ＰＡＤ各辺の中心位置にある電源端子を選択する。
【００４４】
次に、第９のステップでは、前記ステップ８で抽出した同電位の電源ＰＡＤの電源端子どうしを接続する処理を行う。電源ＰＡＤと同層のメタルを使用して電源端子どうしを接続する。
【００４５】
配線は、従来技術の自動配線ツールで定義する電源ＰＡＤと同層メタルの優先配線方向（主軸）に直行する方向（副軸）を最初に行い、次に配線優先方向（主軸）を配線する。
【００４６】
配線をする方向は、電源端子から右・上方向または左・下方向のいずれかの方向に配線するように設定する。
【００４７】
最初に電源ＰＡＤと同層メタルの配線優先方向と直行する方向（副軸）だけで、電源ＰＡＤの電源端子どうしを接続すると、配線優先方向（主軸）の配線処理は行わない。
【００４８】
図２０に示す第３実施の形態のように、同電位の電源ＰＡＤの電源端子どうしが斜めに有った場合、最初に電源ＰＡＤと同層メタルの配線優先方向と直行する方向（副軸）を配線した後、配線優先方向（主軸）を配線してＬ字状に接続する。配線方法については、従来技術の自動配線ツールを使用する。
【００４９】
次に、第１０のステップでは、前記ステップ３で求めた内部素子配置検索領域情報ごとに、前記ステップ５で算出した領域別消費電力情報の消費電力を、内部電源構造情報から供給可能な内部電源構造を選択して、内部電源配線処理を行う。
【００５０】
内部電源配線処理は、従来技術の自動配線ツールを使用する。
【００５１】
次に、第１１のステップでは、前記ステップ３で求めた内部素子配置検索領域情報の領域内で、前記ステップ１０処理すべてが終了したかをチェックして、未終了の場合はステップ１２の内部素子配置検索領域移動処理を行い、終了した場合は本発明の処理を終了する判断を行う。
【００５２】
最後に、第１２のステップでは、内部素子配置検索領域情報の領域内で前記ステップ１０処理を終了していない領域に領域移動する処理を行い、ステップ１０の内部電源配線処理を行う。
【００５３】
以上のように、第１のステップ乃至第１２ステップの処理を行う事により、本発明の内部電源端子間の電源配線が実現出来る。
【００５４】
次に、さらに、本発明の第１実施の形態について、図６乃至図１８を参照して説明を行う。
【００５５】
図６は、ステップ１で読み込まれた内部素子領域配置情報のイメージであり、図６では、電源ＰＡＤ（６０１、６０２）の間に内部素子６１０が配置されている状態を表す。
【００５６】
第２のステップで内部素子と電源ＰＡＤの配置情報を抽出した後、第３のステップで内部素子配置検索領域を設定する。本実施の形態では、図７に示すように、電源ＰＡＤ（ＶＤＤ）７０１を内部素子配置検索領域の頂点として設定し、内部素子配置検索領域Ａ７１１〜内部素子配置検索領域Ｄ７１４の４つの領域を設定する。
【００５７】
図８に示す内部素子配置検索領域Ａ８１１について、第４のステップの処理を行い、領域内８００に配置されている内部素子８１０を抽出して、算出係数を求める。
【００５８】
内部素子配置検索領域Ａ８１１と内部素子配置検索領域Ｂ８１２にまたがっている内部素子８２０があり、その面積比が１：９となり、内部素子配置検索領域Ａ８１１には、その内部素子の算出係数を０．１に設定する。その他の内部素子は、内部素子配置検索領域Ａ８１１内に入っているので算出係数を１として設定する。
【００５９】
抽出した内部素子と算出係数および図５の消費電力定義情報をもとに、第５のステップの処理で、内部素子配置検索領域Ａ８１１内の消費電力総和を求めて領域別消費電力情報に格納する。
【００６０】
次に、ステップ６とステップ７により、内部素子配置検索領域の領域移動を行い、前記と同様にステップ４、ステップ５の処理を行って領域別消費電力情報を全領域に対して求める。
【００６１】
図９は、内部素子配置検索領域Ｂ９１２に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６２】
図１０は、内部素子配置検索領域Ｃ１０１３に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６３】
図１１は、内部素子配置検索領域Ｄ１１１４に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６４】
本実施の形態では、各内部素子配置検索領域の消費電力総和が以下のように求まったとする。
内部素子配置検索領域Ａ：６Ｗ
内部素子配置検索領域Ｂ：４Ｗ
内部素子配置検索領域Ｃ：３Ｗ
内部素子配置検索領域Ｄ：０．９Ｗ
内部素子配置検索領域Ｄに領域移動して、ステップ４、ステップ５の処理が終了すると、ステップ６では、内部素子配置検索領域の検索が終了したと判断してステップ８の電源ＰＡＤの電源端子抽出処理を行う。
【００６５】
電源ＰＡＤの電源端子抽出を行うため、ステップ８の処理を行う。図１２にしめすように電源端子抽出処理は、ステップ２で抽出した電源ＰＡＤの配置情報と、ステップ１で読み込んだ図３の素子定義情報をもとに半導体チップ内部領域内に配置されている電源ＰＡＤの電源端子位置を抽出する。
【００６６】
電源端子位置を抽出後、同電位の電源端子どうしが最短距離になる電源端子を抽出する。
【００６７】
図１３では、上下左右に同電位電源ＰＡＤがあるため、最短距離になる電源端子が電源ＰＡＤ上の各辺に存在する事になるので、電源ＰＡＤ各辺の中央部にある電源端子を選択する。
【００６８】
次に、抽出した電源ＰＡＤの電源端子どうしをステップ９の処理により、図１４に示すように電源ＰＡＤと同層のメタルで副軸方向で接続する。
【００６９】
図１４の場合は、副軸方向の配線で電源端子どうしの接続完了したので、主軸方向配線処理は行わない。電源ＰＡＤの電源端子接続が終了した後、ステップ１０の内部電源配線処理を行う。
【００７０】
まず、内部素子配置検索領域Ａの消費電力総和を領域別消費電力情報をもとに、その消費電力を十分に電源供給可能な内部電源構造を前記ステップ１読み込んだ内部電源構造情報から選択して従来技術の自動配線ツールで配線する。
【００７１】
全ての内部素子配置検索領域に対してステップ１０、ステップ１１、ステップ１２の処理を行う。
【００７２】
内部素子配置検索領域Ａの消費電力総和は、ステップ５で６Ｗと求められているため、図１５に示すように内部電源構造情報の消費電力大タイプ（図４（ａ））の電源配線を選択する。同様に、各領域について処理を行う。
【００７３】
内部素子配置検索領域Ｂの消費電力総和は、ステップ５で４Ｗと求められているため、図１６に示すように内部電源構造情報の消費電力中タイプ（図４（ｂ））の電源配線を選択する。
【００７４】
内部素子配置検索領域Ｃの消費電力総和は、ステップ５で３Ｗと求められているため、図１７に示すように内部電源構造情報の消費電力中タイプ（図４（ｂ））の電源配線を選択する。
【００７５】
内部素子配置検索領域Ｄの消費電力総和は、ステップ５で０．９Ｗと求められているため、図１８に示すように内部電源構造情報の消費電力小タイプ（図４（ｃ））の電源配線を選択する。
【００７６】
以上の通り、本発明の第１の実施の形態の電源ＰＡＤ間に内部電源配線がされて、処理が完了する。
【００７７】
次に、本発明の第２の実施の形態について図１９を参照して説明する。
【００７８】
図１９を参照すると、本発明の第２の実施の形態は、電源ＰＡＤと同層メタルの優先配線方向が縦の場合であり、本発明の第１の実施の形態と同様に内部電源ＰＡＤ間に電源配線を行う事が可能である。
【００７９】
すなわち、本発明の第２の実施の形態は、本発明の第１の実施の形態を左に９０度回転し、それをＸ軸で反転した構造である。
【００８０】
ＶＤＤ電源ＰＡＤ１９０１が図１のＶＤＤ電源ＰＡＤ１０１に対応し、ＶＳＳ電源ＰＡＤ１９０２が図１のＶＳＳ電源ＰＡＤ１０２に対応し、配線１９３１が図１の配線１０３に対応している。
【００８１】
次に、本発明の第３の実施の形態について図２０を参照して説明する。
【００８２】
本発明の第３の実施の形態は、同電位の電源ＰＡＤならびが斜め方向にある場合である。すなわち、ＶＤＤ電源ＰＡＤ２００１が基準のＰＡＤから右・下方向に配列され、ＶＳＳ電源ＰＡＤ２００２も基準のＰＡＤから右・下方向に配列される構造である。
【００８３】
本発明の第３の実施の形態は、図２１（ａ）〜図２１（ｃ）に示すように、半導体チップの消費電力に対して十分に電源供給が行える内部構造を消費電力範囲別に定義した内部電源構造ファイルを本発明の第１の実施の形態および本発明の第２の実施の形態とは別に設定し、内部電源構造情報羽として内部記憶装置に格納する。
【００８４】
同電位の電源ＰＡＤどうしの接続方法は、図２の処理フロー図に示すステップ８で同電位の電源ＰＡＤに設けている電源端子どうしが最短距離になる電源端子を選択する。
【００８５】
本発明の第３の実施の形態では、同電位の電源ＰＡＤならびが斜め方向にあるため、電源端子同士が最短距離になる場所は電源ＰＡＤの角に設けている電源端子となる。
【００８６】
ステップ８で設定した配線方向の制約に従い、同電位の電源ＰＡＤどうしを接続する時、配線始点の電源ＰＡＤから同層メタルの優先配線方向に直行する方向（副軸）を最初に配線を行い、配線終点の電源ＰＡＤと同座標（縦方向に配線する場合はＹ座標、横方向に配線する場合はＸ座標）から優先配線方向（主軸）に配線方向を切替えて配線終点の電源端子に接続するようにステップ９の処理を行い、本発明を実現する。
【００８７】
次に、本発明の第４の実施の形態について図２２を参照して説明する。
【００８８】
本発明の第４の実施の形態では、電源ＰＡＤと同層メタルの優先配線方向が縦の場合であり、本発明の第３の実施の形態と同様に内部電源ＰＡＤ間に電源配線を行う事が可能である。
【００８９】
すなわち、本発明の第４の実施の形態は、本発明の第３の実施の形態を左に９０度回転した構造である。ＶＤＤ電源ＰＡＤ２２０１が図２０のＶＤＤ電源ＰＡＤ２００１に対応し、ＶＳＳ電源ＰＡＤ２２０２が図２０のＶＳＳ電源ＰＡＤ２００２に対応ししている。
【００９０】
【発明の効果】
以上説明した通り、本発明による効果は、本発明を使用して内部電源ＰＡＤ間に電源配線を設ける事により、電源電位降下（ＩＲ−Ｄｒｏｐ）は、図２９に示す通り、約９％〜１７％まで改善が可能である。また、ＶＤＤとＶＳＳ電源のＩＲ−Ｄｒｏｐ量のバランスも図ることが可能である。
【００９１】
市販されている電源電圧降下（ＩＲ−Ｄｒｏｐ）解析ツールを使用して、電源電圧降下の分布を画像化した結果を、ＶＤＤ電源側（図２５）、ＶＳＳ電源側（図２６）に示す。従来例で行った結果は、ＶＤＤ電源側（図２３）、ＶＳＳ電源側（図２４）に示す。
【００９２】
本発明により、従来例に比べ電源電圧降下の電圧分布が小さくなっており、効果が有る事が分かる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の模式的平面図である。
【図２】本発明の処理フローを示す図である。
【図３】本発明の第１の実施の形態の半導体装置の内部電源ＰＡＤと電源端子設定図である。
【図４】本発明の第１の実施の形態の半導体装置の消費電力別の内部電源構造図である。
【図５】本発明の第１の実施の形態の半導体装置の内部素子別の消費電力ファイル例である。
【図６】本発明の第１の実施の形態の半導体装置の第１の処理途中経過図である。
【図７】本発明の第１の実施の形態の半導体装置の第２の処理途中経過図である。
【図８】本発明の第１の実施の形態の半導体装置の第３の処理途中経過図である。
【図９】本発明の第１の実施の形態の半導体装置の第４の処理途中経過図である。
【図１０】本発明の第１の実施の形態の半導体装置の第５の処理途中経過図である。
【図１１】本発明の第１の実施の形態の半導体装置の第６の処理途中経過図である。
【図１２】本発明の第１の実施の形態の半導体装置の第８の処理途中経過図である。
【図１３】本発明の第１の実施の形態の半導体装置の第９の処理途中経過図である。
【図１４】本発明の第１の実施の形態の半導体装置の第１０の処理途中経過図である。
【図１５】本発明の第１の実施の形態の半導体装置の第１１の処理途中経過図である。
【図１６】本発明の第１の実施の形態の半導体装置の第１２の処理途中経過図である。
【図１７】本発明の第１の実施の形態の半導体装置の第１３の処理途中経過図である。
【図１８】本発明の第１の実施の形態の半導体装置の第１４の処理途中経過図である。
【図１９】本発明の第２の実施の形態の半導体装置の模式的平面図である。
【図２０】本発明の第３の実施の形態の半導体装置の模式的平面図である。
【図２１】本発明の第３の実施の形態の半導体装置の消費電力別の内部電源構造図である。
【図２２】本発明の第４の実施の形態の半導体装置の模式的平面図である。
【図２３】従来の半導体装置のＶＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２４】従来の半導体装置のＶＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２５】本発明の第１の実施の形態の半導体装置のＶＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２６】本発明の第１の実施の形態の半導体装置のＶＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２７】従来の半導体装置の電源ＰＡＤ間の電源配線の模式的平面図である。
【図２８】従来の半導体装置のチップ断面図である。
【図２９】本発明の効果を従来の半導体装置と比較した図である。
【符号の説明】
１００，６００，７００，８００，９００ 半導体装置
１０１ ＶＤＤＰＡＤ
１０２ ＶＳＳＰＡＤ
１０３ 電源ＰＡＤと同層の内部電源配線
１０４ 下層の内部電源配線
１０５ 上下層接続ＶＩＡ
２０１ 内部素子記憶ファイル
６０１ ＶＤＤＰＡＤ
６０２ ＶＳＳＰＡＤ
６０３ 電源ＰＡＤと同層の内部電源配線
６０４ 下層の内部電源配線
６０５ 上下層接続ＶＩＡ
１０００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００，１９００ 半導体装置
【発明の属する技術分野】
本発明は、半導体装置およびその内部電源端子間の電源配線方法に関し、特に、半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備する半導体装置およびその内部電源端子間の電源配線方法に関する。
【０００２】
【従来の技術】
近年、半導体微細加工技術の進歩により、高速・高集積の半導体チップが製造可能になり、従来複数あったチップを１チップにする事が可能になった。
【０００３】
このような１チップ化技術のうち、従来のＱＦＰ・ＰＧＡパッケージでは、１チップ化を図ると信号端子数が増えてしまい、信号端子数が十分の取れない問題が発生していることは、周知である。
【０００４】
そこで、信号端子数が多く取れるフリップチップパッケージが注目を集めていることも、周知である。
【０００５】
このフリップチップパッケージは、信号端子数を増やすことが可能になる事やビルドアップ基盤と呼ばれるパッケージと半導体チップを接続する中間基板があり、この中間基板に電源プレーンを設ける事が可能となった。
【０００６】
中間基板に電源プレーンを設ける事により、半導体チップ内部の任意な場所に電源を供給することが可能となり、半導体チップ内部への電源供給能力が向上した。
【０００７】
中間基板の電源プレーンから半導体チップ内部へ電源供給する場合、従来の半導体チップ例である図２７のＡ−Ｂ破線の断面図（図２８）に示すように、半導体チップの上辺からシリコンウエハー２８５０上で構成している内部素子２８１０に向けて一方向から供給される。
【０００８】
また、このような従来技術は、例えば、特公平０６−０９３０６２号公報に開示されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、この従来技術では、電源供給点間に配置された内部素子は、多層で構成されている内部電源配線を経由して供給される事になり、各配線層毎の電源配線インピーダンスが高い場合、電源電圧降下（ＩＲ−Ｄｒｏｐ）が発生してしまう問題があった。
【００１０】
そこで、内部電源ＰＡＤと同層メタルの１層を電源ＰＡＤ間に設ける事により、下層メタルへの電源供給点数を増やして電源供給点から垂直方向に電源供給する構造を実現するため、本発明を考案した。
【００１１】
他の従来例である、特公平０６−０９３０６２号公報に記載の半導体装置は、本発明と同様に、くし形の電極構造を特徴にするものであるが、電源電圧降下に着目したものでなく、内部消費電力に応じて電源配線幅を変えるものでないので本発明と目的、効果が異なっている。
【００１２】
したがって、本発明の目的は、上記問題を解決した半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備する半導体装置およびその内部電源端子間の電源配線方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備し、前記正電源端子および前記負電源端子のそれぞれが、前記半導体チップの内部素子領域に一様に配置され、前記半導体チップ外部から前記内部電源端子に電源が供給される構造の半導体装置において、前記内部電源端子と同層の金属配線メタルを前記内部電源端子間にくし状に配線した後、同電位の内部電源端子と接続し、前記くし状金属配線メタル配線と下層金属配線メタルが交差する箇所に上下層接続ＶＩＡを設ける事により、前記下層金属配線メタルで構成している内部素子領域の電源配線に電源を供給して、前記半導体チップ外部のパッケージから半導体チップ内部素子領域に電源供給する電源ＰＡＤと同層金属配線メタルを１層だけ使用し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内部素子に電源供給する半導体装置であって、前記正電源端子と前記負電源端子とを交互に並べて、敷き詰める配置にした電源ＰＡＤどうしを電源ＰＡＤと同層のメタルを使用して電源ＰＡＤの上下辺の中央部分から縦方向に配線するよう、前記電源ＰＡＤを縦方向に並べた構成である。
【００１４】
また、本発明の半導体装置の内部電源端子間の電源配線方法は、電源ＰＡＤ間の内部電源配線を電源ＰＡＤと同層のメタル１層で構成するために、電源ＰＡＤ上に電源端子を設け、電源ＰＡＤの配置状態から最短距離になる電源端子を抽出して、抽出した電源端子どうしを電源ＰＡＤと同層メタルの優先配線方向と直行する方向（副軸）を優先に配線してから優先配線方向に配線した後、電源ＰＡＤ間の領域に配置された内部素子の消費電力を算出して予め定義した内部電源構造を選択して配線する構成である。
【００１５】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を以下に詳述する。図１を参照して、本発明の特徴を説明する。
【００１６】
まず、本発明は、半導体チップの内部素子領域に電源端子（内部電源端子）の正電源（以下、ＶＤＤと略記する）と負電源（以下、ＶＳＳと略記する）が一様に配置されており、半導体チップ外部から前記内部電源端子に電源が供給される構造の半導体チップにおいて、内部電源端子と同層のメタルを内部電源端子間にくし状に配線した後、同電位の内部電源端子と接続し、くし状金属配線メタル配線と下層金属配線メタルが交差する箇所に上下層接続ＶＩＡを設ける事により、下層メタルで構成している内部素子領域の電源配線に電源を供給して、内部領域素子で電力消費による電源電圧降下（ＩＲ−Ｄｒｏｐ）を低減する事を特徴とする半導体装置およびその内部電源端子間の電源配線方法である。
【００１７】
次に、本発明の第１の実施の形態について、図１を参照して説明する。
【００１８】
図１に本発明の第１の実施の形態の半導体装置のレイアウト構造の模式平面図を示す。図２は本発明を実現するための処理フロー図である。
【００１９】
図１を参照すると、本発明の第１の実施の形態の半導体装置１００は、高電位電源（以下、ＶＤＤ電源と略記する）ＰＡＤ１０１と、低電位電源（以下、ＶＳＳ電源と略記する）ＰＡＤ１０２と、ＶＤＤ電源ＰＡＤ１０１どうし、およびＶＳＳ電源ＰＡＤ１０２どうしのそれぞれを接続する各電源ＰＡＤと同層の内部電源配線１０３と、各電源層に対応する下層の部電源配線１０４と、各電源ＰＡＤと同層の内部電源配線１０３と各電源層に対応する下層の部電源配線１０４とを接続する上下層接続ＶＩＡ１０５とを具備する。
【００２０】
そして、本発明の第１の実施の形態の半導体装置１００の内部素子領域に電源ＰＡＤ（１０１、１０２）が配置されている場合、上下に並んでいる同電位のＶＤＤ電源ＰＡＤ１０１とＶＤＤ電源ＰＡＤ１０１、ＶＳＳ電源ＰＡＤ１０２とＶＳＳ電源ＰＡＤ１０２の電源ＰＡＤどうしを電源ＰＡＤと同層のメタル配線１０３を使用して、電源ＰＡＤの上下辺の中央部分から縦方向に配線して、縦方向に並んでいる同電位の電源ＰＡＤを接続する。
【００２１】
次に、前記、縦方向に接続した配線と同層のメタルを使用し、縦方向に接続した配線に直行する横方向に、ＶＤＤ電源とＶＳＳ電源の配線が重ならないように交互に配線して、各電源ＰＡＤ間をくし状にする。
【００２２】
くし状になった電源ＰＡＤと同層の電源配線と直行する下層配線１０４との交点に、上下層を接続するＶＩＡ１０５を配置する事により内部領域素子に電源供給を行う事が可能となる。
【００２３】
次に、図２を参照しながら、本実施の形態の処理フローの各ステップ処理内容について説明する。
【００２４】
まず、第１のステップを説明する。
【００２５】
本ステップでは、下記に示す各ファイルを読み込み内部記憶装置に一時記憶する処理を行う。
【００２６】
電源ＰＡＤに電源端子を設けた素子定義ファイルを素子定義情報として格納する。電源ＰＡＤに電源端子を設けたイメージを図３に示す。
【００２７】
従来技術の自動配置ツールを用いて、半導体チップの内部素子領域に電源ＰＡＤと内部素子を配置した内部素子配置ファイルを内部素子領域配置情報として格納する。消費電力別に内部電源構造のイメージを図４に示す。
【００２８】
図４（ａ）に示した内部電源構造では、図４（ａ）は消費電力大（５Ｗ〜１０Ｗ）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅１０μｍ）に対応し、図４（ｂ）は消費電力中（１Ｗ〜５Ｗ）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅５μｍ）に対応し、図４（ｃ）は消費電力小（１Ｗ以下）の場合の内部電源構造（電源ＰＡＤと同層の内部電源配線幅１μｍ）に対応している。すなわち、内部電源構造の種類は、３種類である。
【００２９】
本実施の形態では、内部電源構造の種類を３種類としたが、２つ以上であれば何種類でもよい。
【００３０】
従来の自動配置ツールで半導体チップ内部素子領域に配置された各内部素子の消費電力を定義した消費電力ファイルを消費電力定義情報として格納する。消費電力ファイルのイメージを図５に示す。例えば、内部素子機能名が「ＩＮＶＥＲＴＥＲ」の場合、その消費電力は１０μＷである。
【００３１】
次に、第２のステップを説明する。
【００３２】
本ステップでは、内部素子領域配置情報から内部素子と電源ＰＡＤの配置情報を抽出して、内部素子配置情報と電源ＰＡＤ配置情報として内部記憶装置に一時記憶する処理を行う。
【００３３】
次に、第３のステップでは、前記ステップ２で抽出した電源ＰＡＤ配置情報から、内部素子配置検索領域を設定し、内部素子配置検索領域情報として内部記憶装置に一時記憶する処理を行う。
【００３４】
内部素子配置検索領域の設定は、頂点を同電位の電源ＰＡＤ（ＶＤＤまたはＶＳＳ）に囲まれた四角形として、頂点の電源ＰＡＤは、ＶＤＤ、ＶＳＳのどちらかを基準にする。
【００３５】
次に、第４のステップでは、前記ステップ３で設定した内部素子配置検索領域情報の領域内に配置されている内部素子を、内部素子配置情報から抽出する処理を行う。
【００３６】
内部素子が内部素子配置検索領域をまたがった場合は、またがっている内部素子の面積比から消費電力を算出する係数を求める。
【００３７】
例えば、内部素子配置検索領域をまたがっている面積比が３：７の場合、面積比３にまたがっている内部素子配置検索領域内での算出係数を０．３として、面積比７にまたがっている内部素子配置検索領域内での算出係数を０．７として抽出する。
【００３８】
内部素子配置検索領域内に配置されており、隣接する内部素子配置検索領域にまたがない内部素子は、算出係数１として抽出する。
【００３９】
次に、第５のステップでは、消費電力定義情報を元に、前記ステップ４で抽出した内部素子と算出係数から領域内の消費電力総和として算出した結果を、領域別消費電力情報として内部記憶装置に一時記憶する処理を行う。
【００４０】
領域内に配置している各内部素子の消費電力算出は、以下の式を用いて求める。
領域内配置の各内部素子消費電力＝（該当素子の消費電力）×（算出係数）
また、領域内の消費電力総和算出は、以下の式を用いて求める。
領域内消費電力総和＝Σ（領域内配置の各内部素子消費電力）
次に、第６のステップでは、前記ステップ３で求めた内部素子配置検索領域情報の領域検索が全て終了したかをチェックして、未終了の場合はステップ７の内部素子配置検索領域移動処理を行い、終了した場合は、次のステップ８の処理を行う判断をする。
【００４１】
次に、第７のステップでは、内部素子配置検索領域情報の領域検索で終了していない領域に領域移動する処理を行い、ステップ４の領域内内部素子抽出処理を行う。
【００４２】
次に、第８のステップでは、電源ＰＡＤ配置情報と素子定義情報から、各電源ＰＡＤの電源端子位置を抽出した後、同電位の電源端子どうしが最短距離になる電源端子を選択する処理を半導体チップ全体に対して行う。
【００４３】
最短距離となる電源端子が複数ある場合、電源ＰＡＤ各辺の中心位置にある電源端子を選択する。
【００４４】
次に、第９のステップでは、前記ステップ８で抽出した同電位の電源ＰＡＤの電源端子どうしを接続する処理を行う。電源ＰＡＤと同層のメタルを使用して電源端子どうしを接続する。
【００４５】
配線は、従来技術の自動配線ツールで定義する電源ＰＡＤと同層メタルの優先配線方向（主軸）に直行する方向（副軸）を最初に行い、次に配線優先方向（主軸）を配線する。
【００４６】
配線をする方向は、電源端子から右・上方向または左・下方向のいずれかの方向に配線するように設定する。
【００４７】
最初に電源ＰＡＤと同層メタルの配線優先方向と直行する方向（副軸）だけで、電源ＰＡＤの電源端子どうしを接続すると、配線優先方向（主軸）の配線処理は行わない。
【００４８】
図２０に示す第３実施の形態のように、同電位の電源ＰＡＤの電源端子どうしが斜めに有った場合、最初に電源ＰＡＤと同層メタルの配線優先方向と直行する方向（副軸）を配線した後、配線優先方向（主軸）を配線してＬ字状に接続する。配線方法については、従来技術の自動配線ツールを使用する。
【００４９】
次に、第１０のステップでは、前記ステップ３で求めた内部素子配置検索領域情報ごとに、前記ステップ５で算出した領域別消費電力情報の消費電力を、内部電源構造情報から供給可能な内部電源構造を選択して、内部電源配線処理を行う。
【００５０】
内部電源配線処理は、従来技術の自動配線ツールを使用する。
【００５１】
次に、第１１のステップでは、前記ステップ３で求めた内部素子配置検索領域情報の領域内で、前記ステップ１０処理すべてが終了したかをチェックして、未終了の場合はステップ１２の内部素子配置検索領域移動処理を行い、終了した場合は本発明の処理を終了する判断を行う。
【００５２】
最後に、第１２のステップでは、内部素子配置検索領域情報の領域内で前記ステップ１０処理を終了していない領域に領域移動する処理を行い、ステップ１０の内部電源配線処理を行う。
【００５３】
以上のように、第１のステップ乃至第１２ステップの処理を行う事により、本発明の内部電源端子間の電源配線が実現出来る。
【００５４】
次に、さらに、本発明の第１実施の形態について、図６乃至図１８を参照して説明を行う。
【００５５】
図６は、ステップ１で読み込まれた内部素子領域配置情報のイメージであり、図６では、電源ＰＡＤ（６０１、６０２）の間に内部素子６１０が配置されている状態を表す。
【００５６】
第２のステップで内部素子と電源ＰＡＤの配置情報を抽出した後、第３のステップで内部素子配置検索領域を設定する。本実施の形態では、図７に示すように、電源ＰＡＤ（ＶＤＤ）７０１を内部素子配置検索領域の頂点として設定し、内部素子配置検索領域Ａ７１１〜内部素子配置検索領域Ｄ７１４の４つの領域を設定する。
【００５７】
図８に示す内部素子配置検索領域Ａ８１１について、第４のステップの処理を行い、領域内８００に配置されている内部素子８１０を抽出して、算出係数を求める。
【００５８】
内部素子配置検索領域Ａ８１１と内部素子配置検索領域Ｂ８１２にまたがっている内部素子８２０があり、その面積比が１：９となり、内部素子配置検索領域Ａ８１１には、その内部素子の算出係数を０．１に設定する。その他の内部素子は、内部素子配置検索領域Ａ８１１内に入っているので算出係数を１として設定する。
【００５９】
抽出した内部素子と算出係数および図５の消費電力定義情報をもとに、第５のステップの処理で、内部素子配置検索領域Ａ８１１内の消費電力総和を求めて領域別消費電力情報に格納する。
【００６０】
次に、ステップ６とステップ７により、内部素子配置検索領域の領域移動を行い、前記と同様にステップ４、ステップ５の処理を行って領域別消費電力情報を全領域に対して求める。
【００６１】
図９は、内部素子配置検索領域Ｂ９１２に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６２】
図１０は、内部素子配置検索領域Ｃ１０１３に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６３】
図１１は、内部素子配置検索領域Ｄ１１１４に領域移動してステップ４、ステップ５の処理を行う場合を示す。
【００６４】
本実施の形態では、各内部素子配置検索領域の消費電力総和が以下のように求まったとする。
内部素子配置検索領域Ａ：６Ｗ
内部素子配置検索領域Ｂ：４Ｗ
内部素子配置検索領域Ｃ：３Ｗ
内部素子配置検索領域Ｄ：０．９Ｗ
内部素子配置検索領域Ｄに領域移動して、ステップ４、ステップ５の処理が終了すると、ステップ６では、内部素子配置検索領域の検索が終了したと判断してステップ８の電源ＰＡＤの電源端子抽出処理を行う。
【００６５】
電源ＰＡＤの電源端子抽出を行うため、ステップ８の処理を行う。図１２にしめすように電源端子抽出処理は、ステップ２で抽出した電源ＰＡＤの配置情報と、ステップ１で読み込んだ図３の素子定義情報をもとに半導体チップ内部領域内に配置されている電源ＰＡＤの電源端子位置を抽出する。
【００６６】
電源端子位置を抽出後、同電位の電源端子どうしが最短距離になる電源端子を抽出する。
【００６７】
図１３では、上下左右に同電位電源ＰＡＤがあるため、最短距離になる電源端子が電源ＰＡＤ上の各辺に存在する事になるので、電源ＰＡＤ各辺の中央部にある電源端子を選択する。
【００６８】
次に、抽出した電源ＰＡＤの電源端子どうしをステップ９の処理により、図１４に示すように電源ＰＡＤと同層のメタルで副軸方向で接続する。
【００６９】
図１４の場合は、副軸方向の配線で電源端子どうしの接続完了したので、主軸方向配線処理は行わない。電源ＰＡＤの電源端子接続が終了した後、ステップ１０の内部電源配線処理を行う。
【００７０】
まず、内部素子配置検索領域Ａの消費電力総和を領域別消費電力情報をもとに、その消費電力を十分に電源供給可能な内部電源構造を前記ステップ１読み込んだ内部電源構造情報から選択して従来技術の自動配線ツールで配線する。
【００７１】
全ての内部素子配置検索領域に対してステップ１０、ステップ１１、ステップ１２の処理を行う。
【００７２】
内部素子配置検索領域Ａの消費電力総和は、ステップ５で６Ｗと求められているため、図１５に示すように内部電源構造情報の消費電力大タイプ（図４（ａ））の電源配線を選択する。同様に、各領域について処理を行う。
【００７３】
内部素子配置検索領域Ｂの消費電力総和は、ステップ５で４Ｗと求められているため、図１６に示すように内部電源構造情報の消費電力中タイプ（図４（ｂ））の電源配線を選択する。
【００７４】
内部素子配置検索領域Ｃの消費電力総和は、ステップ５で３Ｗと求められているため、図１７に示すように内部電源構造情報の消費電力中タイプ（図４（ｂ））の電源配線を選択する。
【００７５】
内部素子配置検索領域Ｄの消費電力総和は、ステップ５で０．９Ｗと求められているため、図１８に示すように内部電源構造情報の消費電力小タイプ（図４（ｃ））の電源配線を選択する。
【００７６】
以上の通り、本発明の第１の実施の形態の電源ＰＡＤ間に内部電源配線がされて、処理が完了する。
【００７７】
次に、本発明の第２の実施の形態について図１９を参照して説明する。
【００７８】
図１９を参照すると、本発明の第２の実施の形態は、電源ＰＡＤと同層メタルの優先配線方向が縦の場合であり、本発明の第１の実施の形態と同様に内部電源ＰＡＤ間に電源配線を行う事が可能である。
【００７９】
すなわち、本発明の第２の実施の形態は、本発明の第１の実施の形態を左に９０度回転し、それをＸ軸で反転した構造である。
【００８０】
ＶＤＤ電源ＰＡＤ１９０１が図１のＶＤＤ電源ＰＡＤ１０１に対応し、ＶＳＳ電源ＰＡＤ１９０２が図１のＶＳＳ電源ＰＡＤ１０２に対応し、配線１９３１が図１の配線１０３に対応している。
【００８１】
次に、本発明の第３の実施の形態について図２０を参照して説明する。
【００８２】
本発明の第３の実施の形態は、同電位の電源ＰＡＤならびが斜め方向にある場合である。すなわち、ＶＤＤ電源ＰＡＤ２００１が基準のＰＡＤから右・下方向に配列され、ＶＳＳ電源ＰＡＤ２００２も基準のＰＡＤから右・下方向に配列される構造である。
【００８３】
本発明の第３の実施の形態は、図２１（ａ）〜図２１（ｃ）に示すように、半導体チップの消費電力に対して十分に電源供給が行える内部構造を消費電力範囲別に定義した内部電源構造ファイルを本発明の第１の実施の形態および本発明の第２の実施の形態とは別に設定し、内部電源構造情報羽として内部記憶装置に格納する。
【００８４】
同電位の電源ＰＡＤどうしの接続方法は、図２の処理フロー図に示すステップ８で同電位の電源ＰＡＤに設けている電源端子どうしが最短距離になる電源端子を選択する。
【００８５】
本発明の第３の実施の形態では、同電位の電源ＰＡＤならびが斜め方向にあるため、電源端子同士が最短距離になる場所は電源ＰＡＤの角に設けている電源端子となる。
【００８６】
ステップ８で設定した配線方向の制約に従い、同電位の電源ＰＡＤどうしを接続する時、配線始点の電源ＰＡＤから同層メタルの優先配線方向に直行する方向（副軸）を最初に配線を行い、配線終点の電源ＰＡＤと同座標（縦方向に配線する場合はＹ座標、横方向に配線する場合はＸ座標）から優先配線方向（主軸）に配線方向を切替えて配線終点の電源端子に接続するようにステップ９の処理を行い、本発明を実現する。
【００８７】
次に、本発明の第４の実施の形態について図２２を参照して説明する。
【００８８】
本発明の第４の実施の形態では、電源ＰＡＤと同層メタルの優先配線方向が縦の場合であり、本発明の第３の実施の形態と同様に内部電源ＰＡＤ間に電源配線を行う事が可能である。
【００８９】
すなわち、本発明の第４の実施の形態は、本発明の第３の実施の形態を左に９０度回転した構造である。ＶＤＤ電源ＰＡＤ２２０１が図２０のＶＤＤ電源ＰＡＤ２００１に対応し、ＶＳＳ電源ＰＡＤ２２０２が図２０のＶＳＳ電源ＰＡＤ２００２に対応ししている。
【００９０】
【発明の効果】
以上説明した通り、本発明による効果は、本発明を使用して内部電源ＰＡＤ間に電源配線を設ける事により、電源電位降下（ＩＲ−Ｄｒｏｐ）は、図２９に示す通り、約９％〜１７％まで改善が可能である。また、ＶＤＤとＶＳＳ電源のＩＲ−Ｄｒｏｐ量のバランスも図ることが可能である。
【００９１】
市販されている電源電圧降下（ＩＲ−Ｄｒｏｐ）解析ツールを使用して、電源電圧降下の分布を画像化した結果を、ＶＤＤ電源側（図２５）、ＶＳＳ電源側（図２６）に示す。従来例で行った結果は、ＶＤＤ電源側（図２３）、ＶＳＳ電源側（図２４）に示す。
【００９２】
本発明により、従来例に比べ電源電圧降下の電圧分布が小さくなっており、効果が有る事が分かる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の模式的平面図である。
【図２】本発明の処理フローを示す図である。
【図３】本発明の第１の実施の形態の半導体装置の内部電源ＰＡＤと電源端子設定図である。
【図４】本発明の第１の実施の形態の半導体装置の消費電力別の内部電源構造図である。
【図５】本発明の第１の実施の形態の半導体装置の内部素子別の消費電力ファイル例である。
【図６】本発明の第１の実施の形態の半導体装置の第１の処理途中経過図である。
【図７】本発明の第１の実施の形態の半導体装置の第２の処理途中経過図である。
【図８】本発明の第１の実施の形態の半導体装置の第３の処理途中経過図である。
【図９】本発明の第１の実施の形態の半導体装置の第４の処理途中経過図である。
【図１０】本発明の第１の実施の形態の半導体装置の第５の処理途中経過図である。
【図１１】本発明の第１の実施の形態の半導体装置の第６の処理途中経過図である。
【図１２】本発明の第１の実施の形態の半導体装置の第８の処理途中経過図である。
【図１３】本発明の第１の実施の形態の半導体装置の第９の処理途中経過図である。
【図１４】本発明の第１の実施の形態の半導体装置の第１０の処理途中経過図である。
【図１５】本発明の第１の実施の形態の半導体装置の第１１の処理途中経過図である。
【図１６】本発明の第１の実施の形態の半導体装置の第１２の処理途中経過図である。
【図１７】本発明の第１の実施の形態の半導体装置の第１３の処理途中経過図である。
【図１８】本発明の第１の実施の形態の半導体装置の第１４の処理途中経過図である。
【図１９】本発明の第２の実施の形態の半導体装置の模式的平面図である。
【図２０】本発明の第３の実施の形態の半導体装置の模式的平面図である。
【図２１】本発明の第３の実施の形態の半導体装置の消費電力別の内部電源構造図である。
【図２２】本発明の第４の実施の形態の半導体装置の模式的平面図である。
【図２３】従来の半導体装置のＶＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２４】従来の半導体装置のＶＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２５】本発明の第１の実施の形態の半導体装置のＶＤＤ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２６】本発明の第１の実施の形態の半導体装置のＶＳＳ電源側ＩＲ−Ｄｒｏｐ解析結果を示す図である。
【図２７】従来の半導体装置の電源ＰＡＤ間の電源配線の模式的平面図である。
【図２８】従来の半導体装置のチップ断面図である。
【図２９】本発明の効果を従来の半導体装置と比較した図である。
【符号の説明】
１００，６００，７００，８００，９００ 半導体装置
１０１ ＶＤＤＰＡＤ
１０２ ＶＳＳＰＡＤ
１０３ 電源ＰＡＤと同層の内部電源配線
１０４ 下層の内部電源配線
１０５ 上下層接続ＶＩＡ
２０１ 内部素子記憶ファイル
６０１ ＶＤＤＰＡＤ
６０２ ＶＳＳＰＡＤ
６０３ 電源ＰＡＤと同層の内部電源配線
６０４ 下層の内部電源配線
６０５ 上下層接続ＶＩＡ
１０００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００，１９００ 半導体装置
Claims (2)
- 半導体チップの内部素子領域に高電位を供給する正電源端子と低電位を供給する負電源端子とからなる内部電源端子を具備し、前記正電源端子および前記負電源端子のそれぞれが、前記半導体チップの内部素子領域に一様に配置され、前記半導体チップ外部から前記内部電源端子に電源が供給される構造の半導体装置において、
前記内部電源端子と同層の金属配線メタルを前記内部電源端子間にくし状に配線した後、同電位の内部電源端子と接続し、前記くし状金属配線メタル配線と下層金属配線メタルが交差する箇所に上下層接続ＶＩＡを設ける事により、前記下層金属配線メタルで構成している内部素子領域の電源配線に電源を供給して、前記半導体チップ
外部のパッケージから半導体チップ内部素子領域に電源供給する電源ＰＡＤと同層金属配線メタルを１層だけ使用し、前記電源ＰＡＤ間に内部電源配線を敷き詰めて内
部素子に電源供給する半導体装置であって、
前記正電源端子と前記負電源端子とを交互に並べて、敷き詰める配置にした電源ＰＡＤどうしを電源ＰＡＤと同層のメタルを使用して電源ＰＡＤの上下辺の中央部分から縦方向に配線するよう、前記電源ＰＡＤを縦方向に並べたことを特徴とする半導体装置。 - 請求項１記載の半導体装置に適用される内部電源端子間の電源配線方法であって、電源ＰＡＤ間の内部電源配線を電源ＰＡＤと同層のメタル１層で構成するために、電源ＰＡＤ上に電源端子を設け、電源ＰＡＤの配置状態から最短距離になる電源端子を抽出して、抽出した電源端子どうしを電源ＰＡＤと同層メタルの優先配線方向と直行する方向（副軸）を優先に配線してから優先配線方向に配線した後、電源ＰＡＤ間の領域に配置された内部素子の消費電力を算出して予め定義した内部電源構造を選択して配線する内部電源端子間の電源配線方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001312543A JP3548553B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体装置およびその内部電源端子間の電源配線方法 |
| US10/265,261 US6657910B2 (en) | 2001-10-10 | 2002-10-07 | Semiconductor device having internal power terminals including a positive power terminal and a negative power terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001312543A JP3548553B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体装置およびその内部電源端子間の電源配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124318A JP2003124318A (ja) | 2003-04-25 |
| JP3548553B2 true JP3548553B2 (ja) | 2004-07-28 |
Family
ID=19131183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001312543A Expired - Fee Related JP3548553B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体装置およびその内部電源端子間の電源配線方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6657910B2 (ja) |
| JP (1) | JP3548553B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034402B1 (en) * | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
| JP4535311B2 (ja) * | 2003-02-27 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の配線構造 |
| US7180195B2 (en) * | 2003-12-17 | 2007-02-20 | Intel Corporation | Method and apparatus for improved power routing |
| JP3722224B2 (ja) | 2003-12-24 | 2005-11-30 | セイコーエプソン株式会社 | 半導体チップ及び半導体装置並びに半導体装置の製造方法 |
| KR100605589B1 (ko) | 2003-12-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 내부전압 발생회로 |
| KR100615579B1 (ko) * | 2004-09-20 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법 |
| JP4539916B2 (ja) * | 2005-01-19 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、半導体集積回路の設計方法、及び半導体集積回路の設計用プログラム |
| KR100636502B1 (ko) * | 2005-08-31 | 2006-10-18 | 삼성에스디아이 주식회사 | 원장단위 검사가 가능한 유기 전계발광표시장치 및 그검사방법 |
| US7417494B2 (en) | 2005-09-29 | 2008-08-26 | Hynix Semiconductor Inc. | Internal voltage generator |
| JP4974610B2 (ja) * | 2006-08-23 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体パッケージ |
| JP5262401B2 (ja) * | 2008-08-01 | 2013-08-14 | 富士通セミコンダクター株式会社 | 半導体装置の設計方法、プログラム及び半導体装置 |
| JP2010074018A (ja) * | 2008-09-22 | 2010-04-02 | Nec Electronics Corp | 半導体装置 |
| WO2010100682A1 (ja) | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体集積回路装置 |
| KR20150011627A (ko) * | 2013-07-23 | 2015-02-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| CN105374694B (zh) * | 2015-12-04 | 2020-09-01 | 上海兆芯集成电路有限公司 | 芯片装置及其凸块配置方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3131234B2 (ja) * | 1991-01-14 | 2001-01-31 | 株式会社日立製作所 | 半導体装置 |
| JP2998448B2 (ja) | 1992-09-16 | 2000-01-11 | 住友化学工業株式会社 | ポリプロピレンブロック共重合体及びそのフィルム |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| TW318932B (ja) * | 1995-12-28 | 1997-11-01 | Hitachi Ltd |
-
2001
- 2001-10-10 JP JP2001312543A patent/JP3548553B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-07 US US10/265,261 patent/US6657910B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030067066A1 (en) | 2003-04-10 |
| US6657910B2 (en) | 2003-12-02 |
| JP2003124318A (ja) | 2003-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3548553B2 (ja) | 半導体装置およびその内部電源端子間の電源配線方法 | |
| TWI437678B (zh) | 積體電路結構 | |
| US11152303B2 (en) | Different scaling ratio in FEOL / MOL/ BEOL | |
| US6489688B1 (en) | Area efficient bond pad placement | |
| US8423947B2 (en) | Gridded glyph geometric objects (L3GO) design method | |
| CN107066681B (zh) | 集成电路和制造集成电路的计算机实现方法 | |
| US20060081984A1 (en) | Power grid layout techniques on integrated circuits | |
| JP2959444B2 (ja) | フリップチップ型半導体装置の自動配置配線方法 | |
| TWI676256B (zh) | 積體電路以及配置積體電路之方法 | |
| JP2003506902A (ja) | 集積回路の電源経路指定および接地経路指定 | |
| JP2013211292A (ja) | 半導体装置 | |
| US20220262786A1 (en) | Integrated circuit including standard cells, and method of designing the integrated circuit | |
| TWI718245B (zh) | 積體電路、製造其的電腦實施方法以及定義其的標準元件 | |
| JP3641209B2 (ja) | 自動配置配線装置および自動配置配線方法 | |
| JP3093692B2 (ja) | 半導体集積回路，その設計方法及び記録媒体 | |
| JP4447210B2 (ja) | 電源端子パターン生成方法及び半導体装置 | |
| JP2910734B2 (ja) | レイアウト方法 | |
| US8726221B2 (en) | Topology density aware flow (TDAF) | |
| US20230142050A1 (en) | Integrated circuit and method of manufacturing the same | |
| US11101207B2 (en) | Integrated circuit with cells having metal layer configured based on directions from which intercell metal interconnects connects to the metal layer | |
| JP3589931B2 (ja) | 半導体集積回路のレイアウト方法 | |
| Titus et al. | A visualization-based approach for bump-pad/IO-ball placement and routing in flip-chip/BGA technology | |
| JPH04302161A (ja) | 集積回路装置の製造方法 | |
| JP2005326976A (ja) | 電子回路基板用ｃａｄシステム、コンピュータプログラム、及び電子回路基板の製造方法 | |
| JPH07225785A (ja) | 半導体装置の低消費電力レイアウト方法及びレイアウト装置並びにその半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040129 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040323 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040416 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |