JP3543131B2 - アクティブマトリックスパネル及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はアクティブマトリックスパネル及びその製造方法に関する。
【０００２】
【従来の技術】
図５（Ａ）、（Ｂ）は従来のアクティブマトリックス型の液晶表示装置におけるアクティブマトリックスパネルの一部を示したものである。ただし、図５（Ａ）は、図５（Ｂ）に示す半導体薄膜８及びチャネル保護膜９を省略した状態の平面図を示す。このアクティブマトリックスパネルでは、ガラス基板１上にゲートライン（走査ライン）２とドレインライン（信号ライン）３がマトリックス状に設けられ、その各交点近傍に薄膜トランジスタ４及び画素電極５が設けられた構造となっている。
【０００３】
すなわち、ガラス基板１の上面の所定の箇所にはゲート電極６を含むゲートライン２が形成され、その上面全体にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の上面の所定の箇所にはアモルファスシリコンやポリシリコン等からなる半導体薄膜８が形成され、半導体薄膜８の上面の中央部にはチャネル保護膜９が形成されている。半導体薄膜８の上面の両側にはドレイン電極１０及びソース電極１１が形成され、またこれら電極１０、１１の形成と同時にドレインライン３が形成されている。ゲート絶縁膜７の上面の所定の箇所にはＩＴＯからなる画素電極５がソース電極１１に接続されて形成されている。なお、図５（Ａ）において一点鎖線で示すものは、共通電極を備えた共通電極パネルに形成されたブラックマトリックスの開口部１２を示す。カラー液晶表示装置の場合には、開口部１２内にカラーフィルタ要素が配置されている。
【０００４】
【発明が解決しようとする課題】
ところで、従来のこのようなアクティブマトリックスパネルでは、第１に、駆動時に画素電極電圧がゲート信号及びドレイン信号による影響を受けにくいようにするために（つまり、ゲートライン２及びドレインライン３と画素電極５との間に生じる寄生容量を小さくするために）、またゲート絶縁膜７上に形成されたドレインライン３と画素電極５とがショートしないようにするために、ゲートライン２及びドレインライン３と画素電極５との間にある程度のクリアランスＣ1を設けている。第２に、アクティブマトリックスパネルと共通電極パネルとを貼り合わせたとき、薄膜トランジスタ４の特性が外部光照射により変化しないようにするために、薄膜トランジスタ４の部分をブラックマトリックスによって確実に覆う必要があるほかに、クリアランスＣ1の部分をもブラックマトリックスによって確実に覆う必要がある。すなわち、クリアランスＣ1の部分がブラックマトリックスによって覆われていない場合には、画素電極電圧によって制御されないクリアランスＣ1の部分が視認され、表示品質が低下してしまう。そこで、ブラックマトリックスの開口部１２と画素電極５のエッジとの間にある程度のクリアランスＣ2を設けている。この場合、アクティブマトリックスパネルと共通電極パネルとを貼り合わせる際の位置ずれをも考慮する必要がある。以上のことから、ブラックマトリックスの開口部１２の大きさはゲートライン２とドレインライン３とで囲まれた領域の大きさよりも少なくともクリアランスＣ1、Ｃ2の合計値だけ小さくせざるを得ず、開口率が小さくなってしまうという問題があった。この発明の課題は、開口率を大きくすることである。
【０００５】
【課題を解決するための手段】
この発明は、例えば、マトリックス状に設けられた走査ライン及び信号ラインと、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられた画素電極と、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられたカラーフィルタ要素と、前記走査ライン及び前記信号ラインと対応する部分のすべてを前記走査ライン及び前記信号ラインと重ね合わされて設けられたブラックマトリックスとを具備したものである。
【０００６】
この発明によれば、走査ライン及び信号ラインと対応する部分におけるブラックマトリックスのすべてが走査ライン及び信号ラインと重ね合わされることになるので、走査ラインと信号ラインとで囲まれた領域のうち薄膜トランジスタ形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。
【０００７】
【発明の実施の形態】
図１（Ａ）、（Ｂ）、図２及び図３はこの発明の一実施形態におけるアクティブマトリックスパネルの要部を示したものである。このアクティブマトリックスパネルはガラス基板２１を備えている。ガラス基板２１上にはゲートライン（走査ライン）２２とドレインライン（信号ライン）２３がマトリックス状に設けられ、その各交点近傍には薄膜トランジスタ２４及び画素電極２５が設けられている。すなわち、ガラス基板２１の上面の所定の箇所にはゲート電極２６を含むゲートライン２２が形成され、その上面全体にはゲート絶縁膜２７が形成されている。ゲート絶縁膜２７の上面の所定の箇所にはアモルファスシリコンやポリシリコン等からなる半導体薄膜２８が形成され、半導体薄膜２８の上面の中央部にはチャネル保護膜２９が形成されている。半導体薄膜２８の上面の両側にはドレイン電極３０及びソース電極３１が形成され、またこれら電極３０、３１の形成と同時にドレインライン２３が形成されている。そして、その上面全体にはオーバーコート絶縁膜３２が形成されている。
【０００８】
オーバーコート絶縁膜３２の上面の所定の箇所にはカラーフィルタ要素３３が形成されている。この場合、カラーフィルタ要素３３の図１（Ａ）における左右のエッジは、図２にも示すように、ドレインライン２３と重ね合わされている。また、カラーフィルタ要素３３の図１（Ａ）における上下のエッジは、図３にも示すように、ゲートライン２２と重ね合わされている。さらに、図１（Ａ）、（Ｂ）に示すように、カラーフィルタ要素３３は薄膜トランジスタ２４と対応する領域には設けられていない。
【０００９】
カラーフィルタ要素３３の上面には、図１（Ａ）、図２及び図３に示すように、該上面よりもやや小さめのＩＴＯからなる画素電極２５が形成されている。この場合、画素電極２５の図１（Ａ）における左右のエッジは、図２にも示すように、ドレインライン２３と重ね合わされている。また、画素電極２５の図１（Ａ）における上下のエッジは、図３にも示すように、ゲートライン２２と重ね合わされている。さらに、図１（Ａ）、（Ｂ）に示すように、画素電極２５の所定の一部は、カラーフィルタ要素３３の所定の側面に形成された接続部２５ａ及びオーバーコート絶縁膜３２の所定の箇所に形成されたコンタクトホール３２ａ内に形成された接続部２５ｂを介してソース電極３１に接続されている。
【００１０】
次に、ブラックマトリックス３４について説明する。ブラックマトリックス３４は、隣接するカラーフィルタ要素３３間、その近傍のカラーフィルタ要素３３上及び画素電極２５上に形成されている。この場合、図１（Ａ）及び図２に示すように、ドレインライン２３上に形成されたブラックマトリックス３４は、その幅をドレインライン２３の幅よりもやや狭くされ、ドレインライン２３の幅方向中央部上につまりそのすべてをドレインライン２３と重ね合わされて設けられている。また、図１（Ａ）及び図３に示すように、ゲートライン２２上に形成されたブラックマトリックス３４は、その幅をゲートライン２２の幅よりもやや狭くされ、ゲートライン２２の幅方向中央部上につまりそのすべてをゲートライン２２と重ね合わされて設けられている。さらに、図１（Ａ）、（Ｂ）に示すように、ブラックマトリックス３４は薄膜トランジスタ２４の部分を覆うように設けられている。
【００１１】
したがって、このアクティブマトリックスパネルでは、特に図１（Ａ）に示すように、ブラックマトリックス３４の開口部３４ａがゲートライン２２及びドレインライン２３に平面的に見てやや食い込むことになる。しかも、ブラックマトリックス３４の開口部３４ａ内には画素電極２５及びカラーフィルタ要素３３が少しのクリアランスも無しに配置されている。この結果、ゲートライン２２及びドレインライン２３がクロムやアルミニウム等の不透明な材料によって形成されている場合には、ゲートライン２２とドレインライン２３とで囲まれた領域のうち薄膜トランジスタ２４形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。また、ゲートライン２２及びドレインライン２３がＩＴＯ等の透明な材料によって形成されている場合には、ブラックマトリックス３４の開口部３４ａが画素領域となり、したがって開口率をより一層大きくすることができる。
【００１２】
ところで、このアクティブマトリックスパネルでは、図２に示すように、画素電極２５とドレインライン２３との間にオーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、画素電極２５のエッジがドレインライン２３と重なってもその間の距離が大きくなり、したがって画素電極２５がドレインライン２３とショートしないようにすることができるのはもちろんのこと、駆動時に画素電極電圧がドレイン信号による影響を受けにくいようにすることができる。また、図３に示すように、画素電極２５とゲートライン２２との間にはゲート絶縁膜２７、オーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、画素電極２５のエッジがドレインライン２３と重なってもその間の距離が大きくなり、したがって画素電極２５がゲートライン２２とショートしないようにすることができるのはもちろんのこと、駆動時に画素電極電圧がゲート信号による影響を受けにくいようにすることができる。
【００１３】
ここで、このアクティブマトリックスパネルの一部の製造方法の一例について簡単に説明する。薄膜トランジスタ２４等を覆うようにオーバーコート絶縁膜３２を形成した後に、オーバーコート絶縁膜３２の上面にカラーフィルタ要素３３を形成する。次に、オーバーコート絶縁膜３２にコンタクトホール３２ａを形成する。次に、カラーフィルタ要素３３の上面に画素電極２５を形成し、かつ、カラーフィルタ要素３３の所定の側面に接続部２５ａを形成するとともに、オーバーコート絶縁膜３２のコンタクトホール３２ａ内に接続部２５ｂを形成する。次に、ブラックマトリックス３４を形成する。
【００１４】
ところで、従来のアクティブマトリックスパネルには、例えば図５（Ａ）、（Ｂ）を参照しながら説明すると、ガラス基板１の上面に補助容量ライン（図示せず）を画素電極５と重なり合うように形成し、互いに重なり合う補助容量ライン及び画素電極５とその間のゲート絶縁膜７とによって補助容量部を形成したものがある。そこで、図１（Ａ）、（Ｂ）に示すアクティブマトリックスパネルにおいても、ガラス基板２１の上面に補助容量ラインを形成することが考えられる。しかしながら、図１（Ａ）、（Ｂ）に示す場合には、ガラス基板２１と画素電極２５との間にゲート絶縁膜２７、オーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、ガラス基板２１の上面に形成される補助容量ラインと画素電極２５との間の距離が大きくなりすぎ、補助容量が小さくなってしまう。
【００１５】
そこで、次に、このような問題を解決したこの発明の他の実施形態におけるアクティブマトリックスパネルについて、図４を参照しながら説明する。このアクティブマトリックスパネルでは、ガラス基板２１の上面の所定の箇所に補助容量ライン４１が形成され、ソース電極３１が補助容量ライン４１と重なるように形成された構造となっている。この場合、ソース電極３１は画素電極２５と接続部２５ａ、２５ｂを介して接続されているので、ソース電極３１に補助容量部を形成するための画素電極としての役目を持たせることができる。この結果、互いに重なり合う補助容量ライン４１及びソース電極３１とその間のゲート絶縁膜２７とによって形成される補助容量部の補助容量を十分とすることができる。
【００１６】
【発明の効果】
以上説明したように、この発明によれば、例えば、走査ライン及び信号ラインと対応する部分におけるブラックマトリックスのすべてを走査ライン及び信号ラインと重ね合わせているので、走査ラインと信号ラインとで囲まれた領域のうち薄膜トランジスタ形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。
【図面の簡単な説明】
【図１】（Ａ）はこの発明の一実施形態におけるアクティブマトリックスパネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２】図１（Ａ）のＸ−Ｘ線に沿う断面図。
【図３】図１（Ａ）のＹ−Ｙ線に沿う断面図。
【図４】この発明の他の実施形態におけるアクティブマトリックスパネルの要部の断面図。
【図５】（Ａ）は従来のアクティブマトリックスパネルの一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【符号の説明】
２２ ゲートライン（走査ライン）
２３ ドレインライン（信号ライン）
２４ 薄膜トランジスタ
２５ 画素電極
３３ カラーフィルタ要素
３４ ブラックマトリックス
【発明の属する技術分野】
この発明はアクティブマトリックスパネル及びその製造方法に関する。
【０００２】
【従来の技術】
図５（Ａ）、（Ｂ）は従来のアクティブマトリックス型の液晶表示装置におけるアクティブマトリックスパネルの一部を示したものである。ただし、図５（Ａ）は、図５（Ｂ）に示す半導体薄膜８及びチャネル保護膜９を省略した状態の平面図を示す。このアクティブマトリックスパネルでは、ガラス基板１上にゲートライン（走査ライン）２とドレインライン（信号ライン）３がマトリックス状に設けられ、その各交点近傍に薄膜トランジスタ４及び画素電極５が設けられた構造となっている。
【０００３】
すなわち、ガラス基板１の上面の所定の箇所にはゲート電極６を含むゲートライン２が形成され、その上面全体にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の上面の所定の箇所にはアモルファスシリコンやポリシリコン等からなる半導体薄膜８が形成され、半導体薄膜８の上面の中央部にはチャネル保護膜９が形成されている。半導体薄膜８の上面の両側にはドレイン電極１０及びソース電極１１が形成され、またこれら電極１０、１１の形成と同時にドレインライン３が形成されている。ゲート絶縁膜７の上面の所定の箇所にはＩＴＯからなる画素電極５がソース電極１１に接続されて形成されている。なお、図５（Ａ）において一点鎖線で示すものは、共通電極を備えた共通電極パネルに形成されたブラックマトリックスの開口部１２を示す。カラー液晶表示装置の場合には、開口部１２内にカラーフィルタ要素が配置されている。
【０００４】
【発明が解決しようとする課題】
ところで、従来のこのようなアクティブマトリックスパネルでは、第１に、駆動時に画素電極電圧がゲート信号及びドレイン信号による影響を受けにくいようにするために（つまり、ゲートライン２及びドレインライン３と画素電極５との間に生じる寄生容量を小さくするために）、またゲート絶縁膜７上に形成されたドレインライン３と画素電極５とがショートしないようにするために、ゲートライン２及びドレインライン３と画素電極５との間にある程度のクリアランスＣ1を設けている。第２に、アクティブマトリックスパネルと共通電極パネルとを貼り合わせたとき、薄膜トランジスタ４の特性が外部光照射により変化しないようにするために、薄膜トランジスタ４の部分をブラックマトリックスによって確実に覆う必要があるほかに、クリアランスＣ1の部分をもブラックマトリックスによって確実に覆う必要がある。すなわち、クリアランスＣ1の部分がブラックマトリックスによって覆われていない場合には、画素電極電圧によって制御されないクリアランスＣ1の部分が視認され、表示品質が低下してしまう。そこで、ブラックマトリックスの開口部１２と画素電極５のエッジとの間にある程度のクリアランスＣ2を設けている。この場合、アクティブマトリックスパネルと共通電極パネルとを貼り合わせる際の位置ずれをも考慮する必要がある。以上のことから、ブラックマトリックスの開口部１２の大きさはゲートライン２とドレインライン３とで囲まれた領域の大きさよりも少なくともクリアランスＣ1、Ｃ2の合計値だけ小さくせざるを得ず、開口率が小さくなってしまうという問題があった。この発明の課題は、開口率を大きくすることである。
【０００５】
【課題を解決するための手段】
この発明は、例えば、マトリックス状に設けられた走査ライン及び信号ラインと、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられた画素電極と、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられたカラーフィルタ要素と、前記走査ライン及び前記信号ラインと対応する部分のすべてを前記走査ライン及び前記信号ラインと重ね合わされて設けられたブラックマトリックスとを具備したものである。
【０００６】
この発明によれば、走査ライン及び信号ラインと対応する部分におけるブラックマトリックスのすべてが走査ライン及び信号ラインと重ね合わされることになるので、走査ラインと信号ラインとで囲まれた領域のうち薄膜トランジスタ形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。
【０００７】
【発明の実施の形態】
図１（Ａ）、（Ｂ）、図２及び図３はこの発明の一実施形態におけるアクティブマトリックスパネルの要部を示したものである。このアクティブマトリックスパネルはガラス基板２１を備えている。ガラス基板２１上にはゲートライン（走査ライン）２２とドレインライン（信号ライン）２３がマトリックス状に設けられ、その各交点近傍には薄膜トランジスタ２４及び画素電極２５が設けられている。すなわち、ガラス基板２１の上面の所定の箇所にはゲート電極２６を含むゲートライン２２が形成され、その上面全体にはゲート絶縁膜２７が形成されている。ゲート絶縁膜２７の上面の所定の箇所にはアモルファスシリコンやポリシリコン等からなる半導体薄膜２８が形成され、半導体薄膜２８の上面の中央部にはチャネル保護膜２９が形成されている。半導体薄膜２８の上面の両側にはドレイン電極３０及びソース電極３１が形成され、またこれら電極３０、３１の形成と同時にドレインライン２３が形成されている。そして、その上面全体にはオーバーコート絶縁膜３２が形成されている。
【０００８】
オーバーコート絶縁膜３２の上面の所定の箇所にはカラーフィルタ要素３３が形成されている。この場合、カラーフィルタ要素３３の図１（Ａ）における左右のエッジは、図２にも示すように、ドレインライン２３と重ね合わされている。また、カラーフィルタ要素３３の図１（Ａ）における上下のエッジは、図３にも示すように、ゲートライン２２と重ね合わされている。さらに、図１（Ａ）、（Ｂ）に示すように、カラーフィルタ要素３３は薄膜トランジスタ２４と対応する領域には設けられていない。
【０００９】
カラーフィルタ要素３３の上面には、図１（Ａ）、図２及び図３に示すように、該上面よりもやや小さめのＩＴＯからなる画素電極２５が形成されている。この場合、画素電極２５の図１（Ａ）における左右のエッジは、図２にも示すように、ドレインライン２３と重ね合わされている。また、画素電極２５の図１（Ａ）における上下のエッジは、図３にも示すように、ゲートライン２２と重ね合わされている。さらに、図１（Ａ）、（Ｂ）に示すように、画素電極２５の所定の一部は、カラーフィルタ要素３３の所定の側面に形成された接続部２５ａ及びオーバーコート絶縁膜３２の所定の箇所に形成されたコンタクトホール３２ａ内に形成された接続部２５ｂを介してソース電極３１に接続されている。
【００１０】
次に、ブラックマトリックス３４について説明する。ブラックマトリックス３４は、隣接するカラーフィルタ要素３３間、その近傍のカラーフィルタ要素３３上及び画素電極２５上に形成されている。この場合、図１（Ａ）及び図２に示すように、ドレインライン２３上に形成されたブラックマトリックス３４は、その幅をドレインライン２３の幅よりもやや狭くされ、ドレインライン２３の幅方向中央部上につまりそのすべてをドレインライン２３と重ね合わされて設けられている。また、図１（Ａ）及び図３に示すように、ゲートライン２２上に形成されたブラックマトリックス３４は、その幅をゲートライン２２の幅よりもやや狭くされ、ゲートライン２２の幅方向中央部上につまりそのすべてをゲートライン２２と重ね合わされて設けられている。さらに、図１（Ａ）、（Ｂ）に示すように、ブラックマトリックス３４は薄膜トランジスタ２４の部分を覆うように設けられている。
【００１１】
したがって、このアクティブマトリックスパネルでは、特に図１（Ａ）に示すように、ブラックマトリックス３４の開口部３４ａがゲートライン２２及びドレインライン２３に平面的に見てやや食い込むことになる。しかも、ブラックマトリックス３４の開口部３４ａ内には画素電極２５及びカラーフィルタ要素３３が少しのクリアランスも無しに配置されている。この結果、ゲートライン２２及びドレインライン２３がクロムやアルミニウム等の不透明な材料によって形成されている場合には、ゲートライン２２とドレインライン２３とで囲まれた領域のうち薄膜トランジスタ２４形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。また、ゲートライン２２及びドレインライン２３がＩＴＯ等の透明な材料によって形成されている場合には、ブラックマトリックス３４の開口部３４ａが画素領域となり、したがって開口率をより一層大きくすることができる。
【００１２】
ところで、このアクティブマトリックスパネルでは、図２に示すように、画素電極２５とドレインライン２３との間にオーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、画素電極２５のエッジがドレインライン２３と重なってもその間の距離が大きくなり、したがって画素電極２５がドレインライン２３とショートしないようにすることができるのはもちろんのこと、駆動時に画素電極電圧がドレイン信号による影響を受けにくいようにすることができる。また、図３に示すように、画素電極２５とゲートライン２２との間にはゲート絶縁膜２７、オーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、画素電極２５のエッジがドレインライン２３と重なってもその間の距離が大きくなり、したがって画素電極２５がゲートライン２２とショートしないようにすることができるのはもちろんのこと、駆動時に画素電極電圧がゲート信号による影響を受けにくいようにすることができる。
【００１３】
ここで、このアクティブマトリックスパネルの一部の製造方法の一例について簡単に説明する。薄膜トランジスタ２４等を覆うようにオーバーコート絶縁膜３２を形成した後に、オーバーコート絶縁膜３２の上面にカラーフィルタ要素３３を形成する。次に、オーバーコート絶縁膜３２にコンタクトホール３２ａを形成する。次に、カラーフィルタ要素３３の上面に画素電極２５を形成し、かつ、カラーフィルタ要素３３の所定の側面に接続部２５ａを形成するとともに、オーバーコート絶縁膜３２のコンタクトホール３２ａ内に接続部２５ｂを形成する。次に、ブラックマトリックス３４を形成する。
【００１４】
ところで、従来のアクティブマトリックスパネルには、例えば図５（Ａ）、（Ｂ）を参照しながら説明すると、ガラス基板１の上面に補助容量ライン（図示せず）を画素電極５と重なり合うように形成し、互いに重なり合う補助容量ライン及び画素電極５とその間のゲート絶縁膜７とによって補助容量部を形成したものがある。そこで、図１（Ａ）、（Ｂ）に示すアクティブマトリックスパネルにおいても、ガラス基板２１の上面に補助容量ラインを形成することが考えられる。しかしながら、図１（Ａ）、（Ｂ）に示す場合には、ガラス基板２１と画素電極２５との間にゲート絶縁膜２７、オーバーコート絶縁膜３２及びカラーフィルタ要素３３が介在されているので、ガラス基板２１の上面に形成される補助容量ラインと画素電極２５との間の距離が大きくなりすぎ、補助容量が小さくなってしまう。
【００１５】
そこで、次に、このような問題を解決したこの発明の他の実施形態におけるアクティブマトリックスパネルについて、図４を参照しながら説明する。このアクティブマトリックスパネルでは、ガラス基板２１の上面の所定の箇所に補助容量ライン４１が形成され、ソース電極３１が補助容量ライン４１と重なるように形成された構造となっている。この場合、ソース電極３１は画素電極２５と接続部２５ａ、２５ｂを介して接続されているので、ソース電極３１に補助容量部を形成するための画素電極としての役目を持たせることができる。この結果、互いに重なり合う補助容量ライン４１及びソース電極３１とその間のゲート絶縁膜２７とによって形成される補助容量部の補助容量を十分とすることができる。
【００１６】
【発明の効果】
以上説明したように、この発明によれば、例えば、走査ライン及び信号ラインと対応する部分におけるブラックマトリックスのすべてを走査ライン及び信号ラインと重ね合わせているので、走査ラインと信号ラインとで囲まれた領域のうち薄膜トランジスタ形成領域を除く領域がすべて画素領域となり、したがって開口率を大きくすることができる。
【図面の簡単な説明】
【図１】（Ａ）はこの発明の一実施形態におけるアクティブマトリックスパネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２】図１（Ａ）のＸ−Ｘ線に沿う断面図。
【図３】図１（Ａ）のＹ−Ｙ線に沿う断面図。
【図４】この発明の他の実施形態におけるアクティブマトリックスパネルの要部の断面図。
【図５】（Ａ）は従来のアクティブマトリックスパネルの一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【符号の説明】
２２ ゲートライン（走査ライン）
２３ ドレインライン（信号ライン）
２４ 薄膜トランジスタ
２５ 画素電極
３３ カラーフィルタ要素
３４ ブラックマトリックス
Claims (6)
- マトリックス状に設けられた走査ライン及び信号ラインと、前記走査ラインと対応する部分のエッジを前記走査ラインと重ね合わされて設けられた画素電極と、前記走査ラインと対応する部分のエッジを前記走査ラインと重ね合わされて設けられたカラーフィルタ要素と、前記走査ラインと対応する部分のすべてを前記走査ラインと重ね合わされて設けられたブラックマトリックスとを具備することを特徴とするアクティブマトリックスパネル。
- マトリックス状に設けられた走査ライン及び信号ラインと、前記信号ラインと対応する部分のエッジを前記信号ラインと重ね合わされて設けられた画素電極と、前記信号ラインと対応する部分のエッジを前記信号ラインと重ね合わされて設けられたカラーフィルタ要素と、前記信号ラインと対応する部分のすべてを前記信号ラインと重ね合わされて設けられたブラックマトリックスとを具備することを特徴とするアクティブマトリックスパネル。
- マトリックス状に設けられた走査ライン及び信号ラインと、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられた画素電極と、前記走査ライン及び前記信号ラインと対応する部分のエッジを前記走査ライン及び前記信号ラインと重ね合わされて設けられたカラーフィルタ要素と、前記走査ライン及び前記信号ラインと対応する部分のすべてを前記走査ライン及び前記信号ラインと重ね合わされて設けられたブラックマトリックスとを具備することを特徴とするアクティブマトリックスパネル。
- 請求項１〜３のいずれかに記載の発明において、前記カラーフィルタ要素は前記画素電極と前記走査ライン及び前記信号ラインとの間に積層して設けられていることを特徴とするアクティブマトリックスパネル。
- 請求項１〜４のいずれかに記載の発明において、前記画素電極には薄膜トランジスタのソース電極が接続され、このソース電極と重なり合うように補助容量ラインの一部が設けられていることを特徴とするアクティブマトリックスパネル。
- マトリックス状に設けられた走査ライン及び信号ラインと、カラーフィルタ要素と、このカラーフィルタ要素に重ね合わされて設けられた画素電極と、前記走査ライン及び前記信号ラインと重ね合わされて設けられたブラックマトリックスと、前記走査ライン及び前記信号ラインに接続されているとともに前記画素電極に接続された薄膜トランジスタとを具備するアクティブマトリックスパネルの製造に際し、前記薄膜トランジスタと前記カラーフィルタ要素を形成する工程と、前記薄膜トランジスタのソース電極に接続された前記画素電極を前記カラーフィルタ要素上に形成する工程と、一側縁が前記カラーフィルタ要素と前記画素電極のエッジに重ね合わされた前記走査ライン及び前記信号ラインを形成する工程とを具備することを特徴とするアクティブマトリックスパネルの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24847496A JP3543131B2 (ja) | 1996-09-02 | 1996-09-02 | アクティブマトリックスパネル及びその製造方法 |
| US08/919,031 US6038006A (en) | 1996-09-02 | 1997-08-27 | Liquid crystal display device with light shield and color filter overlapping two edges of pixel electrode |
| KR1019970045545A KR100275298B1 (ko) | 1996-09-02 | 1997-09-02 | 액티브매트릭스패널 및 액정표시장치 |
Applications Claiming Priority (1)
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