JP3542973B2

JP3542973B2 - 高速信号回路

Info

Publication number: JP3542973B2
Application number: JP2001061876A
Authority: JP
Inventors: 秀雪橘
Original assignee: エヌイーシーシステムテクノロジー株式会社
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2004-07-14
Anticipated expiration: 2021-03-06
Also published as: JP2002258979A

Description

【０００１】
【発明の属する技術分野】
本発明は、同一バスに接続される複数のＬＳＩからなるモジュールシステムの信号同期化を図る信号同期化技術に関し、特に、低速クロック同期信号により高速クロック信号の同期化を行いＬＳＩの高速クロック信号を生成する高速信号回路に関する。
【０００２】
【従来の技術】
従来、複数のモジュールのクロック信号を同期化させる技術は、例えば、実開平０１−２７７２２号公報などに開示されている。この技術は、複数のモジュールが共通バスによって接続されており、所定の周波数のクロック信号をそれぞれのモジュールに入力して、それぞれのモジュール毎に同期用周波数に逓倍することによってクロック信号の同期化を図っている。また、特開２０００−２０７０５０号公報には、複数のＬＳＩからなるシステムにおいて、特定周波数のイネーブル信号を発生して、このイネーブル信号に基づいて基準信号を生成し、さらに、基準信号に基づいてシステムの内部クロック信号を発生させている。これによって、複数のＬＳＩで使用するクロックパルス間の信号を同期化することができる。
【０００３】
図５は、従来技術における高速信号回路のブロック構成図である。図５において、共通の同期バス２１に接続されている複数のＬＳＩ２２、２３、２４の信号を高速且つ同期化して動作させるために、それぞれのＬＳＩ２２、２３、２４のバスインタフェース２５、２６、２７にて、同時に立ち上がりエッジが到達するような低スキューのクロック信号（ＥＸ＿ＣＬＫ１，２，３）を、クロック信号生成回路２８から与えている。また、各ＬＳＩ２２、２３、２４へ分配される各クロック信号ＥＸ＿ＣＬＫ１，ＥＸ＿ＣＬＫ２，ＥＸ＿ＣＬＫ３の伝播遅延時間を同じにするために、クロック信号生成回路２８から各ＬＳＩ２２，２３、２４までのクロック信号線の長さを調節している。つまり、現実には、クロック信号（ＥＸ＿ＣＬＫ１，２，３）は基板上のパターンを通して供給されるので、各クロック信号ＥＸ＿ＣＬＫ１，ＥＸ＿ＣＬＫ２，ＥＸ＿ＣＬＫ３を同期させるために、クロック信号（ＥＸ＿ＣＬＫ１，２，３）の伝播遅延時間を考慮して、クロック信号生成回路２８から各ＬＳＩ２２、２３、２４へのパターン長をそれぞれ等しい長さになるように調整している。
【０００４】
【発明が解決しようとする課題】
しかしながら、クロック信号の立ち上がりエッジが同時に到達するような、品質の高いクロック信号をクロック信号生成回路２８から供給するためには、クロック信号生成回路２８内の１つのクロック供給ＩＣから複数のＬＳＩ２２、２３、２４へ１対１で対応するクロック信号を分配する必要があり、結果的の回路が複雑となる。さらには、各ＬＳＩ２２、２３、２４へ分配されるクロック信号の伝播遅延時間を同じにするためにクロック信号線の長さを調節する必要があるが、複数のＬＳＩを基板へ配置する場合、様々な制限から各ＬＳＩを近接して配置できないため、どうしても高速なクロック信号のパターン配線長が数十センチにもなってしまうことがある。また、ＬＳＩの数も１０個を越える場合もあるため、その分、信号数が増えてしまい、各クロック信号線の長さを調節することは難しくなる。
【０００５】
さらに、高速なクロック信号は輻射ノイズの原因の１つとなることは一般に知られており、この対策としてクロック信号線の途中にフィルタを追加するなどの対策を施した基板設計が行われている。しかし、このようなノイズ対策技術は特別なパターン設計のノウハウが必要であり、しかも、ノイズの根絶には至っていない。特に、その他のバス信号は時間的インターバルがランダムであるのに対して、クロック信号は常に一定周波数で動作しているため、ノイズのピークを作りやすいので、大きな輻射ノイズ発生させる要因ともなっている。
【０００６】
前述の実開平０１−２７７２２号公報の技術においても、所定周波数のクロック信号を発生させる信号発生器から各モジュールまでの配線長は一般的に不均一となり、結果として、各モジュールに分配するクロック信号の伝播遅延時間がばらついてしまう。従って、各モジュール毎においてクロック信号の立ち上がりエッジがずれるので、各モジュール毎に逓倍した同期用周波数の位相もずれてしまう虞がある。さらには、各信号線から発生するな輻射ノイズに対する対策も前述と同様にかなり困難である。また、前述の特開２０００−２０７０５０号公報の技術においても、基準信号に基づいて生成された内部クロックを各ＬＳＩへ分配する段階において、前述と同様に各信号配線の長さのばらつきによってクロック信号の立ち上がりエッジがずれるという問題は依然として解消されない。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、その目的は、高速なクロック信号の分配の代わりに、低速な同期信号を分配することによって、同期バスの動作周波数を高速に維持しながら、基板から放射される輻射ノイズへの対策を不要にする高速信号回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の高速信号回路は、複数のモジュールから、個別に、共通バスへ高速クロック信号を送信する高速信号回路において、前記複数のモジュールにそれぞれ設けられた内部クロック生成回路が、外部より低速同期パルスを受け取ると、該低速同期パルス信号に同期して個別に高速クロック信号を生成し、生成された各々の高速クロック信号の前記共通バスへの送信を開始することを特徴とする。従って、本発明の高速信号回路によれば、各モジュールが接続される共通バスの動作周波数は高速のまま、基板の信号線を流れる同期信号は低速となるので、基板からの輻射ノイズを低減することができる。
【０００９】
また、本発明の高速信号回路は、前記発明において、低速同期信号を生成する同期信号生成手段と、同期信号生成手段から低速同期信号を受信して、この低速同期信号に同期して高速クロック信号を生成し、生成された高速クロック信号を共通バスへ送信する複数のモジュールとを備えたことを特徴とする。これにより、信号線を流れる低速信号によって同期をとりながら、モジュール内部で高速クロック信号を生成して共通バスへ送信するので、ノイズの発生を低減することができ、結果的に基板のノイズ対策などが不要となる。
【００１０】
また、本発明の高速信号回路は、前記発明において、複数のモジュールは、それぞれ、低速同期信号に同期して高速クロック信号を生成する高速クロック生成手段を備え、この高速クロック生成手段は、水晶振動子の発振周波数を逓倍して高速クロック信号を生成することを特徴とする。すなわち、水晶振動子の発振周波数を基準信号として、これを逓倍して高速クロック信号を生成しているので、共通バスへ送信されるバスクロック信号の周波数安定度は極めて高い。
【００１１】
また、本発明の高速信号回路は、前記発明において、同期信号生成手段は、複数のモジュールがそれぞれ備える高速クロック生成手段へ一括して低速同期信号を送信することを特徴とする。あるいは、同期信号生成手段は、複数のモジュールがそれぞれ備える高速クロック生成手段へ、１対１の対応で低速同期信号を分配するようにしてもよい。すなわち、本発明の高速信号回路によれば、低速同期信号を一括して各モジュールへ送信することもできるが、この低速同期信号を分配して各モジュールへ送信することもできる。つまり、低速同期信号を分配して各モジュールへ送信すれば、各モジュールに入力される各低速同期信号の信号間の立ち上がり波形のスキューを減らすことができ、結果的にシステムバスの同期信号の品質を向上させることができる。
【００１２】
また、本発明の高速信号回路は、前記発明において、同期信号生成手段が生成する低速同期信号の周波数は、共通バスの動作周波数より低い周波数であり、低速同期信号は定期的に高速クロック生成手段へ送信されることを特徴とする。すなわち、低速同期信号を定期的に伝達するようにすれば、高速クロック生成手段で生成される高速クロック信号のクロックの位相ずれを補正することができるので、結果的に、システムバスの同期信号の品質を向上することができる。尚、前記各手段で用いるモジュールの好適な実施形態はＬＳＩとすることができる。
【００１３】
【発明の実施の形態】
以下、図面を用いて本発明における高速信号回路について詳細に説明する。図１は、本発明の第１の実施の形態における高速信号回路のブロック構成図であり、先ず、この図を用いて、本発明における第１の実施の形態の高速信号回路について説明する。図１に示す高速信号回路は、同期バス１に接続され、同期して動作する複数のＬＳＩ２、３、４と、それぞれのＬＳＩ２、３、４自身が生成するバスクロック信号（ＣＬＫ１，２，３）を同期させるためのクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）を出力するクロック同期信号生成回路１４とによって構成されている。尚、同期バス１はバスクロック信号（ＣＬＫ１，２，３）に同期して動作するバスを示している。この実施の形態では、説明を容易にするために３つのＬＳＩ２、３、４を接続するシステムについて説明するが、幾つのＬＳＩが接続されていても動作は同じである。つまり、この高速信号回路によるＬＳＩシステムは、クロック同期信号生成回路１４の入出力ピン数による物理的制約以外はＬＳＩの個数には依存されない。
【００１４】
各ＬＳＩ２、３、４は、それぞれ、同期バス１へ接続するためのバスインタフェース５、６、７と、水晶振動子８、９、１０と、内部クロック生成回路１１、１２、１３とを内蔵している。尚、各水晶振動子８、９、１０は外付けであっても構わない。また、各水晶振動子８、９、１０は、バスクロック信号（ＣＬＫ１，２，３）を生成する内部クロック生成回路１１、１２、１３の周波数を決定するため、同じ周波数のものである必要がある。さらに、内部クロック生成回路１１、１２、１３は、水晶振動子８、９、１０に電圧をかけて振動を増幅し、バスクロック信号（ＣＬＫ１，２，３）を生成する。このとき、内部クロック生成回路１１、１２、１３は、周波数を逓倍することによって水晶振動子８、９、１０の周波数より高いバスクロック信号（ＣＬＫ１，２，３）を各ＬＳＩ２、３、４の内部で生成し、このバスクロック信号（ＣＬＫ１，２，３）をそれぞれのバスインタフェース５、６、７へ供給する。
【００１５】
また、各内部クロック生成回路１１、１２、１３には、それぞれ、出力ピン１つと入力ピン１つが設けられている。出力ピンからは、各内部クロック生成回路１１、１２、１３の発振準備完了を示す発振準備完了信号（ＣＬＫ＿ＥＮ１，２，３）が出力される。また、入力ピンには、外部のクロック同期信号生成回路１４からクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）が受信される。さらに、クロック同期信号生成回路１４は、各ＬＳＩ２、３、４が内蔵する内部クロック生成回路１１、１２、１３が発振準備完了したことを知れせるための発振準備完了信号（ＣＬＫ＿ＥＮ１，２，３）を受信するピンを持っている。また、クロック同期信号生成回路１４は、全てのＬＳＩ２、３、４の発信準備完了を確認したあと、各ＬＳＩ２、３、４のバスクロック信号（ＣＬＫ１，２，３）を同じタイミングで発振させるためのクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）を、各ＬＳＩ２、３、４内蔵の内部クロック生成回路１１、１２、１３へ伝えるための同期信号送信用のピンがある。
【００１６】
内部クロック生成回路１１、１２、１３は、クロック同期信号生成回路１４から受信したクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）の立ち上がりを参照して、水晶振動子８、９、１０から得られた高速バスクロックのタイミングを調整することにより、ＬＳＩ２、３、４ごとに生成していたバスクロック信号（ＣＬＫ１，２，３）を同期化させる機能をもつ。それぞれのＬＳＩ２、３、４にて、バスインタフェース５、６、７にこのバスクロック信号（ＣＬＫ１，２，３）を供給することで、この同期バス１は同期して高速動作を行うことが可能になる。
【００１７】
つまり、本発明における高速信号回路のシステムでは、バスクロック信号（ＣＬＫ１，２，３）のバスインタフェース５、６，７をもつ複数のＬＳＩ２、３、４を１つの同期バス１に接続する構成において、同期信号受信用の入力ピンと、内部クロック生成回路１１、１２、１３の発振準備完了の状態を示す発振準備完了信号送信用の出力ピンとを設けた内部クロック生成回路１１、１２，１３を、それぞれのＬＳＩ２、３、４に内蔵させている。さらに、外部にクロック同期信号生成回路１４を追加して、それぞれのＬＳＩ２、３、４の内部クロック信号であるバスクロック信号（ＣＬＫ１，２，３）を同じタイミングで発振させるためのクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）を、各ＬＳＩ２、３、４に伝達している。このクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）は、バスクロック信号（ＣＬＫ１，２，３）をクロックするための高速な信号ではなく、バスクロック信号（ＣＬＫ１，２，３）を同期させるための低速な信号でよい。
【００１８】
従って、クロック同期信号生成回路１４と各内部クロック生成回路１１、１２、１３とを結ぶ信号ラインには、低速のクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）が伝送されるので、従来より実施されているノイズ対策などの特別な基板設計を行わなくても、基板から放射される輻射ノイズを低減することができる。つまり、本発明における高速信号回路の特徴は、複数のＬＳＩ２、３、４が接続される同期バス１の動作周波数を低下させることなく、基板設計のノイズ対策なしで、主に、バスクロック信号（ＣＬＫ１，２，３）から発生する輻射ノイズを低減したことにある。
【００１９】
次に、図１に示す高速信号回路の電源投入からの動作をタイムチャート波形を用いて説明する。図２は、図１に示す高速信号回路の電源投入からの動作を示すタイムチャート波形である。動作可能な電源が各ＬＳＩ２、３、４に与えられると、先ず、内部クロック生成回路１１、１２、１３は、各ＬＳＩ２、３、４の内部にある水晶振動子８、９、１０を使って、バスクロック信号（ＣＬＫ１，２，３）となる内部クロックの発振を準備する。この状態では、各ＬＳＩ２、３，４のクロック信号は同期化がされていないので、まだバスインタフェース５、６、７には信号を供給しない。
【００２０】
そして、内部クロックであるバスクロック信号（ＣＬＫ１，２，３）を発振する準備ができたあと、各ＬＳＩ２、３，４は、それぞれの内部クロック生成回路１１、１２、１３より発振準備完了信号（ＣＬＫ＿ＥＮ１、２、３）を送信して、発振準備完了通知をクロック同期信号生成回路１４に伝達する。尚、クロック同期信号生成回路１４は、各ＬＳＩ２、３、４個別に発振準備完了の通知を受信できるような、多ゲートのＡＮＤ回路の構成となっている。
【００２１】
図２のタイムチャート波形では、内部クロック生成回路１１、１２、１３の発振準備が完了したとき、それぞれの発振準備完了信号ＣＬＫ＿ＥＮ１、ＣＬＫ＿ＥＮ２、ＣＬＫ＿ＥＮ３は、インアクティブからアクティブに状態変化する。このとき、図に示すように、各発振準備完了信号ＣＬＫ＿ＥＮ１、ＣＬＫ＿ＥＮ２、ＣＬＫ＿ＥＮ３の状態変化のタイミングは異なっている。従って、全てが状態変化したあとの時間ＴＡの時点で、このシステムの全てのＬＳＩ２、３、４が発振準備を完了する。つまり、クロック同期信号生成回路１４は、この時点ＴＡで、各発振準備完了信号ＣＬＫ＿ＥＮ１、ＣＬＫ＿ＥＮ２、ＣＬＫ＿ＥＮ３が全てアクティブになったことを認識することができる。従って、クロック同期信号生成回路１４は、時間ＴＡで、各ＬＳＩ２、３、４の内部クロック生成回路１１、１２、１３へクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）を伝達する。
【００２２】
そして、クロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）を受け取った各内部クロック生成回路１１，１２、１３は、クロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ）と同期するようにバスクロック信号（ＣＬＫ１，２，３）を調整して各バスインタフェース５、６，７への供給を開始する。これにより、各ＬＳＩ２、３、４の内部クロックであるバスクロック信号（ＣＬＫ１，２，３）は同期化が達成され、それらの信号を各バスインタフェース５、６、７へ供給することにより、各ＬＳＩ２、３、４は同期したバスクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を同期バス１へ送信することができる。
【００２３】
次に、本発明における第２の実施の形態の高速信号回路について説明する。図３は、本発明の第２の実施の形態における高速信号回路のブロック構成図である。図３に示す第２の実施の形態の構成が図１に示す第１の実施の形態と異なるところは、クロック同期信号生成回路１４に各ＬＳＩ２、３、４へ１対１でクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ１，２，３）を分配できるように専用ピンを設けたところである。このように、クロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ１，２，３）を各ＬＳＩ２、３、４へ分配することにより、各ＬＳＩ２、３、４に入力される各クロック同期信号ＳＹＮＣ＿ＰＵＬＳＥ１，ＳＹＮＣ＿ＰＵＬＳＥ２，ＳＹＮＣ＿ＰＵＬＳＥ３の信号間の立ち上がり波形のスキューを減らすことができ、結果的にシステムバスの同期信号の品質を向上させることができる。
【００２４】
図４は、図３に示す第２の実施の形態の高速信号回路をさらに応用したタイムチャート波形である。すなわち、図４のタイムチャート波形のクロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ１，２，３）のように、クロック同期信号（ＳＹＮＣ＿ＰＵＬＳＥ１，２，３）をバスクロック信号（ＣＬＫ１，２，３）の動作周波数より低い周波数とし、且つ定期的に伝達するようにすれば、内部クロック生成回路１１、１２、１３で生成されるバスクロック信号（ＣＬＫ１，２，３）のクロックの位相ずれを、所定のタイミング毎に補正することができるので、結果的にシステムバスの同期信号の品質を向上することができる。
【００２５】
以上述べた実施の形態は本発明を説明するための一例であり、本発明は、上記の実施の形態に限定されるものではなく、発明の要旨の範囲で種々の変形が可能である。すなわち、上記の各実施の形態は複数のＬＳＩから共通の同期バスへ高速のバスクロック信号を送信する場合について述べたが、ＬＳＩに限らず複数のモジュールで生成される高速のバスクロック信号を共通の同期バスへ送信する実施形態であっても本発明が適用されることはいうまでもない。
【００２６】
【発明の効果】
以上説明したように、本発明の高速信号回路によれば、基板上の配線を伝送するクロック同期信号を低速で動作させるようにしたので、基板の輻射ノイズを低減化することができる。これにより、輻射ノイズ対策が不要となるので、従来必要としていたフィルタ用のフェライト部品などが不要となり、且つ、回路が簡略化されるためにコスト低減を図ることができる。また、基板設計においてノイズ対策などの特別なノウハウが不要となり、結果的に基板全体のコスト低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における高速信号回路のブロック構成図である。
【図２】図１に示す高速信号回路の電源投入からの動作を示すタイムチャート波形である。
【図３】本発明の第２の実施の形態における高速信号回路のブロック構成図である。
【図４】図３に示す第２の実施の形態の高速信号回路をさらに応用したタイムチャート波形である。
【図５】従来技術における高速信号回路のブロック構成図である。
【符号の説明】
１、２１同期バス
２、３、４、２２、２３、２４ＬＳＩ
５、６、７、２５、２６、２７バスインタフェース
８、９、１０水晶振動子
１１、１２、１３内部クロック生成回路
１４クロック同期信号生成回路
２８クロック信号生成回路
ＣＬＫ＿ＥＮ１、２、３発振準備完了信号
ＣＬＫ１，２，３バスクロック信号
ＳＹＮＣ＿ＰＵＬＳＥクロック同期信号
ＥＸ＿ＣＬＫ１，２，３クロック信号

Claims

複数のモジュールから、個別に、共通バスへ高速クロック信号を送信する高速信号回路において、前記複数のモジュールにそれぞれ設けられた内部クロック生成回路が、外部より低速同期パルス信号を受け取ると、該低速同期パルス信号に同期して個別に高速クロック信号を生成し、生成された各々の高速クロック信号の前記共通バスへの送信を開始することを特徴とする高速信号回路。
低速同期信号を生成する同期信号生成手段と、
前記同期信号生成手段から低速同期信号を受信して、該低速同期信号に同期して高速クロック信号を生成し、該高速クロック信号を前記共通バスへ送信する複数のモジュールと
を備えたことを特徴とする請求項１に記載の高速信号回路。
前記複数のモジュールは、それぞれ、低速同期信号に同期して高速クロック信号を生成する高速クロック生成手段を備え、
前記高速クロック生成手段は、水晶振動子の発振周波数を逓倍して高速クロック信号を生成することを特徴とする請求項２に記載の高速信号回路。
前記同期信号生成手段は、前記複数のモジュールがそれぞれ備える高速クロック生成手段へ一括して低速同期信号を送信することを特徴とする請求項３に記載の高速信号回路。
前記同期信号生成手段は、前記複数のモジュールがそれぞれ備える高速クロック生成手段へ、１対１の対応で低速同期信号を分配することを特徴とする請求項３に記載の高速信号回路。
前記同期信号生成手段が生成する低速同期信号の周波数は、前記共通バスの動作周波数より低い周波数であり、該低速同期信号は定期的に前記高速クロック生成手段へ送信されることを特徴とする請求項２〜請求項５の何れかに記載の高速信号回路。
前記モジュールはＬＳＩであることを特徴とする請求項１〜請求項６の何れかに記載の高速信号回路。