JP3531856B2 - プログラム制御方法及びプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ（ＭＰＵ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）等のプロセッサにおいて、命令
の並列的な実行制御を行なうプログラム制御方法及びそ
の実施に使用するプログラム制御装置に関する。

【０００２】

【従来の技術】近年、プログラムの高速実行、或いは命
令数の削減を目的としたプログラム制御装置が開発され
てきている。

【０００３】この種のプログラム制御装置の一従来例と
して、特公昭６２−４２３０１号公報に記載された、命
令を繰り返し実行するプログラム制御装置がある。図８
はこのプログラム制御装置のシステム構成を示す。

【０００４】図８に示すように、このプログラム制御装
置は、命令が格納されるメモリ（プログラムメモリ）１
０２と、メモリ１０２ヘアドレス信号を与えるプログラ
ムカウンタ１０１と、メモリ１０２の出力を一時保持す
る命令レジスタ１０３と、命令レジスタ１０３の出力を
デコードし、各種制御信号を出力する制御部１０４と、
プログラム繰り返し実行回数をカウントするリピートカ
ウンタ１０５とを備えて構成されている。

【０００５】次に、上記構成の従来のプログラム制御装
置の動作について説明する。

【０００６】まず、メモリ１０２のｎ番地にリピートカ
ウンタセット命令を、ｎ＋１番地に命令Ａを、ｎ＋２番
地に命令Ｂをそれぞれ格納しておく。この状態で、プロ
グラムカウンタ１０１のカウント数（カウント値）がｎ
になると、メモリ１０２のｎ番地に格納されたリピート
カウンタセット命令が制御部１０４によって読み出さ
れ、命令レジスタ１０３に命令コードとして格納され
る。

【０００７】同時に、この命令コードに含まれるリピー
ト回数がリピートカウンタ１０５の出力を受け、次に命
令レジスタ１０３に格納される命令コードをリピートカ
ウンタ１０５のカウント数が零になるまで繰り返す制御
を行なう。

【０００８】そして、プログラムカウンタ１０１のカウ
ント数がｎ＋１になり、メモリ１０２のｎ＋１番地に格
納された命令Ａが制御部１０４によって読み出され、命
令レジスタ１０３に格納されると、命令Ａが実行される
ことになる。

【０００９】このように、このプログラム制御装置は、
繰り返し演算が終了するのを待って、次の命令を実行し
ているため、以下に示す問題点を有する。

【００１０】即ち、高速演算を目的とするＭＰＵ、ＤＳ
Ｐ等の制御装置では、繰り返し演算と並列して他の処理
を実行する必要があるところ、上記のプログラム制御装
置では、繰り返し演算を行っている期間に、他の処理を
並列して演算することができない。このため、上記のプ
ログラム制御装置を、ＭＰＵ、ＤＳＰ等の制御装置に搭
載すると、高速演算を目的とするこれらの制御装置の利
点が損なわれることになる。

【００１１】このような問題点を解決せんとするプログ
ラム制御装置の他の従来例として、特開平５−１５８６
８７号公報に記載されたものがある。このプログラム制
御装置は、ある命令の繰り返し実行処理と並列に別の命
令を実行することにより、高速演算を達成している。

【００１２】図９は特開平５−１５８６８７号公報に記
載されたプログラム制御装置のシステム構成を示す。こ
のプログラム制御装置は、命令が格納されるメモリ２０
１と、メモリ２０１にアドレス信号を与え、クロックφ
１の立ち上がりで内容がインクリメントされるプログラ
ムカウンタ２０２と、メモリ２０１の出力をクロックφ
１の立ち上がりで取り込む命令レジスタ２０３と、命令
レジスタ２０３の出力をデコードするデコーダ２０４
と、演算を行なう演算器Ａ２０５と、クロックφ１の立
ち上がりでデータを取り込むデコーダレジスタＡ２０６
と、演算を行なう演算器Ｂ２０７と、クロックφ１の立
ち上がりでデータを取り込むデコーダレジスタＢ２０８
と、リピート制御部２０９と、ラッチ２１１の出力を初
期値とし、クロックφ１の立ち上がりでカウントダウン
をするリピートカウンタ２１０と、リピートカウンタ２
１０の初期値を保持するラッチ２１１と、更新禁止信号
を出力するシーケンス制御部２１２とを備えて構成され
ている。

【００１３】このプログラム制御装置では、繰り返し実
行を指示するリピートセット命令がセットされるリピー
ト制御部２０９により、リピートカウンタ２１０のプリ
セットを行ない、メモリ２０１のリピートセット命令の
次番地に格納された繰り返し処理の対象となる命令の繰
り返し実行を行う。

【００１４】そして、命令が繰り返し実行される毎に、
リピートカウンタ２１０のカウントダウンを行なう。続
いて、メモリ２０１の繰り返し処理対象の命令が格納さ
れている番地以降に格納され、命令実行同期を行なうウ
ェイト命令がセットされると、リピート制御部２０９が
繰り返し処理対象の命令の繰り返し実行が終了したか否
かを判定する。命令の繰り返し実行が終了していないこ
とを確認した場合は、判定動作を継続する。これによ
り、繰り返し処理対象の命令と、これに続くウェイト命
令までの命令とを並列して実行することができる。

【００１５】このように、特開平５−１５８６８７号公
報に記載されたプログラム制御装置では、ｎ番地のリピ
ート制御命令により、ｎ＋１番地の命令、即ち、ｎ＋１
番地に格納された１つの命令を指定された回数だけ繰り
返すという命令のみが並列して実行可能になっている。

【００１６】

【発明が解決しようとする課題】ところで、繰り返し実
行には、しばしば複数の命令からなるブロック命令を繰
り返して実行するブロック繰り返し命令制御も要求さ
れ、この要求に応えたプログラム制御装置の開発が要請
されている。

【００１７】しかるに、特開平５−１５８６８７号公報
に記載されたプログラム制御装置では、上記のように、
１つの命令を指定された回数だけ繰り返すという命令の
みが並列して実行可能であり、ブロック繰り返し命令制
御を伴う演算との並列処理を行なうことはできない。こ
のような事情により、ブロック繰り返し命令制御を伴う
演算との並列処理を行えるプログラム制御方法及びプロ
グラム制御装置の開発が切に要請されているのが現状で
ある。

【００１８】本発明は、このような現状に鑑みてなされ
たものであり、ブロック繰り返し命令とブロック繰り返
し命令に続く命令群とを並列して実行でき、高速演算可
能なプログラム制御装置を実現することができるプログ
ラム制御方法及びプログラム制御装置を提供することを
目的とする。

【００１９】また、本発明の他の目的は、ブロック繰り
返し命令を指示する命令を簡略化でき、命令数を削減す
ることができるプログラム制御方法及びプログラム制御
装置を提供することにある。

【００２０】

【課題を解決するための手段】本発明のプログラム制御
方法は、第１の演算器及び第２の演算器を備えたプログ
ラム制御装置のプログラム制御方法であって、インスト
ラクションメモリのｎ番地に格納された第１の命令に基
づき、ｎ＋１番地からｎ＋ｘ（ｘは１以上の正の整数）
番地に格納されたｘ個の第２の命令の繰り返し実行を該
第１の演算器に指示するステップと、該第２の命令の繰
り返し実行に並列して、該インストラクションメモリの
ｎ＋ｘ＋１番地以降の番地に格納された命令を順次実行
するように該第２の演算器に指示するステップとを包含
しており、そのことにより上記目的が達成される。

【００２１】また、本発明のプログラム制御方法は、第
１の演算器及び第２の演算器を備えたプログラム制御装
置のプログラム制御方法であって、インストラクション
メモリのｎ番地に格納された第１の命令に基づき、ｎ＋
１番地からｎ＋ｘ（ｘは１以上の正の整数）番地に格納
されたｘ個の第２の命令の繰り返し実行を該第１の演算
器に指示するステップと、該第２の命令の繰り返し実行
中に、該第２の命令と並列に実行され、該インストラク
ションメモリのｎ＋ｘ＋１番地以降の番地に格納された
第３の命令であって、ｎ＋ｘ＋ｙ（ｙは１以上の正の整
数）番地に格納された繰り返し実行命令を該第１の演算
器に指示するステップと、該インストラクションメモリ
のｎ＋ｘ＋ｙ＋１番地からｎ＋ｘ＋ｙ＋ｍ（ｍは１以上
の正の整数）番地に格納されたｍ個の繰り返し実行を行
なう第４の命令があると、該第４の命令を繰り返し制御
メモリに格納し、該第２の命令による繰り返し実行が終
了した直後に該第４の命令の繰り返し実行を該第１の演
算器に指示するステップと、該第２の命令及び該第４の
命令と並列にｎ＋ｘ＋ｙ＋ｍ＋１番地以降の番地に格納
された命令を順次実行するステップとを包含しており、
そのことにより上記目的が達成される。

【００２２】また、本発明のプログラム制御方法は、第
１の演算器及び第２の演算器を備えたプログラム制御装
置のプログラム制御方法であって、インストラクション
メモリのｎ番地に格納された第１の命令に基づき、ｎ＋
１番地からｎ＋ｘ（ｘは１以上の正の整数）番地に格納
されたｘ個の第２の命令の繰り返し実行を該第１の演算
器に指示するステップと、該第２の命令の繰り返し実行
中に、該第２の命令と並列に実行され、該インストラク
ションメモリのｎ＋ｘ＋１番地以降の番地に格納された
第３の命令であって、ｎ＋ｘ＋ｙ（ｙは１以上の正の整
数）番地に格納された繰り返し実行命令を該第２の演算
器に指示するステップと、該インストラクションメモリ
のｎ＋ｘ＋ｙ＋１番地からｎ＋ｘ＋ｙ＋ｍ番地に格納し
たｍ個の繰り返し実行を行なう第４の命令があると、該
第２の命令の繰り返し実行を処理していない該第２の演
算器により、該第４の命令の繰り返し処理を実行させる
ステップと、該第２の命令又は該第４の命令による繰り
返し処理が早く終了した該演算器を用いて、ｎ＋ｘ＋ｙ
＋ｍ＋１番地以降の番地に格納した命令を順次実行する
ステップとを包含しており、そのことにより上記目的が
達成される。

【００２３】また、本発明のプログラム制御装置は、請
求項１記載のプログラム制御方法を実行するプログラム
制御装置であって、繰り返し実行を指示する第１の命令
及び該第１の命令の次番地以降にｘ個格納された第２の
命令を含む複数の命令が記憶されたインストラクション
メモリと、該第１の命令及び該第２の命令をデコード
し、各種制御信号を出力するデコーダと、該第１の命令
によりセットされ、繰り返し命令が実行される毎に繰り
返し命令数又はブロック繰り返し数の値を１つずつディ
クリメントするカウンタと、ブロック繰り返しを行なう
ｘ個の繰り返し命令を記憶する繰り返し制御メモリと、
該第１の命令がデコードされると、該ブロック繰り返し
数及び該繰り返し命令数のセットを実行する一方、該第
２の命令が実行される毎に、該カウンタに対して該ブロ
ック繰り返し数及び繰り返し命令数を示すカウント値を
指示し、且つ繰り返し演算が終了した時点で、該第１の
演算器に命令の終了を指示する繰り返し制御装置とを備
えており、そのことにより上記目的が達成される。

【００２４】また、本発明のプログラム制御装置は、請
求項２記載のプログラム制御方法を実行するプログラム
制御装置であって、繰り返し実行を指示する第１の命
令、インストラクションメモリの該第１の命令の次番地
以降にｘ個格納された第２の命令、繰り返し実行を指示
する第３の命令及び該第３の命令に続く繰り返し処理を
実行するｍ個の第４の命令を含む複数の命令が記憶され
たインストラクションメモリと、これらの命令をデコー
ドし、各種制御信号を出力するデコーダと、該第１の命
令によりセットされ、繰り返し命令が実行される毎に繰
り返し命令数又はブロック繰り返し数の値を１つずつデ
ィクリメントするカウンタと、該ブロック繰り返しを行
なうｘ個の該第２の命令及び該ｍ個の該第４の命令を記
憶する繰り返し制御メモリと、該第１の命令がデコード
されると、該ブロック繰り返し数及び該繰り返し命令数
を該カウンタにセットし、該第２の命令が実行される毎
に該カウンタに対して該該繰り返しブロック数及び該繰
り返し命令数を示すカウント値を指示し、繰り返し演算
が終了した時点で終了したことを該第１の演算器に指示
し、且つ該第３の命令がデコードされると、該第４の命
令を該繰り返し制御メモリに格納し、該第２の命令が終
了すると、引き続いて該第４の命令を実行することを該
第１の演算器に指示する繰り返し制御装置とを備えてお
り、そのことにより上記目的が達成される。

【００２５】また、本発明のプログラム制御装置は、請
求項３記載のプログラム制御方法を実行するプログラム
制御装置であって、繰り返し実行を指示する第１の命
令、インストラクションメモリの該第１の命令の次番地
以降にｘ個格納された第２の命令、繰り返し実行を指示
する第３の命令及び該第３の命令に続く繰り返し処理を
実行するｍ個の第４の命令を含む複数の命令が記憶され
たインストラクションメモリと、これらの命令をデコー
ドし、各種制御信号を出力するデコーダと、該第１の命
令によりセットされ、繰り返し命令が実行される毎に繰
り返し命令数又はブロック繰り返し数の値を１つずつデ
ィクリメントする第１のカウンタと、該第３の命令によ
りセットされ、繰り返し命令が実行される毎に繰り返し
命令数又はブロック繰り返し数の値を１つずつディクリ
メントする第２のカウンタと、ブロック繰り返しを行な
うｘ個の前記第２の命令及びｍ個の前記第４の命令を記
憶する繰り返し制御メモリと、該第１の命令がデコード
されると、該第１のカウンタに対して、該ブロック繰り
返し数及び該繰り返し命令数をセットし、該第２の命令
が実行される毎に該ブロック繰り返し数及び該繰り返し
命令数を示すカウント値を指示し、繰り返し演算が終了
した時点で終了したことを該第１の演算器に指示すると
共に、該第３の命令がデコードされると、該第２の演算
器に対して、該第３の命令により該第４の命令を行なう
ことを指示し、該第２のカウンタに対して、該第４の命
令のブロック繰り返し数及び該繰り返し命令数をセット
し、該第４の命令が実行される毎に該ブロック繰り返し
数及び該繰り返し命令数を示すカウント値を指示し、且
つ該第２の命令と該第４の命令が先に終了した演算器に
対して、該第４の命令以降の番地に格納された命令を順
次実行させる繰り返し制御装置とを備えており、そのこ
とにより上記目的が達成される。

【００２６】以下に、本発明の作用を説明する。

【００２７】前記第２の命令の繰り返し実行に並列し
て、インストラクションメモリのｎ＋ｘ＋１番地以降の
番地に格納された命令を順次実行するように第２の演算
器に指示する構成によれば、ブロック繰り返し命令とブ
ロック繰り返し命令に続く命令群を並列して実行できる
ので、上記従来のプログラム制御装置に比べて高速演算
が可能になる。また、並列実行される命令の１つは、ブ
ロック繰り返し命令であるので、命令が簡略化でき、命
令数を削減することができる。

【００２８】また、ブロック繰り返し命令の実行中に、
その命令と並列に実行される命令中にブロック繰り返し
命令があると、そのブロック繰り返し命令を繰り返し制
御メモリに格納する構成によれば、実行中のブロック繰
り返し実行の終了に続いて他のブロック繰り返し実行を
行うことができ、しかも、これらのブロック繰り返し命
令と並列して、繰り返し命令に続く命令群を実行できる
ので、上記従来のプログラム制御装置に比べて高速演算
が可能になる。加えて、この構成によれば、命令を更に
簡略化でき、命令数を一層削減することができる。

【００２９】また、ブロック繰り返し命令の実行中に、
その命令と並列に処理を行なっている命令中にブロック
繰り返し命令があると、そのブロック繰り返し命令をブ
ロック繰り返し処理を行なっていない演算器で繰り返し
実行を行なう上記構成によれば、より一層の高速演算化
を図ることができるプログラム制御装置を実現できる。
更には、この構成においても、ブロック繰り返し命令実
行とその命令と並列に処理を行なっている命令中のブロ
ック繰り返し命令とそれに続く命令群の並列実行を行う
ことができるので、プログラム制御装置の一層の高速演
算化を図ることができる。

【００３０】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００３１】（実施形態１）図１〜図３は本発明プログ
ラム制御装置の実施形態１を示す。まず、図１に基づ
き、このプログラム制御装置のシステム構成について説
明する。

【００３２】このプログラム制御装置は、以下に説明す
る各装置に指示を与えるための命令が記憶されたインス
トラクションメモリ１と、インストラクションメメモリ
１からの出力をデコードし、各装置に指示を与える命令
を出力するインストラクションデコーダ２と、演算を行
なう演算器（演算装置）Ａ６及び演算器Ｂ４にデータを
与えるデータメモリ３とを備えている。

【００３３】演算器Ｂ４はデータメモリ３からデータを
受けとり、このデータに基づき各種演算を行ない、演算
結果をレジスタＢ５に出力する。一方、演算器Ａ６はデ
ータメモリ３及びレジスタＡ７からデータを受けとり、
このデータに基づき各種演算を行ない、演算結果をレジ
スタＡ７に出力する繰り返し演算（ブロック繰り返し演
算）を行なう。

【００３４】加えて、このプログラム制御装置には、ブ
ロック繰り返し制御を行なう繰り返し制御装置８、ブロ
ック繰り返しカウンタ９及び繰り返し制御メモリ１０が
搭載されている。

【００３５】繰り返し制御装置８は、インストラクショ
ンデコーダ２より出力されるブロック繰り返し命令に基
づき、ブロック繰り返し数及び繰り返し命令数を指示す
る。より具体的には、繰り返し制御メモリ１０に繰り返
し命令を格納し、繰り返し制御メモリ３からの読み出し
を指示する。そして、演算が終了すると、演算が終了し
たことを演算器Ａ６に指示する。

【００３６】ブロック繰り返しカウンタ９は、繰り返し
制御装置８からの指示により、ブロック繰り返し数及び
繰り返し命令数をセットし、繰り返し演算が行われる毎
にブロック繰り返し数又は繰り返し命令数のカウント値
を１つディクリメントする。

【００３７】次に、図２に基づき繰り返し制御装置８の
状態遷移について説明する。同図に示すように、繰り返
し制御装置８は、ブロック繰り返し処理を行なっていな
い待機状態（ウエイト状態）４１と、ブロック繰り返し
数及び繰り返し命令数のブロック繰り返しカウンタ９に
対するセットを行ない、演算器Ａ６に対して繰り返し演
算実行を指示し、これと同時に繰り返し制御メモリ１０
に繰り返し演算命令を書き込む繰り返しセット状態４２
と、繰り返し制御メモリ１０から繰り返し演算命令を読
み出し、繰り返し演算を行なう繰り返し状態４３との３
つの状態を有し、この状態間を移行する。

【００３８】次に、図３に基づき本実施形態１に係るプ
ログラム制御装置の動作を説明する。この動作は、図３
に示すサイクル１〜サイクル１３を経て行われる。以下
に各サイクル中の動作について説明する。

【００３９】〈サイクル１〉まず、サイクル１では、イ
ンストラクションメモリ１のｎ−１番地に格納されたイ
ンストラクション（命令ｎ−１）がインストラクション
メモリ１からインストラクションデコーダ２に送出され
る。次サイクル以降も同様に、各々の番地の命令がイン
ストラクションメモリ１からインストラクションデコー
ダ２に送出される。

【００４０】〈サイクル２〉サイクル２では、演算器Ｂ
４によって、インストラクションメモリ１のｎ−１番地
に格納されたインストラクションによる命令ｎ−１が処
理される。このとき、繰り返し制御装置８は待機状態４
１から繰り返しセット状態４２に移行する。

【００４１】〈サイクル３〉サイクル３では、インスト
ラクションメモリ１のｎ番地に格納されたブロック繰り
返し命令ｎに基づき、繰り返し制御装置８がブロック繰
り返しカウンタ９の繰り返し命令数及びブロック繰り返
し数をセットする。ここでは、繰り返しカウンタ９に繰
り返し命令数＝２（３個の命令）及びブロック繰り返し
数＝２（３回のループ）がセットされる。

【００４２】そして、繰り返し制御装置８は繰り返し演
算終了フラグを“０”にセットする。

【００４３】〈サイクル４，５〉サイクル４，５では、
演算器Ａ６によって、繰り返し命令ｎ＋１、ｎ＋２（ブ
ロック繰り返し１回目）が順次実行され、繰り返し命令
ｎ＋１、ｎ＋２が繰り返し制御メモリ１０に順次書き込
まれる。

【００４４】そして、ブロック繰り返しカウンタ９によ
り繰り返し命令数が１つディクリメントされる。

【００４５】〈サイクル６〉サイクル６では、演算器Ａ
６によって、繰り返し命令ｎ＋３（ブロック繰り返し１
回目）が実行され、繰り返し命令ｎ＋３が繰り返し制御
メモリ１０に書き込まれる。

【００４６】ここでは、繰り返し命令数が０であるが、
ブロック繰り返し数が２であるので、ブロック繰り返し
数が１つディクリメントされ、繰り返し命令数は２にセ
ットされる。このとき、繰り返し制御装置８は、繰り返
しセット状態４２から繰り返し状態４３に移行する。

【００４７】〈サイクル７，８〉サイクル７，８では、
演算器Ａ６によって、繰り返し制御メモリ１０から繰り
返し命令ｎ＋１、ｎ＋２（ブロック繰り返し２回目）が
順次呼び出され実行される。また、演算器Ｂ４によっ
て、命令ｎ＋４、ｎ＋５が順次実行される。そして、繰
り返し制御装置８の指示によりブロック繰り返しカウン
タ９の繰り返し命令数が１つディクリメントされる。

【００４８】〈サイクル９〉サイクル９では、演算器Ａ
６によって、繰り返し制御メモリ１０から繰り返し命令
ｎ＋３（ブロック繰り返し２回目）が呼び出されて実行
される。また、演算器Ｂ４によって、命令ｎ＋６が実行
される。

【００４９】ここでは、繰り返し命令数が０であるが、
ブロック繰り返し数が１であるので、ブロック繰り返し
カウンタ９のブロック繰り返し数が１つディクリメント
され、繰り返し命令数は２にセットされる。

【００５０】〈サイクル１０，１１〉サイクル１０，１
１では、演算器Ａ６によって、繰り返し制御メモリ１０
から繰り返し命令ｎ＋１、ｎ＋２（ブロック繰り返し３
回目）が順次呼び出されて実行される。また、演算器Ｂ
４によって、命令ｎ＋７、ｎ＋８が順次実行される。そ
して、繰り返し制御装置８の指示によりブロック繰り返
しカウンタ９の繰り返し命令数が１つディクリメントさ
れる。

【００５１】〈サイクル１２〉サイクル１２では、演算
器Ａ６によって、繰り返し制御メモリ１０から繰り返し
命令ｎ＋３（ブロック繰り返し３回目）が呼び出されて
実行される。また、演算器Ｂ４によって、命令ｎ＋９が
実行される。

【００５２】ここでは、繰り返し命令数が０であり、且
つブロック繰り返し数が０であるので、ブロック繰り返
しカウンタ９は停止し、繰り返し制御装置８によって繰
り返し終了フラグが“１”にセットされる。

【００５３】このとき、繰り返し制御装置８は繰り返し
状態４３から待機状態４１に移行する。

【００５４】〈サイクル１３〉サイクル１３では、演算
器Ｂ４によって、命令ｎ＋１０が処理される。

【００５５】このように、本実施形態１のプログラム制
御装置によれば、演算器Ａ６による繰り返し命令の実行
と、この繰り返し命令に続く、演算器Ｂ４による複数の
命令実行とを並列して行うことができる。即ち、ブロッ
ク繰り返し命令とブロック繰り返し命令に続く命令群と
を並列して実行できるので、高速演算可能なプログラ並
列実行される命令の１つは、ブロック繰り返し命令であ
るので、命令が簡略化でき、命令数を削減できる。

【００５６】（実施形態２）図４及び図５は本発明プロ
グラム制御装置の実施形態２を示す。本実施形態２のプ
ログラム制御装置のシステム構成は、図１と同様である
ので、以下では同様の符号を用いて説明する。

【００５７】図４は繰り返し制御装置８の内部状態、つ
まり、状態遷移を示しており、ブロック繰り返し処理を
行なっていない待機状態５１と、ブロック繰り返し数及
び繰り返し命令数のセットを行ない、繰り返し演算実行
を指示し、同時に繰り返し制御メモリ１０に繰り返し演
算命令を書き込む繰り返しセット状態５２と、繰り返し
制御メモリ１０から繰り返し演算命令を読み出し、繰り
返し演算を行なう繰り返し状態５３との３つの状態を有
し、この状態間を移行する。

【００５８】本実施形態２の繰り返し制御装置８の状態
遷移は、以下の点で実施形態１の繰り返し制御装置８の
状態遷移とは異なっている。即ち、本実施形態２におい
ては、繰り返し制御装置８は、繰り返し演算終了に引続
き、次の繰り返し演算を行なう構成をとるため、待機状
態５１を経ずに、次の繰り返し演算の繰り返しセット状
態５２に移行する。

【００５９】次に、図５に基づき本実施形態２に係るプ
ログラム制御装置の動作を説明する。この動作は、図５
に示すサイクル１〜サイクル１４を経て行われる。以下
に各サイクル中の動作について説明する。

【００６０】〈サイクル１〜７〉サイクル１〜７中は、
実施形態１同様のインストラクションにより、実施形態
１と同様の動作を行なうので、ここでは、説明を省略す
る。

【００６１】〈サイクル８〉サイクル８では、まず、イ
ンストラクションメモリ１のｎ＋６番地に格納されたイ
ンストラクション（ブロック繰り返し命令ｎ＋６）がイ
ンストラクションデコーダ２に送出される。

【００６２】すると、演算器Ａ６によって、繰り返し制
御メモリ１０から繰り返し命令ｎ＋２（ブロック繰り返
し２回目）が呼び出されて実行される。また、演算器Ｂ
４によって、命令ｎ＋５が実行される。そして、繰り返
し制御装置８の指示によりブロック繰り返しカウンタ９
の繰り返し命令数が１つディクリメントされる。また、
繰り返し制御装置８は未処理のブロック繰り返し命令数
を示す繰り返し演算待ち数を１にセットする。

【００６３】〈サイクル９〉サイクル９では、演算器Ａ
６によって、繰り返し制御メモリ１０から繰り返し命令
ｎ＋３（ブロック繰り返し２回目）が呼び出されて実行
される。

【００６４】ここでは、繰り返し命令数が０であるが、
ブロック繰り返し数が１であるので、ブロック繰り返し
数が１つディクリメントされ、繰り返し命令数は２にセ
ットされる。

【００６５】そして、ｎ＋６番地のブロック繰り返し命
令ｎ＋６により、繰り返し命令数＝１（２個の命令）及
びブロック繰り返し数＝２（３回のループ））が繰り返
し制御メモリ１０に書き込まれる。

【００６６】〈サイクル１０，１１〉サイクル１０，１
１では、演算器Ａ６によって、繰り返し制御メモリ１０
から繰り返し命令ｎ＋１、ｎ＋２（ブロック繰り返し３
回目）が順次呼び出されて実行される。そして、ブロッ
ク繰り返しカウンタ９により繰り返し命令数が１つディ
クリメントされ、続いて、繰り返し命令ｎ＋７、ｎ＋８
が繰り返し制御メモリ１０に順次書き込まれる。

【００６７】〈サイクル１２〉サイクル１２では、演算
器Ａ６によって、繰り返し制御メモリ１０から繰り返し
命令ｎ＋３（ブロック繰り返し３回目）が呼び出されて
実行される。また、演算器Ｂ４によって、命令ｎ＋９が
実行される。

【００６８】ここでは、繰り返し命令数が０であり、ブ
ロック繰り返し数が０であるが、繰り返し演算待ち数が
１であるので、ブロック繰り返しカウンタ９に繰り返し
命令数及びブロック繰り返し数がセットされる。このと
き、繰り返し制御装置８は繰り返し状態５３から繰り返
しセット状態５２に移行する。

【００６９】〈サイクル１３〉サイクル１３では、演算
器Ａ６によって、繰り返し制御メモリ１０から繰り返し
命令ｎ＋７（ブロック繰り返し１回目）が呼び出されて
実行される。また、演算器Ｂ４によって、命令ｎ＋１０
が実行される。そして、ブロック繰り返しカウンタ９に
より繰り返し命令数が１つディクリメントされる。

【００７０】このとき、すでに繰り返し命令は繰り返し
制御メモリ１０に格納されているので、繰り返し制御装
置８は繰り返しセット状態５２から繰り返し状態５３に
移行する。

【００７１】〈サイクル１４〉サイクル１４では、演算
器Ａ６によって、繰り返し制御メモリ１０から繰り返し
命令ｎ＋８（ブロック繰り返し１回目）が呼び出されて
実行される。また、演算器Ｂ４によって、命令ｎ＋１１
が実行される。

【００７２】ここでは、繰り返し命令数が０であるが、
ブロック繰り返し数が１であるので、ブロック繰り返し
数が１つディクリメントされ、繰り返し命令数は１にセ
ットされる。

【００７３】本実施形態２のプログラム制御装置によっ
ても、実施形態１のプログラム制御装置同様の効果を奏
することができる。加えて、本実施形態２のプログラム
制御装置によれば、命令を更に簡略化でき、命令数を一
層削減できる利点がある。

【００７４】（実施形態３）図６及び図７は本発明プロ
グラム制御装置の実施形態３を示す。まず、図６に基づ
き本実施形態３に係るプログラム制御装置のシステム構
成について説明する。

【００７５】このプログラム制御装置は、次に説明する
各装置に指示を与えるための命令が記憶されたインスト
ラクションメモリ２１と、インストラクションメモリ２
１からの出力をデコードし、各装置に指示を与えるイン
ストラクションデコーダ２２と、演算器Ａ２６及び演算
器Ｂ２４にデータを与えるデータメモリ２３とを備えて
いる。

【００７６】演算器Ｂ２４はデータメモリ２３からデー
タを受けとり、各種演算を行ない、演算結果をレジスタ
Ｂ２５に出力する繰り返し演算を実行する。演算器Ａ２
６はデータメモリ２３及びレジスタＡ２７からデータを
受けとり、各種演算を行ない、演算結果をレジスタＡ７
に出力する繰り返し演算を行なう。このように、本実施
形態３の演算器Ａ２６及び演算器Ｂ２４は、いずれも繰
り返し演算を行う。

【００７７】加えて、このプログラム制御装置には、ブ
ロック繰り返し制御を行なう繰り返し制御装置２８、ブ
ロック繰り返しカウンタＡ２９，Ｂ３０及び及びブロッ
ク繰り返し制御メモリＡ３１，Ｂ３２が搭載されてい
る。即ち、本実施形態３のプログラム制御装置では、繰
り返し制御メモリ及びブロック繰り返しカウンタがそれ
ぞれ２個ずつ設けられている点が、実施形態１のプログ
ラム制御装置のシステム構成と異なっている。

【００７８】上記繰り返し制御装置２８は、インストラ
クションデコーダ２２より出力されたブロック繰り返し
命令により、演算器Ａ２６、演算器Ｂ２４にブロック繰
り返し数及び繰り返し命令数を指示し、且つ繰り返し命
令を繰り返し制御メモリＡ３１，Ｂ３２に格納する。ま
た、繰り返し制御メモリＡ３１、Ｂ３２からの読み出し
を指示する。そして、演算が終了すると、演算が終了し
たことを演算器Ａ２６及び演算器Ｂ２４に指示する。

【００７９】ブロック繰り返しカウンタＡ２９は、ブロ
ック繰り返し制御装置２８の指示により、演算器Ａ２６
で行われる演算のブロック繰り返し数及び繰り返し命令
数をセットし、繰り返し演算を行なう毎にブロック繰り
返し数又は繰り返し命令数のカウント値を１つディクリ
メントする。また、ブロック繰り返しカウンタＢ３０
は、ブロック繰り返し制御装置２８の指示により、演算
器Ｂ２４で行われる演算のブロック繰り返し数及び繰り
返し命令数をセットし、繰り返し演算を行なう毎にブロ
ック繰り返し数又は繰り返し命令数のカウント値を１つ
ディクリメントする。

【００８０】繰り返し制御メモリＡ３１は、繰り返し制
御装置２８の指示により、演算器Ａ２６でのブロック繰
り返し命令を格納し、或いは読み出しをするためのもの
である。繰り返し制御メモリＢ３２は、繰り返し制御装
置２８の指示により、演算器Ｂ２４でのブロック繰り返
し命令を格納し、或いは読み出しをするためのものであ
る。

【００８１】本実施形態３の繰り返し制御装置２８は、
内部状態として演算器２６Ａ、２４Ｂそれぞれに対して
図２の状態を持つ。

【００８２】次に、図７に基づき本実施形態３に係るプ
ログラム制御装置の動作を説明する。この動作は、図７
に示すサイクル１〜サイクル１３を経て行われる。以下
に各サイクル中の動作について説明する。

【００８３】〈サイクル１〜７〉サイクル１〜７中は、
実施形態１同様のインストラクションにより、実施形態
１と同様の動作を行なうので、ここでは説明を省略す
る。

【００８４】〈サイクル８〉まず、サイクル８では、イ
ンストラクションメモリ２１のｎ＋６番地に格納された
インストラクション（ブロック繰り返し命令ｎ＋６）が
インストラクションデコーダ２２に送出される。

【００８５】すると、演算器Ａ２６によって、繰り返し
制御メモリＡ３１から繰り返し命令ｎ＋２（ブロック繰
り返し２回目）が呼び出されて実行される。また、演算
器Ｂ２４によって、命令ｎ＋５が実行される。そして、
ブロック繰り返しカウンタＡ２９により繰り返し命令数
Ａが１つディクリメントされる。

【００８６】このとき、繰り返し制御装置２８の演算器
Ｂ２４に対する繰り返し制御は待機状態４１から繰り返
しセット状態４２に移行する。

【００８７】〈サイクル９〉サイクル９では、演算器Ａ
２６によって、繰り返し制御メモリＡ３１から繰り返し
命令ｎ＋３（ブロック繰り返し２回目）が呼び出されて
実行される。

【００８８】ここでは、繰り返し命令数Ａが０である
が、ブロック繰り返し数Ａが１であるので、ブロック繰
り返し数Ａが１つディクリメントされ、繰り返し命令数
Ａは２にセットされる。

【００８９】続いて、繰り返し制御装置２８はインスト
ラクションメモリ２１のｎ＋６番地に格納されたブロッ
ク繰り返し命令ｎ＋６に基づき、繰り返し命令数Ｂ＝１
（２個の命令）及びブロック繰り返し数Ｂ＝２（３回の
ループ）を演算器２４Ｂの繰り返し制御のためにセット
する。そして、繰り返し演算終了フラグＢを“０”にセ
ットする。

【００９０】〈サイクル１０〉サイクル１０では、演算
器Ａ２６によって、繰り返し制御メモリＡ３１から繰り
返し命令ｎ＋１（ブロック繰り返し３回目）が呼び出さ
れて実行される。そして、ブロック繰り返しカウンタＡ
２９により繰り返し命令数Ａが１つディクリメントされ
る。

【００９１】また、演算器Ｂ２４によって、インストラ
クションメモリ２１のｎ＋７番地に格納された繰り返し
命令ｎ＋７（ブロック繰り返し１回目）が実行される。
そして、繰り返し制御装置２８の指示により、繰り返し
命令ｎ＋７が繰り返し制御メモリＢ３２に書き込まれ、
且つブロック繰り返しカウンタＢ３０の繰り返し命令数
Ｂが１つディクリメントされる。

【００９２】〈サイクル１１〉サイクル１１では、演算
器Ａ２６及び演算器Ｂ２４は共に繰り返し演算フラグが
“０”であるので、インストラクションデコーダ２２か
らの次の命令は演算器Ａ２６、Ｂ２４では実行されな
い。

【００９３】続いて、演算器Ａ２６によって、繰り返し
制御メモリＡ３１から繰り返し命令ｎ＋２（ブロック繰
り返し３回目）が呼び出されて実行される。そして、繰
り返し制御装置２８の指示により、ブロック繰り返しカ
ウンタＡ２９の繰り返し命令数Ａが１つディクリメント
される。

【００９４】また、演算器Ｂ２４によって、ｎ＋８番地
の繰り返し命令ｎ＋８（ブロック繰り返し１回目）が実
行される。そして、繰り返し命令ｎ＋８が繰り返し制御
メモリＢ３２に書き込まれる。

【００９５】ここでは、繰り返し命令数Ｂは０である
が、ブロック繰り返し数Ｂが２であるので、ブロック繰
り返し数Ｂが１つディクリメントされ、繰り返し命令数
Ｂは１にセットされる。

【００９６】繰り返し制御装置２８の演算器Ｂの繰り返
し制御が繰り返しセット状態４２から繰り返し状態４３
になる。

【００９７】〈サイクル１２〉サイクル１２では、演算
器Ａ２６及び演算器Ｂ２４は共に繰り返し演算フラグが
“０”であるので、インストラクションデコーダ２２か
らの次の命令は演算器Ａ２６及び２４Ｂでは実行されな
い。

【００９８】続いて、演算器Ａ２６によって、繰り返し
制御メモリＡ３１から繰り返し命令ｎ＋３（ブロック繰
り返し３回目）が呼び出されて実行される。また、演算
器Ｂ２４によって、繰り返し制御メモリＢ３２から繰り
返し命令ｎ＋７（ブロック繰り返し２回目）が呼び出さ
れて実行される。

【００９９】ここでは、繰り返し命令数Ａが０であり、
ブロック繰り返し数Ａが０であるので、ブロック繰り返
しカウンタＡ２９、Ｂ３０は停止し、繰り返し終了フラ
グＡは“１”となる。

【０１００】このとき、繰り返し制御装置２８の演算器
Ａに対する繰り返し制御は繰り返し状態４３から待機状
態４１に移行する。また、ブロック繰り返しカウンタＢ
３０により繰り返し命令数Ｂが１つディクリメントされ
る。

【０１０１】〈サイクル１３〉サイクル１３では、演算
器Ｂ２４によって、繰り返し制御メモリＢ３２から繰り
返し命令ｎ＋８（ブロック繰り返し２回目）が呼び出さ
れて実行される。

【０１０２】ここでは、繰り返し命令数Ｂが０である
が、ブロック繰り返し数Ｂが１であるので、ブロック繰
り返し数Ｂが１つディクリメントされ、繰り返し命令数
Ｂは１にセットされる。

【０１０３】本実施形態３のプログラム制御装置によれ
ば、ブロック繰り返し命令の実行中に、その命令と並列
に処理を行なっている命令中にブロック繰り返し命令が
あると、そのブロック繰り返し命令をブロック繰り返し
処理を行なっていない演算器Ａ２６（又は演算器Ｂ２
４）が繰り返し実行するので、より一層の高速演算化を
図ることができるプログラム制御装置を実現できる。

【０１０４】

【発明の効果】請求項１又は請求項４記載の本発明によ
れば、第２の命令の繰り返し実行に並列して、インスト
ラクションメモリのｎ＋ｘ＋１番地以降の番地に格納さ
れた命令を順次実行するように第２の演算器に指示する
構成をとるので、ブロック繰り返し命令とブロック繰り
返し命令に続く命令群を並列して実行することができ
る。このため、上記従来のプログラム制御装置に比べて
高速演算が可能になる。また、並列実行される命令の１
つは、ブロック繰り返し命令であるので、命令が簡略化
でき、命令数を削減することができる。

【０１０５】また、特に請求項２又は請求項５記載の本
発明によれば、ブロック繰り返し命令の実行中に、その
命令と並列に実行される命令中にブロック繰り返し命令
があると、そのブロック繰り返し命令を繰り返し制御メ
モリに格納する構成をとるので、実行中のブロック繰り
返し実行の終了に続いて他のブロック繰り返し実行を行
うことができる。しかも、これらのブロック繰り返し命
令と並列して、繰り返し命令に続く命令群を実行できる
ので、上記従来のプログラム制御装置に比べて高速演算
が可能になる。加えて、この構成によれば、命令を更に
簡略化でき、命令数を一層削減することができる。

【０１０６】また、特に請求項３又は請求項６記載の本
発明によれば、ブロック繰り返し命令の実行中に、その
命令と並列に処理を行なっている命令中にブロック繰り
返し命令があると、そのブロック繰り返し命令をブロッ
ク繰り返し処理を行なっていない演算器で繰り返し実行
を行なう構成をとるので、より一層の高速演算化を図る
ことができるプログラム制御装置を実現できる。

【０１０７】加えて、この構成においても、ブロック繰
り返し命令実行とその命令と並列に処理を行なっている
命令中のブロック繰り返し命令とそれに続く命令群の並
列実行を行うことができるので、この点においても、プ
ログラム制御装置の一層の高速演算化を図ることができ
る。

【図面の簡単な説明】

【図１】実施形態１に係るプログラム処理装置のシステ
ム構成を示すブロック図。

【図２】実施形態１において使用する繰り返し制御装置
の状態遷移を示す図。

【図３】実施形態１に係るプログラム処理装置の動作手
順を示す図。

【図４】実施形態２において使用する繰り返し制御装置
の状態遷移を示す図。

【図５】実施形態２に係るプログラム処理装置の動作手
順を示す図。

【図６】実施形態３に係るプログラム処理装置のシステ
ム構成を示すブロック図。

【図７】実施形態２に係るプログラム処理装置の動作手
順を示す図。

【図８】従来のプログラムリピート処理装置のシステム
構成を示すブロック図。

【図９】従来のプログラムリピート並列処理装置のシス
テム構成を示すブロック図。

【符号の説明】

１，２１ インストラクションメモリ ２，２２ インストラクションデコーダ ３，２３ データメモリ ４，２４ 演算器Ｂ ５，２５ レジスタＢ ６，２６ 演算器Ａ ７，２７ レジスタＡ ８，２８ 繰り返し制御装置 ９ ブロック繰り返しカウンタ １０ 繰り返し制御メモリ ２９ ブロック繰り返しカウンタＡ ３０ ブロック繰り返しカウンタＢ ３１ 繰り返し制御メモリＡ ３２ 繰り返し制御メモリＢ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１の演算器及び第２の演算器を備えた
   プログラム制御装置のプログラム制御方法であって、 インストラクションメモリのｎ番地に格納された第１の
   命令に基づき、ｎ＋１番地からｎ＋ｘ（ｘは１以上の正
   の整数）番地に格納されたｘ個の第２の命令の繰り返し
   実行を該第１の演算器に指示するステップと、 該第２の命令の繰り返し実行に並列して、該インストラ
   クションメモリのｎ＋ｘ＋１番地以降の番地に格納され
   た命令を順次実行するように該第２の演算器に指示する
   ステップとを包含するプログラム制御方法。
2. 【請求項２】 第１の演算器及び第２の演算器を備えた
   プログラム制御装置のプログラム制御方法であって、 インストラクションメモリのｎ番地に格納された第１の
   命令に基づき、ｎ＋１番地からｎ＋ｘ（ｘは１以上の正
   の整数）番地に格納されたｘ個の第２の命令の繰り返し
   実行を該第１の演算器に指示するステップと、 該第２の命令の繰り返し実行中に、該第２の命令と並列
   に実行され、該インストラクションメモリのｎ＋ｘ＋１
   番地以降の番地に格納された第３の命令であって、ｎ＋
   ｘ＋ｙ（ｙは１以上の正の整数）番地に格納された繰り
   返し実行命令を該第１の演算器に指示するステップと、 該インストラクションメモリのｎ＋ｘ＋ｙ＋１番地から
   ｎ＋ｘ＋ｙ＋ｍ（ｍは１以上の正の整数）番地に格納さ
   れたｍ個の繰り返し実行を行なう第４の命令があると、
   該第４の命令を繰り返し制御メモリに格納し、該第２の
   命令による繰り返し実行が終了した直後に該第４の命令
   の繰り返し実行を該第１の演算器に指示するステップ
   と、 該第２の命令及び該第４の命令と並列にｎ＋ｘ＋ｙ＋ｍ
   ＋１番地以降の番地に格納された命令を順次実行するス
   テップとを包含するプログラム制御方法。
3. 【請求項３】 第１の演算器及び第２の演算器を備えた
   プログラム制御装置のプログラム制御方法であって、 インストラクションメモリのｎ番地に格納された第１の
   命令に基づき、ｎ＋１番地からｎ＋ｘ（ｘは１以上の正
   の整数）番地に格納されたｘ個の第２の命令の繰り返し
   実行を該第１の演算器に指示するステップと、 該第２の命令の繰り返し実行中に、該第２の命令と並列
   に実行され、該インストラクションメモリのｎ＋ｘ＋１
   番地以降の番地に格納された第３の命令であって、ｎ＋
   ｘ＋ｙ（ｙは１以上の正の整数）番地に格納された繰り
   返し実行命令を該第２の演算器に指示するステップと、 該インストラクションメモリのｎ＋ｘ＋ｙ＋１番地から
   ｎ＋ｘ＋ｙ＋ｍ番地に格納したｍ個の繰り返し実行を行
   なう第４の命令があると、該第２の命令の繰り返し実行
   を処理していない該第２の演算器により、該第４の命令
   の繰り返し処理を実行させるステップと、 該第２の命令又は該第４の命令による繰り返し処理が早
   く終了した該演算器を用いて、ｎ＋ｘ＋ｙ＋ｍ＋１番地
   以降の番地に格納した命令を順次実行するステップとを
   包含するプログラム制御方法。
4. 【請求項４】 請求項１記載のプログラム制御方法を実
   行するプログラム制御装置であって、 繰り返し実行を指示する第１の命令及び該第１の命令の
   次番地以降にｘ個格納された第２の命令を含む複数の命
   令が記憶されたインストラクションメモリと、 該第１の命令及び該第２の命令をデコードし、各種制御
   信号を出力するデコーダと、 該第１の命令によりセットされ、繰り返し命令が実行さ
   れる毎に繰り返し命令数又はブロック繰り返し数の値を
   １つずつディクリメントするカウンタと、 ブロック繰り返しを行なうｘ個の繰り返し命令を記憶す
   る繰り返し制御メモリと、 該第１の命令がデコードされると、該ブロック繰り返し
   数及び該繰り返し命令数のセットを実行する一方、該第
   ２の命令が実行される毎に、該カウンタに対して該ブロ
   ック繰り返し数及び繰り返し命令数を示すカウント値を
   指示し、且つ繰り返し演算が終了した時点で、該第１の
   演算器に命令の終了を指示する繰り返し制御装置とを備
   えたプログラム制御装置。
5. 【請求項５】 請求項２記載のプログラム制御方法を実
   行するプログラム制御装置であって、 繰り返し実行を指示する第１の命令、インストラクショ
   ンメモリの該第１の命令の次番地以降にｘ個格納された
   第２の命令、繰り返し実行を指示する第３の命令及び該
   第３の命令に続く繰り返し処理を実行するｍ個の第４の
   命令を含む複数の命令が記憶されたインストラクション
   メモリと、 これらの命令をデコードし、各種制御信号を出力するデ
   コーダと、 該第１の命令によりセットされ、繰り返し命令が実行さ
   れる毎に繰り返し命令数又はブロック繰り返し数の値を
   １つずつディクリメントするカウンタと、 該ブロック繰り返しを行なうｘ個の該第２の命令及び該
   ｍ個の該第４の命令を記憶する繰り返し制御メモリと、 該第１の命令がデコードされると、該ブロック繰り返し
   数及び該繰り返し命令数を該カウンタにセットし、該第
   ２の命令が実行される毎に該カウンタに対して該該繰り
   返しブロック数及び該繰り返し命令数を示すカウント値
   を指示し、繰り返し演算が終了した時点で終了したこと
   を該第１の演算器に指示し、且つ該第３の命令がデコー
   ドされると、該第４の命令を該繰り返し制御メモリに格
   納し、該第２の命令が終了すると、引き続いて該第４の
   命令を実行することを該第１の演算器に指示する繰り返
   し制御装置とを備えたプログラム制御装置。
6. 【請求項６】 請求項３記載のプログラム制御方法を実
   行するプログラム制御装置であって、 繰り返し実行を指示する第１の命令、インストラクショ
   ンメモリの該第１の命令の次番地以降にｘ個格納された
   第２の命令、繰り返し実行を指示する第３の命令及び該
   第３の命令に続く繰り返し処理を実行するｍ個の第４の
   命令を含む複数の命令が記憶されたインストラクション
   メモリと、 これらの命令をデコードし、各種制御信号を出力するデ
   コーダと、 該第１の命令によりセットされ、繰り返し命令が実行さ
   れる毎に繰り返し命令数又はブロック繰り返し数の値を
   １つずつディクリメントする第１のカウンタと、該第３の命令によりセットされ、繰り返し命令が実行さ
   れる毎に繰り返し命令数又はブロック繰り返し数の値を
   １つずつディクリメントする第２のカウンタと、 ブロック繰り返しを行なうｘ個の前記第２の命令及びｍ
   個の前記第４の命令を記憶する繰り返し制御メモリと、 該第１の命令がデコードされると、該第１のカウンタに
   対して、該ブロック繰り返し数及び該繰り返し命令数を
   セットし、該第２の命令が実行される毎に該ブロック繰
   り返し数及び該繰り返し命令数を示すカウント値を指示
   し、繰り返し演算が終了した時点で終了したことを該第
   １の演算器に指示すると共に、該第３の命令がデコード
   されると、該第２の演算器に対して、該第３の命令によ
   り該第４の命令を行なうことを指示し、該第２のカウン
   タに対して、該第４の命令のブロック繰り返し数及び該
   繰り返し命令数をセットし、該第４の命令が実行される
   毎に該ブロック繰り返し数及び該繰り返し命令数を示す
   カウント値を指示し、且つ該第２の命令と該第４の命令
   が先に終了した演算器に対して、該第４の命令以降の番
   地に格納された命令を順次実行させる繰り返し制御装置
   とを備えたプログラム制御装置。