JP3528770B2 - 同期化の異常検出機能を備えた同期化回路、半導体集積回路、及び情報処理装置 - Google Patents

同期化の異常検出機能を備えた同期化回路、半導体集積回路、及び情報処理装置

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JP3528770B2
JP3528770B2 JP2000255656A JP2000255656A JP3528770B2 JP 3528770 B2 JP3528770 B2 JP 3528770B2 JP 2000255656 A JP2000255656 A JP 2000255656A JP 2000255656 A JP2000255656 A JP 2000255656A JP 3528770 B2 JP3528770 B2 JP 3528770B2
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clock
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は同期化の異常検出機
能を備えた同期化回路と、この同期化回路を組み込んだ
半導体集積回路及び情報処理装置に関し、特にシリアル
データを受信してパラレルデータに変換して使用する際
の同期化における異常を検出する技術に関する。
【0002】
【従来の技術】データを転送する方法としてデータを複
数ビットまとめて転送するパラレル転送と、1ビットず
つ転送するシリアル転送とがある。近年シリアル転送は
光による転送が普及し転送速度が高速化する傾向にあ
る。シリアル転送では、受信したシリアルデータをパラ
レルデータに変換するシリアルパラレル変換回路を備え
ており、シリアルパラレル変換回路はシリアルデータを
パラレルデータに変換するする機能と、シリアルデータ
からパラレルデータに同期したクロックの生成を行う機
能がある。
【0003】この生成クロックは、シリアルデータから
抽出されるためシリアルデータに乱れが発生すると生成
クロックも乱れることになり、この乱れが装置に誤動作
を誘発する場合がある。
【0004】特にシリアルインタフェースが光インタフ
ェースの場合には、送出側の光データリンクの電源のオ
ン時や光ケーブルの挿抜時や伝送路による光の減衰等の
原因により一時的に入力光が不安定な状態となり生成ク
ロックが乱れることがある。
【0005】従来の同期化回路の一例を図5に示す。図
5の同期化回路40は、クロック信号CLK1の1クロ
ック(以降1Tと略す)幅の入力タイミング信号T−I
Nを、2段同期及び前衛微分回路によって同期化しクロ
ック信号CLK2の1T幅の出力タイミング信号T−O
UTを作成する回路である。CLK1信号はシリアルデ
ータから抽出されたクロックに相当し、CLK2信号は
シリアルデータを受信して動作する回路又は装置内の基
準クロックである。
【0006】レジスタ41はセット・リセット型のフリ
ップフロップで構成され、CLK1をクロック信号と
し、入力信号T−INを受けると“1”にセットされ
る。レジスタ42、レジスタ43、レジスタ44はデー
タ型のフリップフロップであり、CLK2をクロック信
号とし、それぞれレジスタ41、レジスタ42、レジス
タ43の出力を受けるようになっている。レジスタ42
とレジスタ43は同期をとるためのレジスタであり、レ
ジスタ44はレジスタ43出力の前衛微分を実行するた
めに設けられたレジスタである。
【0007】ANDゲート45は、入力の論理積を出力
するゲートで、レジスタ43の出力を前衛微分し、T−
OUT信号を作成する。レジスタ43が“1”となる
と、T−OUT信号が1T間だけ出力され、次にレジス
タ43の出力をリセット入力としているレジスタ41が
リセットされて、次のT−IN信号を受け付けられる状
態になる。
【0008】従って、レジスタ41がリセットされた後
に次のT−INが入力された場合(許容範囲内)は正し
く動作するが、レジスタ41のリセットと同じかそれ以
前のタイミングで次のT−INが入力された場合(許容
範囲外)は次のT−INは正しくレジスタ41にセット
されず、正常に動作しなくなる。
【0009】図6は、タイミング信号T−INが同期化
の許容範囲内で入力され同期化される場合の動作を説明
するタイミングチャートである。T−INがCLK1
=A1で“1”となると、レジスタ41はCLK1=A
2にて“1”にセットされる。レジスタ42はCLK2
=B3にて“1”にセットされ、次にレジスタ43がC
LK2=B4にて“1”にセットされと、レジスタ43
が“1”でレジスタ44が“0”となるのでANDゲー
ト45の出力T−OUTがCLK2=B4〜B5の1T
間“1”となり、T−INに同期化されたT−OUTが
得られる。次に、レジスタ41がCLK1=A5でリセ
ットされ、CLK1=A6以降に入力されたT−INが
正しく処理できるようになるので、CLK1=A7で入
力されたT−INは正しく処理される。
【0010】図7は、CLK1が何らかの原因で乱れて
不正となり、周期が短くなって許容範囲を越えた場合の
動作を示したタイミングチャートである。T−INが
CLK1=C1で入力されるとCLK1=A2でレジス
タ41がセットされ以降レジスタ41〜44は図6と同
様に動作し、CLK2=D4でT−OUTを出力する。
【0011】図7の場合は、クロック周期が速くなるた
め、レジスタ41のリセットはCLK1=C8のタイミ
ングとなるが、次のT−INがC7で発生するとレジ
スタ41はCLK1=C8のタイミングでセットとりセ
ット指示が衝突し結果リセットされる。このため、次の
T−INが入力されたことが、レジスタ41に伝達され
なくなり、T−OUT信号も出力されなくなってしま
う。
【0012】T−IN信号が、例えば、シリアルデータ
が受信されたことを示す信号等である場合は、受信側の
回路や装置にその旨が伝えられなくなるので、それ以降
は正しく受信したデータを制御することができなくな
る。
【0013】
【発明が解決しようとする課題】しかしながら、従来の
技術では、上述した異常が発生しても、上述の不正の発
生を検出する手段がなかったため、不正に気づかずに不
正な状態のまま処理が進められてしまい、後になってデ
ータ化け等の重大な障害の発生に気づくというような問
題があった。
【0014】本発明の目的は、このような同期化回路に
おいて上述のように正しく同期化できなかったことを検
出するための手段を提供するものであり、これにより障
害の影響の範囲が拡大しないようにすることを可能とす
る。
【0015】
【課題を解決するための手段】本発明の第1の同期化回
路は、第1のクロックの1つ分の幅を持つ信号Aを受け
てこれを同期化して第2のクロックの1つ分の幅のパル
ス信号Bにして出力する同期化回路であって、前記第1
のクロックで動作して前記信号Aを受ける第1のレジス
タと、前記第2のクロックで動作し、前記第1のレジス
タの出力を受けて同期化した前記信号Bを作成する作成
回路とを有し、前記第1のレジスタは、セットされると
前記作成回路にて前記信号Bの作成が終了するまでセッ
ト状態を維持しておくように制御され、前記信号Aと前
記第1のレジスタの出力との論理積の結果で同期化の異
常を検出することを特徴とする。
【0016】本発明の第2の同期化回路は、第1のクロ
ックの1つ分の幅を持つ信号Aを受けてこれを同期化し
て第2のクロックの1つ分の幅のパルス信号Bにして出
力する同期化回路であって、前記第1のクロックで動作
して前記信号Aを受ける第1のレジスタと、前記第2の
クロックで動作して前記第1のレジスタの出力を受ける
第2のレジスタと、前記第2のクロックで動作して前記
第2のレジスタの出力を受ける第3のレジスタと、前記
第2のクロックで動作して前記第3のレジスタの出力を
受ける第4のレジスタと、前記第3のレジスタの出力と
前記第4のレジスタの出力の反転値との論理積により前
記信号Bを作成する回路とを有し、前記第1のレジスタ
は前記第3のレジスタの出力によりリセットされるよう
に制御され、前記第1のレジスタの出力と前記信号Aと
の論理積により同期化の異常を検出することを特徴とす
る。
【0017】本発明の第1の半導体集積回路は、第1の
クロックの1つ分の幅を持つ信号Aを受けてこれを同期
化して第2のクロックの1つ分の幅のパルス信号Bにし
て出力する同期化回路を有し、前記同期化回路は、前記
第1のクロックで動作して前記信号Aを受ける第1のレ
ジスタと、前記第2のクロックで動作して前記第1のレ
ジスタの出力を受ける第2のレジスタと、前記第2のク
ロックで動作して前記第2のレジスタの出力を受ける第
3のレジスタと、前記第2のクロックで動作して前記第
3のレジスタの出力を受ける第4のレジスタと、前記第
3のレジスタの出力と前記第4のレジスタの出力の反転
値との論理積により前記信号Bを作成する回路と、前記
第3のレジスタの出力によりリセットされるように制御
される前記第1のレジスタの出力と前記信号Aとの論理
積により同期化の異常を検出する回路とを有する。
【0018】本発明の第2の半導体集積回路は、シリア
ルデータを受信してこれをパラレルデータに変換して内
部で処理する回路を含んだ半導体集積回路であって、シ
リアルデータをパラレルデータに変換するシリアルパラ
レル変換回路と、前記シリアルパラレル変換回路から出
力される第1のクロックで動作し、変換された前記パラ
レルデータをデータバッファに書き込む書き込み制御回
路と、前記データバッファに前記パラレルデータを書き
込んだことを通知する信号Aを前記書き込み制御回路か
ら受けて前記半導体集積回路で使用する第2のクロック
に同期した信号Bにする同期化回路と、前記第2のクロ
ックで動作し、前記信号Bを受けて前記データバッファ
から前記パラレルデータを読み出す制御をする読み出し
制御回路とを有し、前記同期化回路は、前記第1のクロ
ックで動作して前記信号Aを受ける第1のレジスタと、
前記第2のクロックで動作して前記第1のレジスタの出
力を受ける第2のレジスタと、前記第2のクロックで動
作して前記第2のレジスタの出力を受ける第3のレジス
タと、前記第2のクロックで動作して前記第3のレジス
タの出力を受ける第4のレジスタと、前記第3のレジス
タの出力と前記第4のレジスタの出力の反転値との論理
積により前記信号Bを作成する回路と、前記第3のレジ
スタの出力によりリセットされるように制御される前記
第1のレジスタの出力と前記信号Aとの論理積により同
期化の異常を検出する回路とを有する。
【0019】本発明の第1の情報処理装置は、第1のク
ロックの1つ分の幅を持つ信号Aを受けてこれを同期化
して第2のクロックの1つ分の幅のパルス信号Bにして
出力する同期化回路を有し、前記同期化回路は、前記第
1のクロックで動作して前記信号Aを受ける第1のレジ
スタと、前記第2のクロックで動作して前記第1のレジ
スタの出力を受ける第2のレジスタと、前記第2のクロ
ックで動作して前記第2のレジスタの出力を受ける第3
のレジスタと、前記第2のクロックで動作して前記第3
のレジスタの出力を受ける第4のレジスタと、前記第3
のレジスタの出力と前記第4のレジスタの出力の反転値
との論理積により前記信号Bを作成する回路とを有し、
前記第1のレジスタは前記第3のレジスタの出力により
リセットされるように制御され、前記第1のレジスタの
出力と前記信号Aとの論理積により同期化の異常を検出
する回路を有することを特徴とする。
【0020】本発明の第2の情報処理装置は、シリアル
データを受信してこれをパラレルデータに変換して内部
で処理する情報処理装置であって、シリアルデータをパ
ラレルデータに変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路から出力される第1のク
ロックで動作し、変換された前記パラレルデータをデー
タバッファに書き込む書き込み制御回路と、前記データ
バッファに前記パラレルデータを書き込んだことを通知
する信号Aを前記書き込み制御回路から受けて前記情報
処理装置で使用する第2のクロックに同期した信号Bに
する同期化回路と、前記第2のクロックで動作し、前記
信号Bを受けて前記データバッファから前記パラレルデ
ータを読み出す制御をする読み出し制御回路とを有し、
前記同期化回路は、前記第1のクロックで動作して前記
信号Aを受ける第1のレジスタと、前記第2のクロック
で動作し、前記第1のレジスタの出力を受けて同期化し
た前記信号Bを作成する回路と、セットされると前記作
成回路にて前記信号Bの作成が終了するまでセット状態
を維持しておくように制御される前記第1のレジスタの
出力と前記信号Aとの論理積をとり同期化の異常が発生
したことを検出する回路とを有する。
【0021】本発明の第3の情報処理装置は、シリアル
データを受信してこれをパラレルデータに変換して内部
で処理する情報処理装置であって、シリアルデータをパ
ラレルデータに変換するシリアルパラレル変換回路と、
前記シリアルパラレル変換回路から出力される第1のク
ロックで動作し、変換された前記パラレルデータをデー
タバッファに書き込む書き込み制御回路と、前記データ
バッファに前記パラレルデータを書き込んだことを通知
する信号Aを前記書き込み制御回路から受けて前記情報
処理装置で使用する第2のクロックに同期した信号Bに
する同期化回路と、前記第2のクロックで動作し、前記
信号Bを受けて前記データバッファから前記パラレルデ
ータを読み出す制御をする読み出し制御回路とを有し、
前記同期化回路は、前記第1のクロックで動作して前記
信号Aを受ける第1のレジスタと、前記第2のクロック
で動作して前記第1のレジスタの出力を受ける第2のレ
ジスタと、前記第2のクロックで動作して前記第2のレ
ジスタの出力を受ける第3のレジスタと、前記第2のク
ロックで動作して前記第3のレジスタの出力を受ける第
4のレジスタと、前記第3のレジスタの出力と前記第4
のレジスタの出力の反転値との論理積により前記信号B
を作成する回路と、前記第3のレジスタの出力によりリ
セットされるように制御される前記第1のレジスタの出
力と前記信号Aとの論理積により同期化の異常を検出す
る回路とを有する。
【0022】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は本発明の同期
化回路のブロック図である。図1は、従来の同期化回路
40を示した図5に対して、同期化のエラー検出に関す
る回路としてANDゲート16とレジスタ17を付加し
ている。
【0023】本発明の同期化回路10は、クロック信号
CLK1の1T幅の入力タイミング信号T−INを、2
段同期及び前衛微分回路によって同期化しクロック信号
CLK2の1T幅の出力タイミング信号T−OUTを作
成する回路である。
【0024】レジスタ11はセット・リセット型のフリ
ップフロップで構成され、CLK1をクロック信号と
し、入力信号T−INを受けると“1”にセットされ
る。レジスタ12、レジスタ13、レジスタ14はデー
タ型のフリップフロップであり、CLK2をクロック信
号とし、それぞれレジスタ11、レジスタ12、レジス
タ13の出力を受けるようになっている。レジスタ12
とレジスタ13は同期をとるためのレジスタであり、レ
ジスタ14はレジスタ13出力の前衛微分を実行するた
めに設けられたレジスタである。
【0025】ANDゲート15は、論理積をとるゲート
で、レジスタ13の出力を前衛微分し、T−OUT信号
を作成する。レジスタ13が“1”でレジスタ14が
“0”となる1T間だけT−OUT信号を“1”として
出力され、一方で、この間にレジスタ13の出力をリセ
ット入力としているレジスタ11がリセットされて、次
のT−IN信号を受け付けられるようにする。
【0026】従って、レジスタ11がリセットされた後
に次のT−INが入力された場合(許容範囲内)は正し
く動作するが、レジスタ11のリセットと同じかそれ以
前のタイミングで次のT−INが入力された場合(許容
範囲外)は次のT−INは正しくレジスタ11にセット
されず、正常に動作しなくなる。
【0027】ANDゲート16はこの状態を検出する論
理積回路であり、レジスタ11が“1”の際に次のT−
INが入力され“1”となると“1”を出力し、レジス
タ17をセットする。レジスタ17はエラー処理におい
てレジスタ17をリセットする指示等で生成されるリセ
ット信号によりリセットされる。レジスタ17の出力は
同期化エラー検出信号としてエラーを処理する手段(図
示しない)へ通知される。
【0028】次に、本発明の同期化回路の動作について
説明する。図2は、本発明の同期化回路10において正
常に同期化が実行される場合の動作を示したフローチャ
ートである。図2における動作は従来の同期化回路40
の正常動作のフローチャートの図6と同様に動作するの
で詳細な説明は省略する。図2では、T−INとT−
INが誤動作しない間隔を保っているために、正常に
動作する。このため、レジスタ17はセットされず、同
期化エラー検出信号も“0”ままである。
【0029】図3は、CLK1が何らかの原因で乱れて
不正となり、周期が早くなって許容範囲を越えて異常と
なった場合の動作を示したタイミングチャートである。
T−INがCLK1=C1で入力されるとCLK1=
C2でレジスタ11がセットされ以降レジスタ11〜1
4は図2と同様に動作し、CLK2=D4でレジスタ1
3がセットされるとCLK2=D4から1T間T−OU
Tが出力され、同時にレジスタ11のリセットを指示
する。
【0030】図3の場合は、クロック周期が異常に短く
なっているため、レジスタ11のリセットタイミングは
CLK1=C8のタイミングとなり、CLK1=C7で
入力された次のT−INのセットタイミングと衝突し
結果レジスタ11はセットされずリセットされてしま
う。この際、T−INとレジスタ11はともに“1”
となっているため、ANDゲート16の出力も“1”と
なり、CLK1=C8のタイミングでレジスタ17がセ
ットされる。
【0031】このため、T−INの入力がレジスタ1
1に伝達されず、T−INに対応するT−OUT信号
は作成されなくなってしまう。上記の衝突タイミングで
セットを優先するようにしても、レジスタ11もレジス
タ13も“1”の状態が1T伸びるだけなので、レジス
タ13の前衛微分で作成されるT−OUTはやはり出力
されずに喪失する。
【0032】以上のようにして、同期化回路10におい
て、入力信号T−INのタイミングが許容範囲外となっ
た場合、ANDゲート16で検出できるようにした。こ
のように簡単な回路の追加によって異常の発生を検出で
きるので、少ないコストにより効率的に信頼性を向上さ
せることができる。
【0033】次に、図1の同期化回路10を組み込んだ
回路の一例について説明する。図4は情報処理装置20
に含まれるデータ受信部分を示すブロック図である。こ
こで、情報処理装置20とは、情報処理装置本体や、通
信インタフェースを制御する装置又はボードや、システ
ム全体と考えるものとする。
【0034】図4に示した情報処理装置20内のデータ
受信部は、シリアルデータX30を受信してパラレルデ
ータX31に変換し、データバッファ23と同期化回路
10を設けて内部クロック(CLK2)に同期化させて
受信したデータを情報処理装置20内に分配する回路を
含み、読み出しデータX32は内部バスに接続する場合
もある。
【0035】図4のデータ受信部の構成は、入力のシリ
アルデータX30をパラレルデータX31へ変換するシ
リアルパラレル変換回路21と、シリアルパラレル変換
回路21で変換されたパラレルデータX31を一時的に
保持するデータバッファ23と、データバッファ23の
書き込みを制御する書き込み制御回路22と、データバ
ッファ23の読み出しを制御する読み出し制御回路24
と、同期化回路10とを含む。
【0036】シリアルデータX30は、通信路(図示し
ない)から受信した信号であり、光インタフェースから
受信した場合は光信号を電気信号に変換した後の信号で
ある。シリアルパラレル変換回路21は、受信したシリ
アルデータX30をパラレルデータX31に変換して出
力する。この際に、シリアルデータX30からこれに同
期したクロック信号(CLK1)を作成し出力する。
【0037】CLK1に対して情報処理装置20は内部
の動作で使用するクロックCLK2があり、書き込み制
御回路22と、データバッファ23の書き込みについて
は、CLK1で動作し、読み出し制御回路24とデータ
バッファ23の読み出しについてはCLK2で動作し、
同期化回路10はCLK1とCLK2を用いて入力信号
T−INを同期化する。
【0038】シリアルパラレル変換回路21の出力のパ
ラレルデータX31は書き込み制御回路22の制御によ
ってデータバッファ23へ書き込まれる。書き込み制御
回路22は書き込んだことを通知する書き込み通知信号
X36(T−INに相当)を同期化回路10で同期化し
て書き込み通知信号X37(T−OUT)で読み出し制
御回路24へ出力する。
【0039】データバッファ23の出力の読み出しデー
タX32は情報処理装置20の内部へ分配されるが、読
み出しデータX32を受け取る回路がCLK2で動作す
るので、読み出しデータX32もCLK2に合わせて出
力されなければならない。このため、読み出し制御回路
24はCLK2で動作する必要があり、CLK1で動作
する書き込み制御回路22から受ける信号に関しては同
期化回路10で同期化して受けるようにする。この他に
も、CLK2と異なるクロックで動作するタイミング信
号を同期化する際にも同期化回路10を使用することが
できる。
【0040】読み出し制御回路24は、図示しないが例
えば、データバッファ23の書き込みアドレスを保持す
る書き込みポインタと読み出しアドレスを保持する読み
出しポインタを持っており、同期化回路10から書き込
み通知信号X37(T−OUT)を受けると、書き込み
ポインタを1つ進め、データバッファ23の出力データ
の受け取り先からの読み出し指示があるとデータバッフ
ァ23からデータを出力し読み出しポインタを1つ進め
るといった制御を行う。
【0041】信号X34は、書き込み許可信号や書き込
みアドレス信号等を含んでおり、信号X35は読み出し
アドレスや出力許可信号を含んでいる。ただし、データ
バッファ23の出力がバスに接続されていないような場
合は、常時出力状態とすることで出力許可信号は不要と
なる。
【0042】同期化回路10は、図1に示す回路であ
り、T−IN(書き込み通知信号X36)、CLK1、
CLK2を入力としてT−OUT(書き込み通知信号X
37)と同期化エラー検出信号X38を出力する。受信
したシリアルデータX30に乱れが生じて、シリアルパ
ラレル変換回路21でシリアルデータX30から抽出し
たクロック信号CLK1が図3のように乱れると、同期
化回路10は同期化エラー検出信号X38を“1”とし
てエラーの発生を通知する。
【0043】以上のように、受信されたシリアルデータ
X30は、シリアルパラレル変換回路21でパラレルデ
ータX31に変換されて出力され、書き込み制御回路2
2の制御によってパラレルデータX31がデータバッフ
ァ23に書き込まれる。書き込み制御回路22はデータ
バッファ23へのパラレルデータX31の書き込み実行
を通知する書き込み通知信号X36を同期化回路10に
送り、同期化回路10はCLK2に同期した書き込み通
知信号X37を作成して読み出し制御回路24へ送る。
【0044】読み出し制御回路24は書き込み通知信号
X37によってデータバッファ23へのデータの書き込
みがあったことを知り、書き込みポインタを+1進め、
データバッファ23のデータを受ける回路の指示や状態
に従って読み出しデータX32を送り、読み出しポイン
タを+1進める。
【0045】以上の動作を繰り返すことにより、次々と
受信したシリアルデータをパラレルデータに変換して情
報処理装置20に取り込んでいくが、図3のようなクロ
ック周期が乱れる異常が発生すると、書き込み制御回路
22から読み出し制御回路24へ書き込みの通知信号が
伝わらなくなるため、実際にはデータバッファ23へデ
ータが書き込まれていても、データバッファ23にデー
タが届いていないように見える。このため、データバッ
ファ23へのデータ書き込み回数と読み出し制御回路2
4の認識する書き込み回数とがずれるため、以降正しく
データを処理することができなくなり、このまま処理を
続けるとデータを取り違えて不正な処理をしてしまい、
データ化けのような重大な障害を引き起こす可能性もあ
る。
【0046】情報処理装置20は、同期化エラー検出信
号X38によりエラー発生の通知を受けると、予め決め
られている、エラー処理手段に対してこれを通知し、エ
ラー処理手段によって、回復処理等の救済が可能とな
る。エラー処理手段による処理によって、シリアルデー
タX30の受信が正常にできるようになる前に、同期化
回路10内のレジスタ17はリセットされ、また、読み
出し制御回路24等も初期状態にリセットされる。
【0047】以上のように、情報処理装置20のデータ
受信部に同期化エラー検出回路を設けた同期化回路10
を組み込むことによって、同期異常の発生を簡単に検出
可能となり、これをエラー処理手段に通知して処理する
ことにより、データ化け等の重大な影響を及ぼす障害を
事前に回避することができるので、情報処理装置20の
信頼性を高めることができる。
【0048】次に半導体集積回路に同期化回路10を組
み込んだ場合について説明する。この場合の構成は、図
4において、情報処理装置20を半導体集積回路と読み
替えればよく、また動作も同じとなるので構成、動作に
ついての説明は省略する。同期化回路10を組み込んだ
半導体集積回路としては、シリアル通信特に光インタフ
ェースの通信路の受信機能を組み込んだ1チップの半導
体集積回路(LSIやIC)が考えられ、この半導体集
積回路内にエラー処理手段が組み込まれていない場合
は、同期化エラー検出信号は単独又は他の信号に含まれ
るように半導体集積回路チップ外へ出力されるように実
現されるべきである。
【0049】また、図4に示したデータ受信回路以外で
も、同期化が必要な場合に同期化回路10を組み込ん
で、同期化エラーを簡単に検出可能となるので、図4の
構成に範囲を限定するものではなく広く適用ができるこ
とは明らかである。
【0050】
【発明の効果】上述したように本発明の同期化回路によ
れば、簡単なチェック回路を付加することにより、同期
化の異常を簡単に検出することができるという効果があ
り、さらに、この同期化回路を情報処理装置又はシステ
ムに組み込むことにより装置又はシステムの信頼性を向
上できるという効果がある。
【図面の簡単な説明】
【図1】本発明の同期化回路の図である。
【図2】本発明の同期化回路の正常時の動作を示したタ
イミングチャートである。
【図3】本発明の同期化回路の異常時の動作を示したタ
イミングチャートである。
【図4】本発明の同期化回路を組み込んだ情報処理装置
(又は半導体集積回路)のデータ受信部のブロック図で
ある。
【図5】従来の同期化回路の図である。
【図6】従来の同期化回路の正常時の動作を示したタイ
ミングチャートである。
【図7】従来の同期化回路の異常時の動作を示したタイ
ミングチャートである。
【符号の説明】
10 同期化回路 11 レジスタ 12 レジスタ 13 レジスタ 14 レジスタ 15 ANDゲート 16 ANDゲート 17 レジスタ 20 情報処理装置 21 シリアルパラレル変換回路 22 書き込み制御回路 23 データバッファ 24 読み出し制御回路 40 同期化回路 41 レジスタ 42 レジスタ 43 レジスタ 44 レジスタ 45 ANDゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 7/00 G06F 1/04 302 G06F 5/00 G06F 13/42 350

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1のクロックの1つ分の幅を持つ信号
    Aを受けてこれを同期化して第2のクロックの1つ分の
    幅のパルス信号Bにして出力する同期化回路において、
    前記第1のクロックで動作して前記信号Aを受ける第1
    のレジスタと、前記第2のクロックで動作し、前記第1
    のレジスタの出力を受けて同期化した前記信号Bを作成
    する作成回路とを備え、前記第1のレジスタは、セット
    されると前記作成回路にて前記信号Bの作成が終了する
    までセット状態を維持しておくように制御され、前記信
    号Aと前記第1のレジスタの出力との論理積の結果で同
    期化の異常を検出することを特徴とする同期化回路。
  2. 【請求項2】 第1のクロックの1つ分の幅を持つ信号
    Aを受けてこれを同期化して第2のクロックの1つ分の
    幅のパルス信号Bにして出力する同期化回路において、
    前記第1のクロックで動作して前記信号Aを受ける第1
    のレジスタと、前記第2のクロックで動作して前記第1
    のレジスタの出力を受ける第2のレジスタと、前記第2
    のクロックで動作して前記第2のレジスタの出力を受け
    る第3のレジスタと、前記第2のクロックで動作して前
    記第3のレジスタの出力を受ける第4のレジスタと、前
    記第3のレジスタの出力と前記第4のレジスタの出力の
    反転値との論理積により前記信号Bを作成する回路とを
    備え、前記第1のレジスタは前記第3のレジスタの出力
    によりリセットされるように制御され、前記第1のレジ
    スタの出力と前記信号Aとの論理積により同期化の異常
    を検出することを特徴とする同期化回路。
  3. 【請求項3】 第1のクロックの1つ分の幅を持つ信号
    Aを受けてこれを同期化して第2のクロックの1つ分の
    幅のパルス信号Bにして出力する同期化回路を組み込ん
    で同期化を実行する半導体集積回路において、前記同期
    化回路は、前記第1のクロックで動作して前記信号Aを
    受ける第1のレジスタと、前記第2のクロックで動作し
    て前記第1のレジスタの出力を受ける第2のレジスタ
    と、前記第2のクロックで動作して前記第2のレジスタ
    の出力を受ける第3のレジスタと、前記第2のクロック
    で動作して前記第3のレジスタの出力を受ける第4のレ
    ジスタと、前記第3のレジスタの出力と前記第4のレジ
    スタの出力の反転値との論理積により前記信号Bを作成
    する回路と、前記第3のレジスタの出力によりリセット
    されるように制御される前記第1のレジスタの出力と前
    記信号Aとの論理積により同期化の異常を検出する回路
    とを有することを特徴とする半導体集積回路。
  4. 【請求項4】 シリアルデータを受信してこれをパラレ
    ルデータに変換して内部で処理する回路を含んだ半導体
    集積回路において、シリアルデータをパラレルデータに
    変換するシリアルパラレル変換回路と、前記シリアルパ
    ラレル変換回路から出力される第1のクロックで動作
    し、変換された前記パラレルデータをデータバッファに
    書き込む書き込み制御回路と、前記データバッファに前
    記パラレルデータを書き込んだことを通知する信号Aを
    前記書き込み制御回路から受けて前記半導体集積回路
    使用する第2のクロックに同期した信号Bにする同期化
    回路と、前記第2のクロックで動作し、前記信号Bを受
    けて前記データバッファから前記パラレルデータを読み
    出す制御をする読み出し制御回路とを備え、前記同期化
    回路は、前記第1のクロックで動作して前記信号Aを受
    ける第1のレジスタと、前記第2のクロックで動作して
    前記第1のレジスタの出力を受ける第2のレジスタと、
    前記第2のクロックで動作して前記第2のレジスタの出
    力を受ける第3のレジスタと、前記第2のクロックで動
    作して前記第3のレジスタの出力を受ける第4のレジス
    タと、前記第3のレジスタの出力と前記第4のレジスタ
    の出力の反転値との論理積により前記信号Bを作成する
    回路と、前記第3のレジスタの出力によりリセットされ
    るように制御される前記第1のレジスタの出力と前記信
    号Aとの論理積により同期化の異常を検出する回路とを
    有することを特徴とする半導体集積回路。
  5. 【請求項5】 第1のクロックの1つ分の幅を持つ信号
    Aを受けてこれを同期化して第2のクロックの1つ分の
    幅のパルス信号Bにして出力する同期化回路を組み込ん
    で同期化を実行する情報処理装置において、前記同期化
    回路は、前記第1のクロックで動作して前記信号Aを受
    ける第1のレジスタと、前記第2のクロックで動作して
    前記第1のレジスタの出力を受ける第2のレジスタと、
    前記第2のクロックで動作して前記第2のレジスタの出
    力を受ける第3のレジスタと、前記第2のクロックで動
    作して前記第3のレジスタの出力を受ける第4のレジス
    タと、前記第3のレジスタの出力と前記第4のレジスタ
    の出力の反転値との論理積により前記信号Bを作成する
    回路と、前記第3のレジスタの出力によりリセットされ
    るように制御される前記第1のレジスタの出力と前記信
    号Aとの論理積により同期化の異常を検出する回路とを
    有することを特徴とする情報処理装置。
  6. 【請求項6】 シリアルデータを受信してこれをパラレ
    ルデータに変換して内部で処理する情報処理装置におい
    て、シリアルデータをパラレルデータに変換するシリア
    ルパラレル変換回路と、前記シリアルパラレル変換回路
    から出力される第1のクロックで動作し、変換された前
    記パラレルデータをデータバッファに書き込む書き込み
    制御回路と、前記データバッファに前記パラレルデータ
    を書き込んだことを通知する信号Aを前記書き込み制御
    回路から受けて前記情報処理装置で使用する第2のクロ
    ックに同期した信号Bにする同期化回路と、前記第2の
    クロックで動作し、前記信号Bを受けて前記データバッ
    ファから前記パラレルデータを読み出す制御をする読み
    出し制御回路とを備え、前記同期化回路は、前記第1の
    クロックで動作して前記信号Aを受ける第1のレジスタ
    と、前記第2のクロックで動作し、前記第1のレジスタ
    の出力を受けて同期化した前記信号Bを作成する回路
    と、前記第1のレジスタはセットされると前記作成回路
    にて前記信号Bの作成が終了するまでセット状態を維持
    しておくように制御され、前記信号Aと前記第1のレジ
    スタの出力との論理積をとり同期化の異常が発生したこ
    とを検出する回路とを有することを特徴とする情報処理
    装置。
  7. 【請求項7】 シリアルデータを受信してこれをパラレ
    ルデータに変換して内部で処理する情報処理装置におい
    て、シリアルデータをパラレルデータに変換するシリア
    ルパラレル変換回路と、前記シリアルパラレル変換回路
    から出力される第1のクロックで動作し、変換された前
    記パラレルデータをデータバッファに書き込む書き込み
    制御回路と、前記データバッファに前記パラレルデータ
    を書き込んだことを通知する信号Aを前記書き込み制御
    回路から受けて前記情報処理装置で使用する第2のクロ
    ックに同期した信号Bにする同期化回路と、前記第2の
    クロックで動作し、前記信号Bを受けて前記データバッ
    ファから前記パラレルデータを読み出す制御をする読み
    出し制御回路とを備え、前記同期化回路は、前記第1の
    クロックで動作して前記信号Aを受ける第1のレジスタ
    と、前記第2のクロックで動作して前記第1のレジスタ
    の出力を受ける第2のレジスタと、前記第2のクロック
    で動作して前記第2のレジスタの出力を受ける第3のレ
    ジスタと、前記第2のクロックで動作して前記第3のレ
    ジスタの出力を受ける第4のレジスタと、前記第3のレ
    ジスタの出力と前記第4のレジスタの出力の反転値との
    論理積により前記信号Bを作成する回路と、前記第3の
    レジスタの出力によりリセットされるように制御される
    前記第1のレジスタの出力と前記信号Aとの論理積によ
    り同期化の異常を検出する回路とを有することを特徴と
    する情報処理装置。
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