JP3526293B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はプログラマブルコ
ントローラに関し、特に、入出力の増設機能付きプログ
ラマブルコントローラにおいて、入出力の編成を変更し
た時の入出力番号の取扱い方を改善したプログラマブル
コントローラに関するものである。

【０００２】

【従来の技術】プログラマブルコントローラは、一般に
マイクロプロセッサと各種メモリを包含したＣＰＵユニ
ット（ブロック）と各種の標準化された入力ユニット
（ブロック）又は出力ユニット（ブロック）の集団で構
成される。入力ユニットや出力ユニットには例えば８点
形・１６点形のものや入力８点＋出力８点の入出力混合
ユニットなどがあり、制御対象となる機械の入出力点数
規模に応じて各数の入力ユニット、出力ユニット等が必
要数だけ選択使用されるようになっている。これらの入
出力ユニットはＣＰＵユニットとマザーボードで接続さ
れる一体構造（以下、形式１とする。）のものや、ＣＰ
Ｕユニットと一部の入出力ユニットを包含した本体ユニ
ットに対して増設入出力ユニットを外部接続する別体構
造（以下、形式２とする。）のものなど様々な形態のも
のが実用されている。

【０００３】上記形式１に属するプログラマブルコント
ローラに関連して、特開平６−１３８９１６号（「Ｉ／
Ｏモジュールのデータ転送方式」）では、Ｉ／Ｏモジュ
ール（入出力ユニット）を入力用と出力用にグループ分
けし、接続されたスロットの番号順にアドレス順位を決
定するよう構成されている。（接続順の入出力番号方
式）同様に、特開平５−４６２１４号（「プログラマブ
ルコントローラのボード接続装置」）では増設Ｉ／Ｏボ
ードの入出力番号割付を自動的に行うために、割付制御
信号を交差接続したコネクタのピン接続によって送信
し、各増設Ｉ／Ｏボードは接続順に特定の組合わせ信号
を受取るようになっている（同上・接続順序の判定方法
を記述）。

【０００４】上記形式２に属するプログラマブルコント
ローラに関連して、特開平９−６４１８号（「設定表示
装置」）では、設定表示装置に内蔵されたプログラマブ
ルコントローラに対して外付けされた入出力ユニット
は、入出力別・接続順の入出力番号設定を行うようにな
っており、接続順序の判定方法が記述されている。同様
に、特開平５−２７４０１２号（「入出力可変割付プロ
グラマブルコントローラ」）では、プログラマブルコン
トローラにバス接続された複数のＩ／Ｏ装置の個数やワ
ード数に変更があっても、Ｉ／Ｏメモリの入出力割付を
随時変更して設定することができるようにしたものであ
り、各Ｉ／Ｏ装置は局番設定器を備えている。

【０００５】

【発明が解決しようとする課題】以上で説明した従来技
術によれば、入出力ユニットの接続編成に変更があった
時、入出力番号の変更の仕方が一律的であって、ユーザ
の意図に沿った自由な入出力番号にすることができない
問題がある。例えば２個の８点入力ユニットが使用され
ていて、その内１個の入力ユニットを削除した場合、シ
ーケンスプログラム上で扱われる入力番号は欠番とする
のか、それとも自動的に詰め合わせするのかはユーザの
意向に沿うのが順当である。同様に、当初は２個の８点
入力ユニットを使っていたが、その内の１個は１６点入
力ユニットに変更し、合計２４点の増設入力としたよう
な場合には、入出力番号の付け方には、より複雑な選択
肢が求められることになる。

【０００６】この問題に対応するために、入出力ユニッ
トの種類（入力点数と出力点数）と配置（接続順序また
は局番順序）及び先頭入出力番号を定義するパラメータ
メモリを備え、プログラミングの段階でユーザがパラメ
ータメモリの書込みを行うようにしたものもある。パラ
メータメモリ方式では、入出力編成を変更したときに
は、その変更内容に応じてパラメータメモリの書換えを
行うことによって所望の入出力番号の割付を行うことが
できる。しかし、パラメータメモリ方式では書込み操作
が複雑で、コンピュータの操作に不慣れな初心者向きで
はないことが重要な問題点であった。

【０００７】この発明は、かかる問題点を解決するため
になされたものであり、ユーザの意図に沿った入出力番
号の割付が容易に行えるプログラマブルコントローラを
得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明は、シーケンス
プログラムが格納されているプログラムメモリの内容お
よびシステムプログラムが格納されているシステムメモ
リの内容に応動して、入力機器からの信号に対応した出
力機器への信号を発生するためのマイクロプロセッサと
各種メモリとを包含した本体ユニット、および、上記本
体ユニットに接続される複数の入出力増設ブロックを備
えたプログラマブルコントローラであって、上記入出力
増設ブロックに設けられ、上記入出力増設ブロック内の
入出力点数を示す品種配列を識別するためのブロック品
種識別手段と、上記入出力増設ブロックに設けられ、上
記本体ユニット（上記マイクロプロセッサ）に対する交
信相手の入出力増設ブロックを識別する交信識別手段
と、上記本体ユニットに設けられ、上記交信識別手段に
基づいて現在交信中の入出力増設ブロックのブロックア
ドレスを順次読み取り、当該入出力増設ブロックの上記
ブロック品種識別手段により得られた品種配列に対応し
た入出力番号を記憶する現在編成記憶手段と、上記入出
力増設ブロックの変更・追加・削除に伴って外部から入
力される編成更新指令信号の有無を判定し、判定結果に
対応して、上記編成更新指令信号により指定された複数
の割付方式から選択された割付方式で、上記現在編成記
憶手段の内容を更新するための書換設定手段とを備え、
上記シーケンスプログラム上の入出力番号の割付は上記
書換設定手段の内容に応じて複数の割付方式から選択さ
れて行われる。

【０００９】また、上記入出力増設ブロックと上記本体
ユニットとは別体で構成され、上記本体ユニットが一部
の入出力機能を包含しており、上記本体ユニットは本体
ユニット内の入出力点数を示す品種配列を識別するため
のユニット品種識別手段をさらに備えている。

【００１０】また、上記書換設定手段は、上記システム
メモリに格納された少なくとも第一および第二の割付方
式によるシステムプログラムを包含し、上記第一割付方
式では、新規編成となった新旧全ての入出力増設ブロッ
クの入出力番号は、上記本体ユニットの入出力番号に続
く編成配置順および局番順のいずれか一方の順の連続番
号として割付られ、上記第二割付方式では、現在編成で
存在した入出力増設ブロックが新規編成で削除された時
は削除された入出力番号を欠番とし、現在編成で存在し
なかった入出力増設ブロックが新規編成で追加された時
は追加された入出力番号が現在編成に対する追加番号と
して扱われ、残存入出力増設ブロックの入出力番号を変
化させない割付が行われる。

【００１１】また、上記システムメモリは上記第一割付
方式による新規編成が行われた時に、上記プログラムメ
モリに格納されているシーケンスプログラムの入出力番
号を新規の入出力番号に補正する命令変更手段をさらに
備えている。

【００１２】また、上記現在編成記憶手段がまだ入出力
編成を記憶していない場合、または、記憶していてもこ
れをリセットした場合には、上記第一割付方式による入
出力番号の割付が行われる。

【００１３】また、上記書換設定手段は上記システムメ
モリに格納された第三の割付方式によるシステムプログ
ラムをさらに包含し、上記第三割付方式では、現在編成
で存在した入出力増設ブロックが新規編成では他の形式
の入出力ブロックに変更された時、入出力番号の欠番を
最小限度にすると共に、現在編成で存在しなかった入出
力番号は現在編成に対する追加番号として扱われ、残存
入出力増設ブロックの入出力番号を変化させない割付を
行う。

【００１４】また、上記編成更新指令信号が入力されて
いない状態で、現状の入出力編成を読取る確認読取手段
と、上記確認読取手段による読取り結果と上記現在編成
記憶手段の記憶内容とを比較して、両者に相違がある時
にエラー出力を発生する異常判定手段とをさらに備えて
いる。

【００１５】また、上記入出力増設ブロックが上記本体
ユニットから解列され、外部から解列編成記憶指令が入
力された時に、上記本体ユニットに接続されている他の
入出力増設ブロックの編成を記憶する解列編成記憶手段
をさらに備えている。

【００１６】また、上記本体ユニットには多極の小形ス
イッチが内蔵され、上記小形スイッチの一部は編成更新
指令信号用スイッチとして使用されると共に、プログラ
マブルコントローラの運転状態においてはシーケンスプ
ログラム上で扱える特定番号の入力スイッチとして使用
される。

【００１７】

【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１によるプログラマブルコントローラの構
成を示すブロック図である。図１において、１０ａはプ
ログラマブルコントローラの本体ユニットであり、該本
体ユニットの構成は以下に説明するとおりである。１１
は後述の各種メモリやインタフェース回路等とバス接続
されたマイクロプロセッサ、１２ｓは該マイクロプロセ
ッサが基本的な動作をするためにプログラマブルコント
ローラのメーカによって作成されたシステムプログラム
が格納されたフラッシュメモリ等のシステムメモリ、１
２ｐは制御対象機械の制御内容に応じて、ユーザが作成
したシーケンスプログラムを格納したＥＥＰＲＯＭ等の
プログラムメモリ、１２ｒは演算処理用のＲＡＭメモ
リ、１２ｄは該ＲＡＭメモリの一部であるデバイスメモ
リ、１２ｆは、図３で詳述するように、後述する交信識
別手段２７ａの識別結果に基づいて、現在交信中の入出
力増設ブロックのブロックアドレスを順次読み取り、当
該入出力増設ブロックの品種配列に対応した入出力番号
を記憶する現在編成メモリ（現在編成記憶手段）、１２
ｈは、入出力増設ブロック２０ａが本体ユニット１０ａ
から解列され、外部ツール１５ａから解列編成記憶指令
が入力された時に、本体ユニット１０ａに接続されてい
る他の入出力増設ブロックの編成を記憶する後述の解列
編成メモリ（解列編成記憶手段）である。なお、上記デ
バイスメモリ１２ｄにはプログラマブルコントローラが
扱う入力リレーＸ、出力リレーＹ、補助リレーＭ、タイ
マＴ、カウンタＣ等の各種デバイスのＯＮ／ＯＦＦ状態
又は駆動／非駆動状態がＩ／０情報として格納されてい
て、その一部の構成については図２で詳述する。

【００１８】１３は電圧レベル変換回路や光絶縁回路に
よって構成された入力インタフェース回路であり、該イ
ンタフェース回路には入力機器１３ａを構成する各種操
作スイッチやセンサスイッチ等が端子台１３ｂを介して
接続されている。１４は電圧レベル変換回路や光絶縁回
路によって構成された出力インタフェース回路であり、
該インタフェース回路には出力機器１４ａを構成する各
種表示機器や負荷駆動機器等が端子台１４ｂを介して接
続されている。１５はシリアル・コミュニケーション・
インタフェース（ＳＣＩ）回路であり、該ＳＣＩ回路に
はグラフィック・オペレーション・ターミナル、或いは
図示しないパーソナルコンピュータによるプログラミン
グツール等の外部ツール１５ａがコネクタ１５ｂを介し
て接続されるようになっている。

【００１９】１６は上記本体ユニット１０ａに設けら
れ、上記本体ユニット１０ａに対するユニットの品種を
識別するユニット品種識別手段であり、該識別手段は当
該本体ユニット１０ａに内蔵された入力インタフェース
回路１３や出力インタフェース回路１４が扱う入力点数
と出力点数を例えばバイト単位で表現したものであり、
入力３２点、出力２４点であれば品種コードは＃４３と
して表される。なお、上記品種コードは、例えば本体ユ
ニット１０ａ内の図示しないプリント基板上に設けられ
た８ビットのスイッチパターンを、ジャンパー線で短絡
するかしないかでＯＮ／ＯＦＦ状態にしてコード化した
ものである。１８ａは後述の入出力増設ブロック２０ａ
・３０ａ・４０ａ（３０ａ・４０ａは図示しない）を上
記マイクロプロセッサ１１にバス接続する脱着コネクタ
である。このように、本実施の形態においては、本体ユ
ニット１０ａと入出力増設ブロック２０ａとは別体で構
成され、かつ、本体ユニット１０ａが一部の入出力機能
を包含している。

【００２０】前述の入出力増設ブロック２０ａの構成要
素として、２３は電圧レベル変換回路や光絶縁回路によ
って構成された入力インタフェース回路であり、該イン
タフェース回路には入力機器２３ａを構成する各種操作
スイッチやセンサスイッチ等が端子台２３ｂを介して接
続されている。２４は電圧レベル変換回路や光絶縁回路
によって構成された出力インタフェース回路であり、該
インタフェース回路２４には出力機器２４ａを構成する
各種表示機器や負荷駆動機器等が端子台２４ｂを介して
接続されている。なお、上記入出力増設ブロック２０ａ
が入力専用であるときには出力インタフェース回路２４
は削除され、逆に出力専用であるときには入力インタフ
ェース回路２３は削除され、入出力混合の場合には両イ
ンタフェース回路が設けられるものである。

【００２１】２６は上記入出力増設ブロック２０ａに設
けられ、上記入出力増設ブロック２０ａに対するブロッ
ク品種識別手段であり、該識別手段２６は上記ユニット
品種識別手段１６と同様に、当該入出力増設ブロック２
０ａに内蔵された入力インタフェース回路２３や出力イ
ンタフェース回路２４が扱う入力点数と出力点数からな
る品種配列を識別し、例えばバイト単位で表現したもの
であり、入力１６点、出力８点であれば品種コードは＃
２１として表される。なお、上記品種コードは本体ユニ
ット１０ａの場合と同様に、例えば図示しないプリント
基板上に設けられた８ビットのスイッチパターンを、ジ
ャンパー線で短絡するかしないかでＯＮ／ＯＦＦ状態に
してコード化したものである。

【００２２】２７ａは上記マイクロプロセッサ１１が複
数の入出力増設ブロックとの間で入出力信号の授受交信
を行う時に交信相手の入出力増設ブロックを識別するた
めの交信識別手段であり、図１の実施の形態においては
減算アドレスカウンタ方式が用いられている。この方式
では、マイクロプロセッサ１１が送信したブロックアド
レスＢＡＤに対して、次段に接続された入出力増設ブロ
ックはＢＡＤ−１のブロックアドレスを後段の入出力増
設ブロックに送信するようになっていて、同様の減算を
繰り返すことで後段に接続された入出力増設ブロックが
受信するブロックアドレスは順次小さくなるように構成
されている。しかも、受信したブロックアドレスが０で
あった入出力増設ブロックがマイクロプロセッサ１１と
の交信権を持つように構成されている。従って、マイク
ロプロセッサ１１が若しも３段目の入出力ブロックと交
信したければ、ブロックアドレスＢＡＤ＝３を送信すれ
ば良いことになる。２８ａは更に後段の入出力増設ブロ
ックを接続するための脱着コネクタである。

【００２３】図１のデバイスメモリ１２ｄの一部の構成
を示す図２において、メモリアドレスＡＤＲ０には入力
Ｘ０００〜Ｘ００７のＯＮ／ＯＦＦ情報がＩ／０信号で
格納されている。同様にメモリアドレスＡＤＲ１１には
入力Ｘ１３０〜Ｘ１３７のＯＮ／ＯＦＦ情報がＩ／０信
号で格納されている。上記入力番号Ｘ０００〜Ｘ１３７
は、上記本体ユニット１０ａや入出力増設ブロック２０
ａの端子台に設けられた端子符号に相当すると共に、プ
ログラムメモリ１２ｐ内で扱われるデバイス番号として
も使用される入力番号となっている。メモリアドレスＡ
ＤＲ１６には出力Ｙ０００〜Ｙ００７の動作／不動作情
報がＩ／０信号で格納されている。同様にメモリアドレ
スＡＤＲ２７には出力Ｙ１３０〜Ｙ１３７の動作／不動
作情報がＩ／０信号で格納されている。上記出力番号Ｙ
０００〜Ｙ１３７は、上記本体ユニット１０ａや入出力
増設ブロック２０ａの端子台に設けられた端子符号に相
当すると共に、プログラムメモリ１２ｐ内で扱われるデ
バイス番号としても使用される出力番号となっている。

【００２４】図１の現在編成メモリ１２ｆの一例内容を
示す図３は、後述の入出力編成図５に対応したものであ
る。この例では本体ユニットの入力点数は２４点、入力
先頭番号はＸ０００、出力点数は２４点、出力先頭番号
はＹ０００であることを示している。本体ユニットに最
も近い位置に接続された第一入出力増設ブロックの入力
点数は８点、先頭入力番号はＸ０３０、出力点数は０点
であることを示している。次に、第一入出力増設ブロッ
クの隣に接続された第二入出力増設ブロックの入力点数
は８点、先頭入力番号はＸ０４０、出力点数は０点であ
ることを示している。同様に、第二入出力増設ブロック
の隣に接続された第三入出力増設ブロックの入力点数は
０点、出力点数は８点、出力先頭番号はＹ０３０であ
り、これに続く第四入出力増設ブロックは接続されてい
ないことを示している。

【００２５】図１のプログラムメモリ１２ｐに格納され
るシーケンスプログラムの一例を示す図４において、ラ
ダーシーケンス図である図４（ａ）に対応したプログラ
ムリストが図４（ｂ）に示されている。このようなプロ
グラムリストは、図示しないプログラムツールを用いて
ラダー図を作画して変換操作を行うことによって自動的
に生成され、これをプログラムメモリ１２ｐに転送書込
みすることによってプログラマブルコントローラが動作
できるようになるものである。なお、上記プログラムリ
ストの中にも、入力番号としてのＸ００やＸ１２、出力
番号としてのＹ２１などが使用されている。

【００２６】図５〜図８は本体ユニット１０ａと入出力
増設ブロック２０ａ・３０ａ・４０ａ・５０ａを用いた
プログラマブルコントローラの全体編成例を示したもの
である。図５〜図８において、本体ユニット１０ａは入
力Ｘ０００〜Ｘ０２７の２４点、出力Ｙ０００〜Ｙ０２
７の２４点の入出力を備えている。当初編成として示し
た図５では、８点入力増設ブロック２０ａ、８点入力増
設ブロック３０ａ、８点出力増設ブロック４０ａが使用
され、各入出力増設ブロックには本体ユニット１０ａに
続く連続番号の入出力番号が割り当てられている。しか
も、入力増設ブロック２０ａと３０ａでは、本体ユニッ
ト１０ａに近い側の入力増設ブロック２０ａの方が若番
となっている。

【００２７】第一割付方式に基づく編成変更例を示す図
６において、図５における８点形入力増設ブロック２０
ａに替わって、図６では１６点形入力増設ブロック５０
ａが使用されている。第一割付方式では、新規編成とな
った新旧全ての入出力増設ブロックの入出力番号は本体
ユニットの入出力番号に続く編成配置順または局番順の
連続番号として割り付けられる。これに伴って、本体ユ
ニット１０ａの次段に位置する入力増設ブロック５０ａ
の入力番号は本体ユニット１０ａに続く連続番号である
Ｘ０３０〜Ｘ０４７が割付られている。更に、入力増設
ブロック５０ａの次段に位置する入力増設ブロック３０
ａの入力番号は前段ブロックに続く連続番号であるＸ０
５０〜Ｘ０５７に割付変更されている。８点形出力増設
ブロック４０ａについては編成変更の影響を受けず、同
じ出力番号Ｙ０３０〜Ｙ０３７となっている。

【００２８】第二割付方式に基づく編成変更例を示す図
７において、図５における８点形入力増設ブロック２０
ａに替わって、図７では１６点形入力増設ブロック５０
ａが使用されている。第二割付方式では、現在編成で存
在した入出力増設ブロックが新規編成で削除された時は
削除された入出力番号を欠番とし、現在編成で存在しな
かった入出力増設ブロックが新規編成で追加された時は
追加された入出力番号が現在編成に対する追加番号とし
て扱われ、残存入出力増設ブロックの入出力番号を変化
させない割付が行われる。これに伴って、代替新設され
た入力増設ブロック５０ａの入力番号は本体ユニット１
０ａに直結しているにも関わらず、既存の入力増設ブロ
ック３０ａに続く連続番号であるＸ０５０〜Ｘ０６７が
割付られている。従って、新編成で削除された入力増設
ブロック２０ａの入力番号Ｘ０３０〜Ｘ０３７は欠番と
なり、残存した入力増設ブロック３０ａの入力番号は変
化していない。８点形出力増設ブロック４０ａについて
は編成変更の影響を受けず、同じ出力番号Ｙ０３０〜Ｙ
０３７となっている。

【００２９】第三割付方式に基づく編成変更例を示す図
８において、図５における８点形入力増設ブロック２０
ａに替わって、図８では１６点形入力増設ブロック５０
ａが使用されている。第三割付方式では、現在編成で存
在した入出力増設ブロックが新規編成では他の形式の入
出力ブロックに変更された時、入出力番号の欠番を最小
限度にすると共に、現在編成で存在しなかった入出力番
号は現在編成に対する追加番号として扱われ、残存入出
力増設ブロックの入出力番号を変化させない割付を行
う。これに伴って、代替新設された入力増設ブロック５
０ａの入力番号は、削除された入力増設ブロック２０ａ
に割り付けられていたＸ０３０〜Ｘ０３７と、既存の入
力増設ブロック３０ａに続く連続番号であるＸ０５０〜
Ｘ０６７が割付られている。従って、新編成で代替削除
された入力増設ブロック２０ａの入力番号Ｘ０３０〜Ｘ
０３７は欠番とならず、残存した入力増設ブロック３０
ａの入力番号は変化していない。８点形出力増設ブロッ
ク４０ａについては編成変更の影響を受けず、同じ出力
番号Ｙ０３０〜Ｙ０３７となっている。

【００３０】図１の現在編成メモリ１２ｆは、図３で説
明したとおり本体ユニット１０ａの品種コード即ち入出
力点数と、これに続く接続順序に従った入出力増設ブロ
ックの品種コード即ち入出力点数を記憶しておくもので
あり、入出力編成に変更があっても後述の編成更新指令
信号が出されないかぎりは従来の入出力編成を記憶して
いるようになっている。なお、上記第二・第三割付方式
はプログラマブルコントローラの試運転段階における暫
定的な入出力編成の変更処理に適したものであると共
に、第一割付方式は、現在編成記憶手段がまだ入出力編
成を記憶していない初回運転開始時、または、記憶して
いてもこれをリセットした後や、各種試運転後の最終段
階での恒久的な入出力編成の整理に適した割付方式とな
っている。

【００３１】図５〜図８の入出力編成に関連した要点と
して、以下の事項に留意しておく必要がある。既存の入
出力編成の後段（図の右側）に入出力増設ブロックを追
加増設した場合には、第一・第二・第三のどの割付方式
であっても、追加増設された入出力増設ブロックの入出
力番号は既存入出力増設ブロックの入出力番号に続く連
続老番となる。従って、入出力増設ブロックを追加する
ときには、なるべく既存ブロックの間に挿入しないで後
段に追加増設すると混乱がない。

【００３２】既存入出力増設ブロックの削除について吟
味すると、異品種間に存在していた入出力増設ブロック
が削除されたときには、新旧編成を比較することでどの
入出力増設ブロックが削除されたかを判定することがで
きる。しかし、同一品種（例えば図５の８点入力増設ブ
ロック２０ａ・３０ａ）が隣接していて、そのうちの一
方が削除された場合には、新旧編成の比較ではどちら側
のブロックが削除されたのかが判定できない。既存入出
力増設ブロック間に他の入出力増設ブロックを追加挿入
する場合について吟味すると、異品種の入出力増設ブロ
ックが挿入されたときには、新旧編成を比較すること
で、どの入出力増設ブロックが挿入されたかを判定する
ことができる。しかし、既存のブロックに隣接して、同
一品種の新規入出力ブロックを挿入したときには、新旧
編成の比較ではどちら側のブロックが新規挿入されたの
かが判定できない。

【００３３】図１の解列編成メモリ１２ｈは上記の問題
に対応するためのメモリであり、例えば図５の脱着コネ
クタ２８ａを抜いて入出力増設ブロック３０ａ・４０ａ
を解列（本体ユニット１０ａから切り離すこと）した
後、後述の解列編成記憶指令を与えると、残された本体
ユニット１０ａと入出力増設ブロック２０ａによる編成
が追加して記憶される。その後、例えば入出力増設ブロ
ック３０ａを削除してから、切り離されていた残りのブ
ロックを接続すれば、新旧編成と解列編成の比較によっ
て削除されたブロックが入出力増設ブロック２０ａか３
０ａのどちらであったかが判明することになる。既存入
出力増設ブロックを異品種に代替する場合も同様であ
り、解列状態の編成を記憶すると共に、削除・挿入・変
更する入出力増設ブロックは解列部分の前端（または残
存入出力増設ブロックの後端）にすることをルールとし
て取り決めておけば、新旧編成と解列編成を参照するこ
とによって変更された入出力増設ブロックを確定するこ
とができる。

【００３４】次に、図１に示した実施の形態１によるプ
ログラマブルコントローラの動作について説明する。図
９及び図１０は、図１のシステムメモリ１２ｓに格納さ
れたシステムプログラムの一部の動作説明用フローチャ
ートである。図９及び図１０において、Ｓ１００はマイ
クロプロセッサ１１の動作開始工程、Ｓ１０１は該工程
に続いて作用し、本体ユニット１０ａに設けられた図示
しないＲＵＮ／ＳＴＯＰスイッチの状態判定工程、Ｓ１
０２は該工程がＳＴＯＰ判定であった時に作用し、外部
ツール１５ａの画面メッセージで示された第二割付のタ
ッチキーが押されたかどうかを判定する工程、Ｓ１０３
は該工程Ｓ１０２がＹＥＳであった時に作用し、現在時
点の入出力編成の読取りと既に記憶していた現在編成メ
モリ１２ｆの内容を比較して編成の相違点を分析する工
程、Ｓ１０４は上記分析結果に基づいて各入力増設ブロ
ックの入力番号を図７の要領で割り付ける工程、Ｓ１０
５は各出力増設ブロックの出力番号を図７の要領で割り
付ける工程、Ｓ１０８は上記工程Ｓ１０３・Ｓ１０４・
Ｓ１０５によって構成された第二割付方式の書換設定手
段となっており、上記工程Ｓ１０４・Ｓ１０５によって
現在編成メモリ１２ｆが更新書換えされるものである。

【００３５】Ｓ１１２は上記工程Ｓ１０２がＮＯであっ
た時に作用し、外部ツール１５ａの画面メッセージで示
された第三割付のタッチキーが押されたかどうかを判定
する工程、Ｓ１１３は該工程がＹＥＳであった時に作用
し、現在時点の入出力編成の読取りと既に記憶していた
現在編成メモリ１２ｆの内容を比較して編成の相違点を
分析する工程、Ｓ１１４は上記分析結果に基づいて各入
力増設ブロックの入力番号を図８の要領で割り付ける工
程、Ｓ１１５は各出力増設ブロックの出力番号を図８の
要領で割り付ける工程、Ｓ１１８は上記工程Ｓ１１３・
Ｓ１１４・Ｓ１１５によって構成された第三割付方式の
書換設定手段となっており、上記工程Ｓ１１４・Ｓ１１
５によって現在編成メモリ１２ｆが更新書換えされるも
のである。

【００３６】Ｓ１２２は上記工程Ｓ１１２がＮＯであっ
た時に作用し、外部ツール１５ａの画面メッセージで示
された第一割付のタッチキーが押されたかどうかを判定
する工程、Ｓ１２３は該工程がＹＥＳであった時に作用
し、現在時点の入出力編成の読取りと既に記憶していた
現在編成メモリ１２ｆの内容を比較して編成の相違点を
分析する工程、Ｓ１２４は上記分析結果に基づいて各入
力増設ブロックの入力番号を図６の要領で割り付ける工
程、Ｓ１２５は各出力増設ブロックの出力番号を図６の
要領で割り付ける工程、Ｓ１２６は該工程に続いて作用
し、外部ツール１５ａの画面メッセージで示された命令
変更のタッチキーが選択動作しているかどうかを判定す
る工程、Ｓ１２７は該工程がＹＥＳであった時に作用
し、新規編成された入出力番号体系に基づいて、前記プ
ログラムメモリ１２ｐ内のシーケンスプログラムにおけ
る入出力番号を変更する工程、Ｓ１２８は上記工程Ｓ１
２３・Ｓ１２４・Ｓ１２５によって構成された第一割付
方式の書換設定手段となっており、上記工程Ｓ１２４・
Ｓ１２５によって現在編成メモリ１２ｆが更新書換えさ
れるものである。

【００３７】Ｓ１３３は上記工程Ｓ１２２がＮＯであっ
た時に作用し、現在時点の入出力編成の読取りと既に記
憶していた現在編成メモリ１２ｆの内容を比較して編成
の相違点を分析する工程、Ｓ１３４は該工程Ｓ１３３に
続いて作用し、入出力編成に変化があったかどうかを判
定する工程、Ｓ１３５ａは該工程Ｓ１３４が変化有りと
判定した時に作用し、図示しないエラーフラグをセット
する工程、Ｓ１３６は該工程Ｓ１３５ａに続いて作用
し、外部ツール１５ａの画面メッセージで示された解列
記憶のタッチキーが押されたかどうか（解列編成記憶指
令）を判定する工程、Ｓ１３７ａは該工程Ｓ１３６がＹ
ＥＳであった時に作用し、図１の解列編成メモリ１２ｈ
に対して解列状態における残された入出力編成を記憶す
る工程、Ｓ１３５ｂは上記工程Ｓ１３４が変化無しと判
定した時に作用し、上記工程１３５ａでセットされたエ
ラーフラグをリセットする工程、Ｓ１３７ｂは該工程Ｓ
１３５ｂに続いて作用し、上記工程１３７ａで記憶され
た図１の解列編成メモリ１２ｈの内容をリセットする工
程である。

【００３８】Ｓ１４０は上記工程Ｓ１０１がＲＵＮであ
った時または後述の工程Ｓ１４２・Ｓ１４４に続いてに
作用し、前記プログラムメモリ１２ｐからシーケンス命
令の一つを読出す工程、Ｓ１４１は該工程Ｓ１４０に続
いて作用し、取込まれたシケース命令が入力命令であっ
たかどうかを判定する工程、Ｓ１４２は該工程Ｓ１４１
が入力命令であると判定した時に作用し、入力機器から
デバイスメモリ１２ｄへの入力取込みを行う工程であ
り、その結果としてデバイスメモリ１２ｄ（図１・図２
参照）の該当入力部分に対して命令実行時点のＯＮ／Ｏ
ＦＦ状態が書き込まれることになる。Ｓ１４３は上記工
程Ｓ１４１がＮＯであった時に作用し、取込まれたシー
ケンス命令が出力命令であったかどうかを判定する工
程、Ｓ１４４は該工程Ｓ１４３がＮＯであった時に作用
し、上記工程Ｓ１４０で取込まれたシーケンス命令に対
する演算を行ってその結果をＲＡＭメモリ１２ｒに書き
込む工程、Ｓ１４５は上記工程Ｓ１４３がＹＥＳであっ
た時に作用し、出力を行う工程であり、その結果として
デバイスメモリ１２ｄ（図１・図２参照）の該当出力部
分に対して命令実行時点の動作状態が書き込まれ、これ
によって出力機器が駆動されることになる。

【００３９】Ｓ１０７は上記工程Ｓ１０２・Ｓ１１２・
Ｓ１２２によって構成された編成更新指令の有無判定手
段、Ｓ１０９は上記判定工程Ｓ１２６・Ｓ１３６がＮＯ
であった時、或いは上記工程Ｓ１０５・Ｓ１１５・Ｓ１
２７・Ｓ１３７ａ・１３７ｂ・Ｓ１４５に続いて作用す
る動作終了工程であり、動作終了に伴って例えば所定時
間を置いて開始工程Ｓ１００へ移行するようになってい
る。なお、工程Ｓ１３５ａによってエラーフラグが設定
されると、外部ツール１５ａの画面に表示されることに
なるが、この状態でプログラマブルコントローラのＲＵ
Ｎ／ＳＴＯＰスイッチをＲＵＮ側に切換えて運転するこ
とも可能であって、この場合にはマイクロプロセッサ１
１は入出力編成の変更を認知せず、古い入出力編成のま
ま運転されるか、あるいは第一・第二・第三いずれかの
割付方式で入出力編成が変更され運転されることにな
る。

【００４０】以上のように、本実施の形態は、ユーザに
よって作成されたシーケンスプログラムが格納されてい
るプログラムメモリ１２ｐの内容およびメーカによって
作成されたシステムプログラムが格納されているシステ
ムメモリ１２ｓの内容に応動して、入力機器からの信号
に対応した出力機器への信号を発生するためのマイクロ
プロセッサ１１と各種メモリ１２とを包含した本体ユニ
ット１０ａ、および、本体ユニット１０ａに接続される
複数の入出力増設ブロック２０ａを備えたプログラマブ
ルコントローラであって、入出力増設ブロック２０ａに
設けられ、入出力増設ブロック２０ａの入力点数及び出
力点数から構成される品種配列を識別するためのブロッ
ク品種識別手段２６，１６と、入出力増設ブロック２０
ａに設けられ、交信相手の入出力増設ブロック２０ａを
識別する交信識別手段２７ａと、本体ユニット１０ａに
設けられ、交信識別手段２７ａに基づいて順次読取られ
た現在交信中の入出力増設ブロック２０ａのブロック品
種識別手段２６により得られた品種配列に対応した現在
編成入出力番号を記憶する現在編成記憶手段１２ｆと、
入出力増設ブロック２０ａの変更・追加・削除に伴って
外部から入力される編成更新指令信号の有無を判定し、
判定結果に対応して、編成更新指令信号により指定され
た複数の割付方式から選択された割付方式で、現在編成
記憶手段１２ｆの内容を更新するための書換設定手段Ｓ
１０８とを備え、シーケンスプログラム上の入出力番号
の割付は書換設定手段Ｓ１０８の内容に応じて複数の割
付方式から選択されて行われるようにしたので、入出力
増設ユニット２０ａの接続編成を変更した時、各種の入
出力割付方式が選択できるようにして、ユーザの意図に
沿った入出力番号の割付を行うことができる。従って、
入出力番号の割付が、従来行っていたようなパラメータ
の書き換えによらず、学習操作によって手軽に行えるの
で、コンピュータの操作に不慣れな初心者においても、
容易に行うことができる。

【００４１】実施の形態２．図１１は、この発明の実施
の形態２によるプログラマブルコントローラの構成を示
すブロック図である。図１１において、図１のものとの
相違点を中心に説明する。図１と同様の構成部分につい
ては同一符号を付して示し、ここではその説明は省略す
る。１０ｂはプログラマブルコントローラの本体ユニッ
トであり、該本体ユニットの主な相違点は以下に説明す
るとおりである。１２ｔはマイクロプロセッサ１１が基
本的な動作をするためにプログラマブルコントローラの
メーカによって作成されたシステムプログラムが格納さ
れたフラッシュメモリ等のシステムメモリ、１２ｅはＲ
ＡＭメモリ１２ｒの一部であるデバイスメモリ、１２ｇ
は図１３で詳述する現在編成メモリ（現在編成記憶手
段）であり、上記デバイスメモリ１２ｅにはプログラマ
ブルコントローラが扱う入力リレーＸ、出力リレーＹ、
補助リレーＭ、タイマＴ、カウンタＣ等の各種デバイス
のＯＮ／ＯＦＦ状態又は駆動／非駆動状態がＩ／０情報
として格納されていて、その一部の構成については図１
２で詳述する。

【００４２】１８ｂは後述の入出力増設ブロック２０ｂ
・３０ｂ・４０ｂ（３０ｂ・４０ｂは図示しない）を上
記マイクロプロセッサ１１にシリアル接続する脱着コネ
クタ、１８ｃはマイクロプロセッサ１１と上記脱着コネ
クタ１８ｂ間に接続された直並列変換器、１９は電子基
板に取付けられた多極の（すなわち、複数のボタンＳＷ
１，ＳＷ２…を有する）小形スイッチであり、該小形ス
イッチは図１の外部ツール１５ａに替わって、入出力の
編成更新指令用として用いられるものであるとともに、
プログラマブルコントローラの運転状態においてはシー
ケンスプログラム上で扱える特定番号の入力スイッチと
して使用されるものである。入出力増設ブロック２０ｂ
の構成要素として、２７ｂは例えばロータリスイッチ等
の局番設定スイッチ、２８ｃは直並列変換器、２８ｂは
後段接続用の脱着コネクタであり、上記局番設定スイッ
チ２７ｂはマイクロプロセッサ１１が複数の入出力増設
ブロックとの間で入出力信号の授受交信を行う時に交信
相手を識別するための交信識別手段となるものである。
なお、上記局番設定スイッチ２７ｂは通常は本体ユニッ
ト１０ｂに近いものから順番に１・２・３・・・等の番
号設定を行うものであるが、番号重複さえしなければ配
列順序と合致させる必要はない。

【００４３】図１１のデバイスメモリ１２ｅの一部の構
成を示す図１２において、メモリアドレスＡＤＲ１５に
は入力Ｘ１７０〜Ｘ１７７のＯＮ／ＯＦＦ情報がＩ／０
信号で格納されている。これは、図１１における小形ス
イッチ１９のＯＮ／ＯＦＦ状態に対応するものである
が、その他の入出力については図２の場合と同一であ
る。図１１の現在編成メモリ１２ｇの一例内容を示す図
１３は、後述の入出力編成図１４に対応したものであ
る。この例では本体ユニットの入力点数は２４点、入力
先頭番号はＸ０００、出力点数は２４点、出力先頭番号
はＹ０００であることを示している。局番１の入出力増
設ブロック２０ｂの入力点数は８点、先頭入力番号はＸ
０３０、出力点数は０点であることを示している。局番
２の入出力増設ブロック３０ｂの入力点数は８点、先頭
入力番号はＸ０４０、出力点数は０点であることを示し
ている。同様に、局番３の入出力増設ブロック４０ｂの
入力点数は０点、出力点数は８点、出力先頭番号はＹ０
３０であり、これに続く局番の入出力増設ブロックは接
続されていないことを示している。

【００４４】図１４〜図１７は本体ユニット１０ｂと入
出力増設ブロック２０ｂ・３０ｂ・４０ｂ・５０ｂを用
いたプログラマブルコントローラの全体編成例を示した
ものである。図１４〜図１７において、本体ユニット１
０ｂは入力Ｘ０００〜Ｘ０２７の２４点、出力Ｙ０００
〜Ｙ０２７の２４点の入出力を備えている。当初編成と
して示した図１４では、８点入力増設ブロック２０ｂは
局番１、８点入力増設ブロック３０ｂは局番２、８点出
力増設ブロック４０ｂは局番３に設定され、各入出力増
設ブロックには本体ユニット１０ｂに続く連続番号の入
出力番号が割り当てられている。しかも、入出力番号の
順位は局番順であって本体ユニット１０ｂに対する接続
順ではない（ただし、この事例ではたまたま接続順と合
致しているだけのことである。）。

【００４５】後述の第一割付方式に基づく編成変更例を
示す図１５において、図１４における８点形入力増設ブ
ロック２０ｂに替わって、図１５では１６点形入力増設
ブロック５０ｂが使用されていて、局番は従来とおりの
１となっている。これに伴って、局番１の入力増設ブロ
ック５０ｂの入力番号は本体ユニット１０ｂに続く連続
番号であるＸ０３０〜Ｘ０４７が割付られている。更
に、局番２の入力増設ブロック３０ｂの入力番号は局番
１にに続く連続番号であるＸ０５０〜Ｘ０５７に割付変
更されている。局番３の８点形出力増設ブロック４０ｂ
については編成変更の影響を受けず、同じ出力番号Ｙ０
３０〜Ｙ０３７となっている。

【００４６】後述の第二割付方式に基づく編成変更例を
示す図１６において、図１４における８点形入力増設ブ
ロック２０ｂに替わって、図１６では１６点形入力増設
ブロック５０ｂが使用されていて、局番は従来とおりの
１となっている。これに伴って、代替新設された入力増
設ブロック５０ｂの入力番号は局番が１であるにも関わ
らず、既存の入力増設ブロック３０ｂに続く連続番号で
あるＸ０５０〜Ｘ０６７が割付られている。従って、新
編成で削除された入力増設ブロック２０ｂの入力番号Ｘ
０３０〜Ｘ０３７は欠番となり、残存した入力増設ブロ
ック３０ｂの入力番号は変化していない。局番３の８点
形出力増設ブロック４０ｂについては編成変更の影響を
受けず、同じ出力番号Ｙ０３０〜Ｙ０３７となってい
る。

【００４７】後述の第三割付方式に基づく編成変更例を
示す図１７において、図１４における８点形入力増設ブ
ロック２０ｂに替わって、図１７では１６点形入力増設
ブロック５０ｂが使用されていて、局番は従来とおりの
１となっている。これに伴って、代替新設された入力増
設ブロック５０ｂの入力番号は、削除された入力増設ブ
ロック２０ｂに割り付けられていたＸ０３０〜Ｘ０３７
と、既存の入力増設ブロック３０ｂに続く連続番号であ
るＸ０５０〜Ｘ０６７が割付られている。従って、新編
成で代替削除された入力増設ブロック２０ｂの入力番号
Ｘ０３０〜Ｘ０３７は欠番とならず、残存した入力増設
ブロック３０ｂの入力番号は変化していない。局番３の
８点形出力増設ブロック４０ｂについては編成変更の影
響を受けず、同じ出力番号Ｙ０３０〜Ｙ０３７となって
いる。

【００４８】図１１の現在編成メモリ１２ｇは、図１３
で説明したとおり本体ユニット１０ｂの品種コード即ち
入出力点数と、これに続く局番順序に従った入出力増設
ブロックの品種コード即ち入出力点数を記憶しておくも
のであり、入出力編成に変更があっても後述の編成更新
指令信号が出されないかぎりは従来の入出力編成を記憶
しているようになっている。なお、上記第二・第三割付
方式はプログラマブルコントローラの試運転段階におけ
る暫定的な入出力編成の変更処理に適したものであると
共に、第一割付方式は初回運転開始時や各種試運転後の
最終段階での恒久的な入出力編成の整理に適した割付方
式となっている。

【００４９】図１４〜図１７の入出力編成に関連した要
点として、以下の事項に留意しておく必要がある。既存
の入出力編成の最大局番に続く局番の入出力増設ブロッ
クを追加増設した場合には、第一・第二・第三のどの割
付方式であっても、追加増設された入出力増設ブロック
の入出力番号は既存入出力増設ブロックの入出力番号に
続く連続老番となる。しかも、入出力増設ブロックの接
続位置には関係がない。従って、入出力増設ブロックを
追加するときには、なるべく既存ブロックの間の局番を
用いないで、大きい局番を与えると混乱がない。

【００５０】既存入出力増設ブロックの削除について吟
味すると、記憶されていた局番の入出力増設ブロックが
無くなるので、新旧編成を比較することでどの入出力増
設ブロックが削除されたかを判定することができる。既
存入出力増設ブロック間に他の入出力増設ブロックを追
加挿入する場合について吟味すると、重複した局番設定
をしない限り、新旧編成を比較することでどの入出力増
設ブロックが挿入されたかを判定することができる。従
って、局番設定方式のものは、局番設定用スイッチが必
要ではあるが、入出力増設ブロックの追加・削除・変更
等が明確となり、入出力番号の変更が行いやすい特徴が
ある。

【００５１】次に、図１１に示す実施の形態２における
プログラマブルコントローラの動作について説明する。
図１８及び図１９は、図１１のシステムメモリ１２ｔに
格納されたシステムプログラムの一部の動作説明用フロ
ーチャートである。図１８及び図１９において、Ｓ２０
０はマイクロプロセッサ１１の動作開始工程、Ｓ２０１
は該工程Ｓ２００に続いて作用し、本体ユニット１０ｂ
に設けられた図示しないＲＵＮ／ＳＴＯＰスイッチの状
態判定工程、Ｓ２０２は該工程Ｓ２０１がＳＴＯＰ判定
であった時に作用し、小形スイッチ１９のＳＷ２が押さ
れたかどうかを判定する工程、Ｓ２０３は該工程Ｓ２０
２がＹＥＳであった時に作用し、現在時点の入出力編成
の読取りと既に記憶していた現在編成メモリ１２ｇの内
容を比較して編成の相違点を分析する工程、Ｓ２０４は
上記分析結果に基づいて各入力増設ブロックの入力番号
を図１６の要領で割り付ける工程、Ｓ２０５は各出力増
設ブロックの出力番号を図１６の要領で割り付ける工
程、Ｓ２０８は上記工程Ｓ２０３・Ｓ２０４・Ｓ２０５
によって構成された第二割付方式の書換設定手段となっ
ており、上記工程Ｓ２０４・Ｓ２０５によって現在編成
メモリ１２ｇが更新書換えされるものである。

【００５２】Ｓ２１２は上記工程Ｓ２０２がＮＯであっ
た時に作用し、小形スイッチ１９のＳＷ３が押されたか
どうかを判定する工程、Ｓ２１３は該工程Ｓ２１２がＹ
ＥＳであった時に作用し、現在時点の入出力編成の読取
りと既に記憶していた現在編成メモリ１２ｇの内容を比
較して編成の相違点を分析する工程、Ｓ２１４は上記分
析結果に基づいて各入力増設ブロックの入力番号を図１
７の要領で割り付ける工程、Ｓ２１５は各出力増設ブロ
ックの出力番号を図１７の要領で割り付ける工程、Ｓ２
１８は上記工程Ｓ２１３・Ｓ２１４・Ｓ２１５によって
構成された第三割付方式の書換設定手段となっており、
上記工程Ｓ２１４・Ｓ２１５によって現在編成メモリ１
２ｇが更新書換えされるものである。

【００５３】Ｓ２２２は上記工程Ｓ２１２がＮＯであっ
た時に作用し、現在編成記憶メモリ１２ｇが既に入出力
編成を記憶しているかどうかを判定する工程、Ｓ２２３
は該工程がＮＯであった時に作用し、現在時点の入出力
編成の読取りを行う工程、Ｓ２２４は各入力増設ブロッ
クの入力番号を図１５の要領で割り付ける工程、Ｓ２２
５は各出力増設ブロックの出力番号を図１５の要領で割
り付ける工程、Ｓ２２６は該工程Ｓ２２５に続いて作用
し、小形スイッチ１９のＳＷ４がＯＮしているかどうか
を判定する工程、Ｓ２２７は該工程がＹＥＳであった時
に作用し、新規編成された入出力番号体系に基づいて、
前記プログラムメモリ１２ｐ内のシーケンスプログラム
における入出力番号を変更する工程、Ｓ２２８は上記工
程Ｓ２２３・Ｓ２２４・Ｓ２２５によって構成された第
一割付方式の書換設定手段となっており、上記工程Ｓ２
２４・Ｓ２２５によって現在編成メモリ１２ｇが更新書
換えされるものである。

【００５４】Ｓ２３３は上記工程Ｓ２２２がＹＥＳであ
った時に作用し、現在時点の入出力編成の読取りと既に
記憶していた現在編成メモリ１２ｇの内容を比較して編
成の相違点を分析する工程、Ｓ２３４は該工程Ｓ２３３
に続いて作用し、入出力編成に変化があったかどうかを
判定する工程、Ｓ２３５ａは該工程Ｓ２３４が変化有り
と判定した時に作用し、図示しないエラーフラグをセッ
トする工程、Ｓ２３６は該工程Ｓ２３５ａに続いて作用
し、小形スイッチ１９のＳＷ１が押されたかどうかを判
定する工程、Ｓ２３７は該工程Ｓ２３６がＹＥＳであっ
た時に作用し、図１１の現在編成メモリ１２ｇの内容を
リセットする工程、Ｓ２３５ｂは上記工程Ｓ２３４が変
化無しと判定した時に作用し、上記工程Ｓ２３５ａでセ
ットされたエラーフラグをリセットする工程である。な
お、工程Ｓ２３７によって現在編成メモリ１２ｇの内容
がリセットされると、次の動作サイクルでは工程Ｓ２２
２がＮＯとなり、書換設定手段Ｓ２２８による現在編成
メモリ１２ｇの更新書込みが行われるので、第一割付を
実行するのと同じ結果が得られることになる。

【００５５】Ｓ２４０は上記工程Ｓ２０１がＲＵＮであ
った時に作用し、全ての入力機器１３ａ・２３ａ・・・
等のＯＮ／ＯＦＦ状態をデバイスメモリ１２ｅに取込む
工程、Ｓ２４１は小形スイッチ１９のＯＮ／ＯＦＦ状態
をデバイスメモリ１２ｅに取込む工程であり、取込まれ
たＯＮ／ＯＦＦ状態は、図１２のＡＤＲ１５の通り、割
り付けられている。Ｓ２４２は上記工程Ｓ２４１に続い
て作用し、前記プログラムメモリ１２ｐからシーケンス
命令の一つを読出す工程、Ｓ２４３は該工程に続いて作
用し、上記工程Ｓ２４２で取込まれたシーケンス命令に
対する演算を行ってその結果をＲＡＭメモリ１２ｒに書
き込む工程、Ｓ２４４は全命令の実行が完了したかどう
かの判定工程であり、終了していない時には上記工程Ｓ
２４２に復帰するようになっている。

【００５６】Ｓ２４５は上記工程Ｓ２２４が命令取込み
終了であった時に作用し、デバイスメモリ１２ｅから出
力機器１４ａ・２４ａ・・・等に対して出力を行う工程
であり、上記工程Ｓ２４３の実行過程ではデバイスメモ
リ１２ｅ（図１１・図１２参照）の該当出力部分に対し
て命令実行時点の動作状態が書き込まれていることにな
る。なお、図１８及び図１９のように命令実行前に全入
力状態のとり込みを行い、全命令の実行処理後に全出力
に対する出力処理を行う方式は一括入出力方式と呼ばれ
るのに対し、上述の実施の形態１における図９及び図１
０のものでは入出力命令の実行の都度に入出力処理を行
う方式のものを示している。

【００５７】Ｓ２０７は上記工程Ｓ２０２・Ｓ２１２・
Ｓ２２２によって構成された編成更新指令の有無判定手
段、Ｓ２０９は上記判定工程Ｓ２２６やＳ２３６がＮＯ
であった時、或いは上記工程Ｓ２０５・Ｓ２１５・Ｓ２
２７・Ｓ２３７・Ｓ２３５ｂ・Ｓ２４５に続いて作用す
る動作終了工程であり、動作終了に伴って例えば所定時
間を置いて開始工程２００へ移行するようになってい
る。なお、工程Ｓ２３５ａによってエラーフラグが設定
されても、この状態でプログラマブルコントローラのＲ
ＵＮ／ＳＴＯＰスイッチをＲＵＮ側に切換えて運転する
ことも可能であって、この場合にはマイクロプロセッサ
１１は入出力編成の変更を認知せず、古い入出力編成の
まま運転されるか、あるいは第一・第二・第三いずれか
の割付方式で入出力編成が変更され運転されることにな
る。

【００５８】以上のように、本実施の形態においては、
実施の形態１と同様の効果が得られるとともに、さら
に、実施の形態１で示した外部ツール１５ａの代わり
に、多極の小型スイッチ１９を本体ユニット１０ａに内
蔵して、編成更新指令信号を小型スイッチ１９により入
力するようにしたので、入出力編成処理に当たって高価
な外部ツール等が不要であると共に、プログラマブルコ
ントローラの運転中においてもこれを他の目的で有効活
用して付加価値を向上することができる。

【００５９】実施の形態３．本実施の形態においては、
上述の実施の形態１及び２の変形例について説明する。

【００６０】以上で説明した実施の形態１及び２では、
本体ユニット１０ａ・１０ｂと入出力増設ブロック２０
ａ・３０ａ・４０ａ・・や２０ｂ・３０ｂ・４０ｂ・・
は別体構造としたが、これらは一つのボックスに一体収
納されたものであっても差し支えない。

【００６１】また、本体ユニット１０ａ・１０ｂ内の入
出力点数は０として、全ての入出力を増設ブロックで対
応するようにしても良い。

【００６２】また、以上で説明した実施の形態１および
２では、各種割付方式に対応して複数の編成更新指令信
号を発生するようになっているが、各種割付方式を予め
選択スイッチで指定しておいて、一つの編成更新指令信
号で実行するようにしても良い。

【００６３】上述の図５〜図８および図１４〜図１７の
説明では、入力増設ブロックの変更事例について説明し
たが、出力増設ブロックの変更についても同様である。

【００６４】なお、図５〜図８および図１４〜図１７で
示した入出力番号は個別連番方式（入力はＸ０００〜、
出力もＹ０００〜）と呼ばれるものであるのに対し、合
併連番方式にすることもできる。

【００６５】合併連番方式とは、入力Ｘと出力Ｙに重複
した番号が使用されない形式であり、例えばＸ０００〜
Ｘ０４７、Ｙ０５０〜Ｙ０６７のような割付となるもの
である。

【００６６】図１１で示した局番設定方式において、局
番設定スイッチ２７ｂは例えば２桁のロータリスイッチ
が使用されるものであるが、２桁数値の局番の１０の位
の数値は例えば次のように分類することができ、これに
よりシーケンスプログラム上の入出力番号に不規則な欠
番・飛番が生じるのを防止することができる。 （１）０、１：８点・１６点単位の入出力増設ブロック
に対する局番の１０の位 （２）２〜５：４点単位の入出力増設ブロックに対する
局番の１０の位であり、図１２のデバイスメモリにおい
て、ｂｉｔ０〜ｂｉｔ３、又はｂｉｔ４〜ｂｉｔ７のど
れかに割り付けられる。 （３）６〜９：１点、２点単位の入出力増設ブロックに
対する局番の１０の位であり、図１２のデバイスメモリ
において、ｂｉｔ０〜ｂｉｔ７に順次詰め合わされて割
り付けられる。

【００６７】シーケンスプログラム上の入出力番号は、
予め対照表を準備しておくことによって、所定語長以下
のラベル記号に置き直すことができる。例えばＳＴＢ１
（スタートボタン１）が上記対象表でＸ００２とされて
おれば、プログラム上ではユーザにとって解り易い意味
有り記号を用いても、プログラマブルコントローラとし
ては対照表に基づく規程のシンボルで動作することにな
る。

【００６８】以上の説明で明らかなとおり、この発明は
下記の骨子によるものであり、この骨子に基づいた様々
な変形実施形態が存在するものである。 （１）現在編成メモリはユーザが詳細内容を書き込むパ
ラメータ方式のものでは無く、ユーザの操作による編成
更新指令に基づいて入出力増設ブロックに設けられた品
種コード（入力点数と出力点数情報）を読取って、入出
力番号の自動割付を行うものであって、その割付方式と
して暫定対応と恒久対応に適した少なくとも２種類以上
のものが準備されていて、ユーザの意志を反映できる手
段を備えている。 （２）暫定対応に適する第二・第三割付方式では、入出
力増設ブロックの削除・挿入・変更等に対して、残存入
出力増設ブロックの入出力番号が変化しないようにし
て、既存シーケンス制御プログラム上の入出力番号に影
響しないようになっている。 （３）恒久対応に適する第一割付方式では、入出力増設
ブロックの削除・挿入・変更等に対して、残存入出力増
設ブロックの入出力番号が一新変化することがあるが、
シーケンス制御プログラム上の入出力番号に対する自動
変更機能を準備することで混乱を回避することができ
る。 （４）本体ユニットに対する接続順序で編成状態を記憶
する形式のものにあっては、解列編成記憶手段を用いる
ことによって、変更された入出力増設ブロックを確定で
きるようになっており、局番設定スイッチを内蔵しない
で安価であると共に、ユーザによる局番設定操作が不要
となるものである。

【００６９】

【発明の効果】この発明は、シーケンスプログラムが格
納されているプログラムメモリの内容およびシステムプ
ログラムが格納されているシステムメモリの内容に応動
して、入力機器からの信号に対応した出力機器への信号
を発生するためのマイクロプロセッサと各種メモリとを
包含した本体ユニット、および、上記本体ユニットに接
続される複数の入出力増設ブロックを備えたプログラマ
ブルコントローラであって、上記入出力増設ブロックに
設けられ、上記入出力増設ブロック内の入出力点数を示
す品種配列を識別するためのブロック品種識別手段と、
上記入出力増設ブロックに設けられ、上記本体ユニット
に対する交信相手の入出力増設ブロックを識別する交信
識別手段と、上記本体ユニットに設けられ、上記交信識
別手段に基づいて現在交信中の入出力増設ブロックのブ
ロックアドレスを順次読み取り、当該入出力増設ブロッ
クの上記ブロック品種識別手段により得られた品種配列
に対応した入出力番号を記憶する現在編成記憶手段と、
上記入出力増設ブロックの変更・追加・削除に伴って外
部から入力される編成更新指令信号の有無を判定し、判
定結果に対応して、上記編成更新指令信号により指定さ
れた複数の割付方式から選択された割付方式で、上記現
在編成記憶手段の内容を更新するための書換設定手段と
を備え、上記シーケンスプログラム上の入出力番号の割
付は上記書換設定手段の内容に応じて複数の割付方式か
ら選択されて行われるように構成されているので、プロ
グラマブルコントローラの試運転段階における暫定的な
入出力編成の変更や最終編成に対する入出力番号の再割
付等がパラメータの書換えによらない学習操作によって
手軽に行える効果がある。

【００７０】また、上記入出力増設ブロックと上記本体
ユニットとは別体で構成され、上記本体ユニットが一部
の入出力機能を包含しており、上記本体ユニットは本体
ユニット内の入出力点数を示す品種配列を識別するため
のユニット品種識別手段をさらに備えているので、上記
本体ユニットが一部の入出力機能を包含する場合のもの
であっても、該本体ユニット内の入出力点数を示す品種
配列を識別するためのユニット品種識別手段によって、
基礎となる入出力番号範囲を明確にして、これに続く入
出力番号の編成を上記と同様に手軽に行うことができ
る。

【００７１】また、上記書換設定手段は、上記システム
メモリに格納された少なくとも第一および第二の割付方
式によるシステムプログラムを包含し、上記第一割付方
式では、新規編成となった新旧全ての入出力増設ブロッ
クの入出力番号は、上記本体ユニットの入出力番号に続
く編成配置順および局番順のいずれか一方の順の連続番
号として割付られ、上記第二割付方式では、現在編成で
存在した入出力増設ブロックが新規編成で削除された時
は削除された入出力番号を欠番とし、現在編成で存在し
なかった入出力増設ブロックが新規編成で追加された時
は追加された入出力番号が現在編成に対する追加番号と
して扱われ、残存入出力増設ブロックの入出力番号を変
化させない割付が行われる。上記第一割付方式は最終編
成後の恒久割付とし第二割付方式は試運転段階の暫定割
付として使い分けることができる効果がある。特に、暫
定割付となる第二方式は既存の入出力増設ブロックの入
出力番号に変化が生じないようにして、既存のシーケン
スプログラムとの整合性を維持することができる効果が
ある。また、恒久割付となる第一方式は入出力番号が配
列順又は局番順となって乱れがなく、将来の保守点検等
においても理解がし易い効果がある。

【００７２】また、上記システムメモリは上記第一割付
方式による新規編成が行われた時に、上記プログラムメ
モリに格納されているシーケンスプログラムの入出力番
号を新規の入出力番号に補正する命令変更手段をさらに
備えている。従って、恒久割付としての入出力番号の一
新を行っても、シーケンスプログラムの入出力番号を自
動的に補正することができるので、プログラムミス等に
よる混乱を回避したり、プログラム修正作業時間を大幅
に削減できる効果がある。

【００７３】また、上記現在編成記憶手段がまだ入出力
編成を記憶していない場合、または、記憶していてもこ
れをリセットした場合には、上記第一割付方式による入
出力番号の割付が行われるので、初回の編成記憶を自動
化できると共に、第一割付方式と初回割付を同じものに
してユーザにとって解り易いものとなる効果がある。

【００７４】また、上記書換設定手段は上記システムメ
モリに格納された第三の割付方式によるシステムプログ
ラムをさらに包含し、上記第三割付方式では、現在編成
で存在した入出力増設ブロックが新規編成では他の形式
の入出力ブロックに変更された時、入出力番号の欠番を
最小限度にすると共に、現在編成で存在しなかった入出
力番号は現在編成に対する追加番号として扱われ、残存
入出力増設ブロックの入出力番号を変化させない割付を
行うので、試運転段階における暫定割付において、入出
力番号の欠番が過大となるのを避けた上で、既存の入出
力増設ブロックの入出力番号に変化が生じないようにし
て、既存のシーケンスプログラムとの整合性を維持する
ことができる効果がある。

【００７５】また、上記編成更新指令信号が入力されて
いない状態で、現状の入出力編成を読取る確認読取手段
と、上記確認読取手段による読取り結果と上記現在編成
記憶手段の記憶内容とを比較して、両者に相違がある時
にエラー出力を発生する異常判定手段とをさらに備えて
いるので、制御対象機械に最適な入出力点数のプログラ
マブルコントローラを編成して経済的であると共に、入
出力増設ブロックの誤った編成による事故発生が防止で
きる効果がある。

【００７６】また、上記入出力増設ブロックが上記本体
ユニットから解列され、外部から解列編成記憶指令が入
力された時に、上記本体ユニットに接続されている他の
入出力増設ブロックの編成を記憶する解列編成記憶手段
をさらに備えているので、複雑な入出力編成の変更を行
っても、変更内容の分析を容易に行うことができ、編成
変更を手軽に学習記憶することができる効果がある。

【００７７】また、上記本体ユニットには多極の小形ス
イッチが内蔵され、上記小形スイッチの一部は編成更新
指令信号用スイッチとして使用されると共に、プログラ
マブルコントローラの運転状態においてはシーケンスプ
ログラム上で扱える特定番号の入力スイッチとして使用
されるので、入出力編成処理に当たって高価な外部ツー
ル等が不要であると共に、プログラマブルコントローラ
の運転中においてもこれを他の目的で有効活用して付加
価値を向上することができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係るプログラマブ
ルコントローラの構成を示したブロック図である。

【図２】 この発明の実施の形態１に係るプログラマブ
ルコントローラに設けられたデバイスメモリの内容を示
した説明図である。

【図３】 この発明の実施の形態１に係るプログラマブ
ルコントローラに設けられた現在編成メモリの内容を示
した説明図である。

【図４】 この発明の実施の形態１に係るプログラマブ
ルコントローラの（ａ）ラダー回路図および（ｂ）プロ
グラムリストを示した説明図である。

【図５】 この発明の実施の形態１に係るプログラマブ
ルコントローラの増設当初編成例を示した説明図であ
る。

【図６】 この発明の実施の形態１に係るプログラマブ
ルコントローラの第一割付編成例を示した説明図であ
る。

【図７】 この発明の実施の形態１に係るプログラマブ
ルコントローラの第二割付編成例を示した説明図であ
る。

【図８】 この発明の実施の形態１に係るプログラマブ
ルコントローラの第三割付編成例を示した説明図であ
る。

【図９】 この発明の実施の形態１に係るプログラマブ
ルコントローラの処理の流れを示した流れ図である。

【図１０】 この発明の実施の形態１に係るプログラマ
ブルコントローラの処理の流れを示した流れ図である。

【図１１】 この発明の実施の形態２に係るプログラマ
ブルコントローラの構成を示したブロック図である。

【図１２】 この発明の実施の形態２に係るプログラマ
ブルコントローラに設けられたデバイスメモリの内容を
示した説明図である。

【図１３】 この発明の実施の形態２に係るプログラマ
ブルコントローラに設けられた現在編成メモリの内容を
示した説明図である。

【図１４】 この発明の実施の形態１に係るプログラマ
ブルコントローラの増設当初編成例を示した説明図であ
る。

【図１５】 この発明の実施の形態１に係るプログラマ
ブルコントローラの第一割付編成例を示した説明図であ
る。

【図１６】 この発明の実施の形態１に係るプログラマ
ブルコントローラの第二割付編成例を示した説明図であ
る。

【図１７】 この発明の実施の形態１に係るプログラマ
ブルコントローラの第三割付編成例を示した説明図であ
る。

【図１８】 この発明の実施の形態２に係るプログラマ
ブルコントローラの処理の流れを示した流れ図である。

【図１９】 この発明の実施の形態２に係るプログラマ
ブルコントローラの処理の流れを示した流れ図である。

【符号の説明】

１０ａ，１０ｂ 本体ユニット、１１ マイクロプロセ
ッサ、１２ｆ，１２ｇ現在編成メモリ（現在編成記憶手
段）、１２ｈ 解列編成メモリ（解列編成記憶手段）、
１２ｐ プログラムメモリ、１２ｓ，１２ｔ システ
ムメモリ、１３ａ 入力機器、１４ａ 出力機器、１
５ａ 外部ツール、１６ユニット品種識別手段、１９小
形スイッチ、２０ａ，２０ｂ 入出力増設ブロック、２
６ ブロック品種識別手段、２７ａ 交信識別手段（ア
ドレスカウンタ）、２７ｂ 交信識別手段（局番設定ス
イッチ）、３０ａ，４０ａ 入出力増設ブロ
ック、３０ｂ，４０ｂ 入出力増設ブロッ
ク、５０ａ，５０ｂ 入出力増設ブロック、
Ｓ１０７，Ｓ２０７ 編成更新指令の有無判定手段、Ｓ
１０８，Ｓ２０８ 書換設定手段（第二割付方式）、Ｓ
１１８，Ｓ２１８ 書換設定手段（第三割付方式）、Ｓ
１２７，Ｓ２２７ 命令変更手段、Ｓ１２８，Ｓ２２８
書換設定手段（第一割付方式）、Ｓ１３３，Ｓ２３３
確認読取手段、Ｓ１３４，Ｓ２３４ 異常判定手段、Ｓ
１３７ａ 解列編成記憶手段。

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 シーケンスプログラムが格納されている
   プログラムメモリの内容およびシステムプログラムが格
   納されているシステムメモリの内容に応動して、入力機
   器からの信号に対応した出力機器への信号を発生するた
   めのマイクロプロセッサと各種メモリとを包含した本体
   ユニット、および、上記本体ユニットに接続される複数
   の入出力増設ブロックを備えたプログラマブルコントロ
   ーラであって、 上記入出力増設ブロックに設けられ、上記入出力増設ブ
   ロック内の入出力点数を示す品種配列を識別するための
   ブロック品種識別手段と、 上記入出力増設ブロックに設けられ、上記本体ユニット
   に対する交信相手の入出力増設ブロックを識別する交信
   識別手段と、 上記本体ユニットに設けられ、上記交信識別手段の識別
   結果に基づいて現在交信中の入出力増設ブロックのブロ
   ックアドレスを順次読み取り、当該入出力増設ブロック
   の上記ブロック品種識別手段により得られた品種配列に
   対応した入出力番号を記憶する現在編成記憶手段と、 上記入出力増設ブロックの変更・追加・削除に伴って外
   部から入力される編成更新指令信号の有無を判定し、判
   定結果に対応して、上記編成更新指令信号により指定さ
   れる所定の複数の割付方式から選択された割付方式で、
   上記現在編成記憶手段の内容を更新するための書換設定
   手段とを備え、 上記シーケンスプログラム上の入出力番号の割付は上記
   書換設定手段の内容に応じて複数の割付方式から選択さ
   れて行われることを特徴とするプログラマブルコントロ
   ーラ。
2. 【請求項２】 上記入出力増設ブロックと上記本体ユニ
   ットとは別体で構成され、上記本体ユニットが一部の入
   出力機能を包含しており、 上記本体ユニットは本体ユニット内の入出力点数を示す
   品種配列を識別するためのユニット品種識別手段をさら
   に備えていることを特徴とする請求項１に記載のプログ
   ラマブルコントローラ。
3. 【請求項３】 上記書換設定手段は、上記システムメモ
   リに格納された少なくとも第一および第二の割付方式に
   よるシステムプログラムを包含し、 上記第一割付方式では、新規編成となった新旧全ての入
   出力増設ブロックの入出力番号は、上記本体ユニットの
   入出力番号に続く編成配置順および局番順のいずれか一
   方の順の連続番号として割付られ、 上記第二割付方式では、現在編成で存在した入出力増設
   ブロックが新規編成で削除された時は削除された入出力
   番号を欠番とし、現在編成で存在しなかった入出力増設
   ブロックが新規編成で追加された時は追加された入出力
   番号が現在編成に対する追加番号として扱われ、残存入
   出力増設ブロックの入出力番号を変化させない割付が行
   われることを特徴とする請求項１に記載のプログラマブ
   ルコントローラ。
4. 【請求項４】 上記システムメモリは上記第一割付方式
   による新規編成が行われた時に、上記プログラムメモリ
   に格納されているシーケンスプログラムの入出力番号を
   新規の入出力番号に補正する命令変更手段をさらに備え
   ていることを特徴とする請求項３に記載のプログラマブ
   ルコントローラ。
5. 【請求項５】 上記現在編成記憶手段がまだ入出力編成
   を記憶していない場合、または、記憶していてもこれを
   リセットした場合には、上記第一割付方式による入出力
   番号の割付が行われることを特徴とする請求項３に記載
   のプログラマブルコントローラ。
6. 【請求項６】 上記書換設定手段は上記システムメモリ
   に格納された第三の割付方式によるシステムプログラム
   をさらに包含し、 上記第三割付方式では、現在編成で存在した入出力増設
   ブロックが新規編成では他の形式の入出力ブロックに変
   更された時、入出力番号の欠番を最小限度にすると共
   に、現在編成で存在しなかった入出力番号は現在編成に
   対する追加番号として扱われ、残存入出力増設ブロック
   の入出力番号を変化させない割付を行うことを特徴とす
   る請求項３に記載のプログラマブルコントローラ。
7. 【請求項７】 上記編成更新指令信号が入力されていな
   い状態で、現状の入出力編成を読取る確認読取手段と、 上記確認読取手段による読取り結果と上記現在編成記憶
   手段の記憶内容とを比較して、両者に相違がある時にエ
   ラー出力を発生する異常判定手段とをさらに備えたこと
   を特徴とする請求項１に記載のプログラマブルコントロ
   ーラ。
8. 【請求項８】 上記入出力増設ブロックが上記本体ユニ
   ットから解列され、外部から解列編成記憶指令が入力さ
   れた時に、上記本体ユニットに接続されている他の入出
   力増設ブロックの編成を記憶する解列編成記憶手段をさ
   らに備えたことを特徴とする請求項１に記載のプログラ
   マブルコントローラ。
9. 【請求項９】 上記本体ユニットには多極の小形スイッ
   チが内蔵され、上記小形スイッチの一部は編成更新指令
   信号用スイッチとして使用されると共に、プログラマブ
   ルコントローラの運転状態においてはシーケンスプログ
   ラム上で扱える特定番号の入力スイッチとして使用され
   るものであることを特徴とする請求項１に記載のプログ
   ラマブルコントローラ。