JP3519326B2 - Current mirror circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、カレントミラー回
路に関し、特に、ＢｉＣＭＯＳ構造を用いて形成される
カレントミラー回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current mirror circuit, and more particularly to a current mirror circuit formed using a BiCMOS structure.

【０００２】[0002]

【従来の技術】ＭＯＳトランジスタにより構成されるカ
レントミラー回路の出力電流の精度を向上させるため
に、カレントミラー回路をカスケード接続する構成が、
従来より広く使用されている。2. Description of the Related Art In order to improve the accuracy of the output current of a current mirror circuit composed of MOS transistors, a configuration in which current mirror circuits are connected in cascade is known.
Widely used than before.

【０００３】例えば、図８に示すカレントミラー回路部
１０４では、１段目のカレントミラー回路において、Ｐ
ｃｈのＭＯＳトランジスタＰ１０１およびＰ１０２のゲ
ートが互いに接続されると共に、ＭＯＳトランジスタＰ
１０１のドレインに接続されている。両ＭＯＳトランジ
スタＰ１０１・Ｐ１０２のソースには、電源電圧Ｖｃｃ
が印加されていると共に、それぞれのドレインは、次段
のカレントミラー回路を構成するＭＯＳトランジスタＰ
１０３・Ｐ１０４のうち、対応する方のソースにそれぞ
れ接続されている。For example, in the current mirror circuit section 104 shown in FIG. 8, in the first stage current mirror circuit, P
The gates of the ch MOS transistors P101 and P102 are connected to each other, and
It is connected to the drain of 101. The power supply voltage Vcc is applied to the sources of both MOS transistors P101 and P102.
Is applied to each of the MOS transistors P, and the drains of the MOS transistors P constitute a current mirror circuit of the next stage.
Of 103 and P104, each is connected to the corresponding source.

【０００４】また、当該両ＭＯＳトランジスタＰ１０３
・Ｐ１０４のゲートは、互いに接続されており、さら
に、電流入力端子Ｔ１０５となるＭＯＳトランジスタＰ
１０３のドレインに接続されている。これにより、電流
入力端子Ｔ１０５を介して、所定の電流Ｉｉｎが電流源
１０５から供給されると、カレントミラー回路部１０４
は、電流出力端子Ｔ１０６となるＭＯＳトランジスタＰ
１０４のドレインから、当該電流Ｉｉｎと同量の電流Ｉ
ｏｕｔを出力することができる。Further, both the MOS transistors P103.
The gates of P104 are connected to each other, and further, the MOS transistor P serving as the current input terminal T105.
It is connected to the drain of 103. As a result, when the predetermined current Iin is supplied from the current source 105 via the current input terminal T105, the current mirror circuit unit 104
Is a MOS transistor P serving as a current output terminal T106.
The same amount of current Iin as the current Iin is drained from the drain of 104.
out can be output.

【０００５】上記構成では、２つのカレントミラー回路
がカスケード接続されているので、両ＭＯＳトランジス
タＰ１０１・Ｐ１０２のドレイン電位は、いずれも、Ｍ
ＯＳトランジスタＰ１０３・Ｐ１０４のゲート電位にス
レッショルド電圧Ｖｔｈを加えた値となり、互いに等し
くなる。この結果、アーリ効果による電流変動が抑えら
れ、出力電流Ｉｏｕｔの精度を向上できる。In the above structure, since two current mirror circuits are cascade-connected, the drain potentials of both MOS transistors P101 and P102 are both M.
It becomes a value obtained by adding the threshold voltage Vth to the gate potentials of the OS transistors P103 and P104, which are equal to each other. As a result, the current fluctuation due to the Early effect is suppressed, and the accuracy of the output current Iout can be improved.

【０００６】ところが、上記構成のカレントミラー回路
部１０４では、各カレントミラー回路が飽和領域で動作
するために、各ＭＯＳトランジスタＰ１０１〜Ｐ１０４
のゲート−ドレイン間電圧を、スレッショルド電圧Ｖｔ
ｈ以上に保つ必要がある。したがって、電源電圧をＶｃ
ｃ、接地レベルをＧＮＤとすると、カレントミラー回路
部１０４の入力電圧範囲および出力電圧範囲は、ＧＮＤ
から（Ｖｃｃ−２Ｖｔｈ）までに制限されてしまう。こ
のように、カスケード接続により動作電圧範囲が狭くな
るので、電源の低電圧化を妨げる要因となっている。However, in the above-configured current mirror circuit section 104, since each current mirror circuit operates in the saturation region, each of the MOS transistors P101 to P104.
The gate-drain voltage of the threshold voltage Vt
It is necessary to keep at least h. Therefore, the power supply voltage is Vc
c and the ground level is GND, the input voltage range and the output voltage range of the current mirror circuit unit 104 are GND.
To (Vcc-2Vth). As described above, since the operating voltage range is narrowed by the cascade connection, it is a factor that hinders the reduction of the power supply voltage.

【０００７】ここで、カレントミラー回路の出力精度を
保ちながら、動作電圧範囲を拡大するために、特開平６
−１０４７６２号公報などには、例えば、図９に示すよ
うに、バイアス電圧電源１０６を設けたカレントミラー
回路部１０４ａが開示されている。当該カレントミラー
回路部１０４ａでは、互いにゲートが接続されたＰｃｈ
のＭＯＳトランジスタＰ１１１・Ｐ１１２と、互いにゲ
ートが接続されたＰｃｈのＭＯＳトランジスタＰ１１３
・Ｐ１１４とが設けられており、ＭＯＳトランジスタＰ
１１３のドレインが、ＭＯＳトランジスタＰ１１１・Ｐ
１１２のゲートに接続されている。一方、両ＭＯＳトラ
ンジスタＰ１１３・Ｐ１１４のゲートは、バイアス電圧
電源１０６に接続されており、各ＭＯＳトランジスタＰ
１１１〜Ｐ１１４が飽和領域で動作するような電圧に保
たれている。Here, in order to expand the operating voltage range while maintaining the output accuracy of the current mirror circuit, Japanese Unexamined Patent Publication No. Hei 6 (1994)
For example, as shown in FIG. 9, Japanese Patent Laid-Open Publication No. 104762 discloses a current mirror circuit unit 104a provided with a bias voltage power supply 106. In the current mirror circuit section 104a, Pchs whose gates are connected to each other
MOS transistors P111 and P112 and a Pch MOS transistor P113 whose gates are connected to each other.
・ P114 and the MOS transistor P
The drain of 113 is a MOS transistor P111 / P
It is connected to the gate of 112. On the other hand, the gates of both MOS transistors P113 and P114 are connected to the bias voltage power supply 106, and each MOS transistor P113
The voltage is maintained so that 111 to P114 operate in the saturation region.

【０００８】なお、図８に示すカレントミラー回路部１
０４と同様に、両ＭＯＳトランジスタＰ１１１・Ｐ１１
２のソースには、電源電圧Ｖｃｃが印加されており、Ｍ
ＯＳトランジスタＰ１１１のドレインは、ＭＯＳトラン
ジスタＰ１１３のソースに接続されていると共に、ＭＯ
ＳトランジスタＰ１１２のドレインは、ＭＯＳトランジ
スタＰ１１４のソースに接続されている。The current mirror circuit section 1 shown in FIG.
As with 04, both MOS transistors P111 and P11
The power supply voltage Vcc is applied to the source of No. 2, and M
The drain of the OS transistor P111 is connected to the source of the MOS transistor P113, and the
The drain of the S transistor P112 is connected to the source of the MOS transistor P114.

【０００９】上記構成では、ＭＯＳトランジスタＰ１１
１のゲートとＭＯＳトランジスタＰ１１３のドレインと
が接続されているので、カレントミラー回路部１０４ａ
の入力電圧範囲は、ＧＮＤから（Ｖｃｃ−Ｖｔｈ）まで
となり、図８に示すカレントミラー回路部１０４より
も、スレッショルド電圧Ｖｔｈだけ拡大される。また、
バイアス電圧電源１０６によって、両ＭＯＳトランジス
タＰ１１３・Ｐ１１４のゲート電圧は、各ＭＯＳトラン
ジスタＰ１１１〜Ｐ１１４が飽和領域で動作するように
調整されているので、両ＭＯＳトランジスタＰ１１３・
Ｐ１１４のソース電圧、すなわち、両ＭＯＳトランジス
タＰ１１１・Ｐ１１２のドレイン電圧が互いに等しくな
る。この結果、当該両ＭＯＳトランジスタＰ１１１・Ｐ
１１２のソース−ドレイン間電圧Ｖｄｓが互いに等しく
なるので、単一のカレントミラー回路の場合と比較し
て、出力電流Ｉｏｕｔの精度を向上できる。In the above configuration, the MOS transistor P11
1 is connected to the drain of the MOS transistor P113, the current mirror circuit unit 104a
The input voltage range of is from GND to (Vcc-Vth), and is expanded by the threshold voltage Vth compared to the current mirror circuit unit 104 shown in FIG. Also,
The gate voltage of both MOS transistors P113 and P114 is adjusted by the bias voltage power supply 106 so that each of the MOS transistors P111 to P114 operates in the saturation region.
The source voltage of P114, that is, the drain voltages of both MOS transistors P111 and P112 become equal to each other. As a result, both the MOS transistors P111 and P
Since the source-drain voltages Vds of 112 are equal to each other, the accuracy of the output current Iout can be improved as compared with the case of a single current mirror circuit.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、上記従
来の構成のカレントミラー回路部１０４ａでは、製造上
の特性変動によって、ＭＯＳトランジスタＰ１１１・Ｐ
１１２のゲート長に差（オフセット）が発生した場合、
当該オフセットによって出力電流Ｉｏｕｔの精度が低下
するという問題を生ずる。However, in the current mirror circuit section 104a having the above-mentioned conventional structure, the MOS transistors P111 and P111 are not changed due to the characteristic variation in the manufacturing process.
When a difference (offset) occurs in the gate length of 112,
The offset causes a problem that the accuracy of the output current Iout is reduced.

【００１１】具体的には、カレントミラー回路部１０４
ａを製造する際、ウェハ製造上のバラツキによって、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２の特性に差が生
じることが多い。特に、例えば、ゲート長の差などによ
って、スレッショルド電圧Ｖｔｈに差が発生すると、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２のうち、スレッ
ショルド電圧Ｖｔｈの大きい方が電流が小さくなり、入
力電流Ｉｉｎと出力電流Ｉｏｕｔとに差が生じてしま
う。Specifically, the current mirror circuit section 104
When manufacturing a, the characteristics of both MOS transistors P111 and P112 often differ due to variations in wafer manufacturing. In particular, for example, when a difference occurs in the threshold voltage Vth due to a difference in gate length or the like, the one of the two MOS transistors P111 and P112 having a larger threshold voltage Vth has a smaller current, and the input current Iin and the output current Iout become smaller. There will be a difference.

【００１２】ここで、両ＭＯＳトランジスタＰ１１１・
Ｐ１１２のゲート長を大きく設定すれば、オフセットに
よる影響を低減することができる。ところが、この場合
は、両ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲート
寄生容量が大きくなってしまう。この結果、入力電流Ｉ
ｉｎが投入されてから出力電流Ｉｏｕｔを供給し始める
までの時間が長くなるという新たな問題を招来する。Here, both MOS transistors P111
If the gate length of P112 is set to be large, the influence of the offset can be reduced. However, in this case, the gate parasitic capacitance of both MOS transistors P111 and P112 becomes large. As a result, the input current I
This causes a new problem that the time from the input of in to the supply of the output current Iout becomes long.

【００１３】具体的には、入力電流Ｉｉｎがオフのとき
は、ＭＯＳトランジスタＰ１１１〜Ｐ１１４もオフ状態
に保たれている。ここで、入力電流Ｉｉｎが流れ始める
と、入力電流Ｉｉｎによって、両ＭＯＳトランジスタＰ
１１１・Ｐ１１２のゲート寄生容量に蓄積された電荷が
引き抜かれる。これにより、ゲート電圧が低下して、ゲ
ート−ソース間電圧Ｖｇｓがスレッショルド電圧Ｖｔｈ
を上回った時点（Ｖｇｓ＞Ｖｔｈの時点）で、両ＭＯＳ
トランジスタＰ１１１・Ｐ１１２が導通し、出力電流Ｉ
ｏｕｔがオンとなる。ここで、オフセットの影響を低減
するために、ゲート長が大きく設定されているため、ゲ
ート寄生容量も大きくなっている。したがって、入力電
流Ｉｉｎがオンになってから、出力電流Ｉｏｕｔが流れ
始めるまでの時間が長くなってしまう。一例として、両
ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲート寄生容
量を５〔ｐＦ〕とすると、図１０に示すように、５〔μ
Ａ〕の入力電流Ｉｉｎを流す場合、出力電流Ｉｏｕｔ
は、約１〔μｓ〕程度遅れて供給される。Specifically, when the input current Iin is off, the MOS transistors P111 to P114 are also kept off. Here, when the input current Iin begins to flow, the input current Iin causes both MOS transistors P
The charge accumulated in the gate parasitic capacitance of 111 · P112 is extracted. As a result, the gate voltage is lowered, and the gate-source voltage Vgs is reduced to the threshold voltage Vth.
Both MOSs are exceeded when Vgs> Vth.
The transistors P111 and P112 become conductive, and the output current I
out is turned on. Here, in order to reduce the influence of the offset, the gate length is set large, so that the gate parasitic capacitance is also large. Therefore, it takes a long time from when the input current Iin is turned on to when the output current Iout starts to flow. As an example, if the gate parasitic capacitance of both MOS transistors P111 and P112 is 5 [pF], as shown in FIG.
[A] when the input current Iin flows, the output current Iout
Is supplied with a delay of about 1 [μs].

【００１４】なお、カスケード接続しない単一のカレン
トミラー回路では、両ＭＯＳトランジスタのソースへ、
同一の抵抗値の抵抗を介して、電源電圧Ｖｃｃを印加す
ることで、両ＭＯＳトランジスタのオフセットの影響を
抑えることができる。ところが、図９に示す従来のカレ
ントミラー回路部１０４ａにおいて、ＭＯＳトランジス
タＰ１１１・Ｐ１１２のソースに抵抗を接続した場合、
入力電流Ｉｉｎによって当該抵抗での電圧降下が変化す
るため、各ＭＯＳトランジスタＰ１１１〜Ｐ１１４のソ
ース電圧も入力電流Ｉｉｎに応じて変動する。この結
果、バイアス電圧電源１０６は、各ＭＯＳトランジスタ
Ｐ１１１〜Ｐ１１４を飽和領域で動作させるために、入
力電流Ｉｉｎに応じて、ＭＯＳトランジスタＰ１１３・
Ｐ１１４のゲート電圧を増減する必要がある。In a single current mirror circuit which is not cascade-connected, the sources of both MOS transistors are connected to
By applying the power supply voltage Vcc through the resistors having the same resistance value, it is possible to suppress the influence of the offset of both MOS transistors. However, in the conventional current mirror circuit section 104a shown in FIG. 9, when resistors are connected to the sources of the MOS transistors P111 and P112,
Since the voltage drop across the resistor changes depending on the input current Iin, the source voltages of the MOS transistors P111 to P114 also change according to the input current Iin. As a result, the bias voltage power supply 106 operates the MOS transistors P111 to P114 in the saturation region in accordance with the input current Iin in order to operate the MOS transistors P111 to P114.
It is necessary to increase or decrease the gate voltage of P114.

【００１５】なお、当該ゲート電圧を固定とすると、入
力電流Ｉｉｎが小さい場合、ＭＯＳトランジスタＰ１１
１のゲート電圧が上昇するので、ＭＯＳトランジスタＰ
１１３・Ｐ１１４のゲート電圧も上昇して、非飽和領域
に入ってしまう。また、入力電流Ｉｉｎがさらに減少し
て、ＭＯＳトランジスタＰ１１３のドレイン電圧が上昇
すると、ＭＯＳトランジスタＰ１１３のソース電圧、す
なわち、ＭＯＳトランジスタＰ１１１のドレイン電圧が
上昇するので、アーリ効果によって両ＭＯＳトランジス
タＰ１１１・Ｐ１１２の電流バランスが崩れてしまう。
この状態では、両ＭＯＳトランジスタＰ１１１・Ｐ１１
２は、ドレイン−ソース間電圧Ｖｄｓのわずかな変動に
よって、それぞれを流れる電流が増減するため、出力電
流Ｉｏｕｔの精度が著しく低下してしまう。この結果、
図９の構成で上述の抵抗を挿入する場合には、バイアス
電圧電源１０６が入力電流Ｉｉｎに応じてゲート電圧を
制御する必要があり、回路構成が複雑になってしまう。If the gate voltage is fixed, when the input current Iin is small, the MOS transistor P11
Since the gate voltage of 1 rises, the MOS transistor P
The gate voltage of 113 · P114 also rises and enters the non-saturation region. Further, when the input current Iin further decreases and the drain voltage of the MOS transistor P113 rises, the source voltage of the MOS transistor P113, that is, the drain voltage of the MOS transistor P111 rises. Therefore, both MOS transistors P111 and P112 are caused by the Early effect. The current balance of is destroyed.
In this state, both MOS transistors P111 and P11
In No. 2, the current flowing through each of the drain-source voltages Vds increases or decreases due to a slight change in the drain-source voltage Vds, so that the accuracy of the output current Iout is significantly reduced. As a result,
When the above-mentioned resistor is inserted in the configuration of FIG. 9, the bias voltage power supply 106 needs to control the gate voltage according to the input current Iin, which complicates the circuit configuration.

【００１６】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、広い入力電圧範囲を保ちなが
ら、出力電流の精度が高く、入力電流がオフからオンへ
変化する際の出力電流の立ち上がりが速いカレントミラ
ー回路を提供することにある。The present invention has been made in view of the above problems, and an object thereof is to maintain a wide input voltage range while maintaining a high accuracy of output current and changing the input current from off to on. It is to provide a current mirror circuit in which the output current rises quickly.

【００１７】[0017]

【課題を解決するための手段】本発明に係るカレントミ
ラー回路は、上記課題を解決するために、第１及び第２
ＭＯＳトランジスタからなる第１カレントミラー回路
と、上記第１カレントミラー回路にカスケードに接続さ
れ、第３及び第４ＭＯＳトランジスタからなる第２カレ
ントミラー回路と、上記の第１及び第２ＭＯＳトランジ
スタのゲート寄生容量に蓄積された電荷を放出すると共
に、上記の第３ＭＯＳトランジスタにおいてドレイン電
位をゲート電位よりも所定量だけ高くする入力ダイナミ
ックレンジ拡大手段とを備えている。In order to solve the above-mentioned problems, a current mirror circuit according to the present invention has a first and a second structure.
A first current mirror circuit composed of MOS transistors, a second current mirror circuit composed of third and fourth MOS transistors connected in cascade to the first current mirror circuit, and gate parasitic capacitances of the first and second MOS transistors. And an input dynamic range expanding means for releasing the electric charge accumulated in the third MOS transistor and increasing the drain potential of the third MOS transistor above the gate potential by a predetermined amount.

【００１８】第１及び第２ＭＯＳトランジスタの特性の
バラツキ（製造時に生じる特性のバラツキ）に起因して
カレントミラー回路の出力電流は変動するが、この変動
を抑制するために、第１及び第２ＭＯＳトランジスタの
ゲート長が大きく設定され、これにより、オフセットに
よる影響を低減することができる。しかし、ゲート長を
大きくすると、ゲート寄生容量が大きくなり、入力電流
が印加されてから出力電流が出力されるまでの時間が長
くなってしまう。The output current of the current mirror circuit fluctuates due to variations in the characteristics of the first and second MOS transistors (variations in characteristics that occur during manufacturing). In order to suppress this variation, the first and second MOS transistors are controlled. The gate length is set to be large, which can reduce the influence of the offset. However, if the gate length is increased, the gate parasitic capacitance increases, and the time from the application of the input current to the output of the output current becomes long.

【００１９】そこで、上記発明によれば、第１及び第２
ＭＯＳトランジスタのゲート寄生容量に蓄積された電荷
が入力ダイナミックレンジ拡大手段によって放出され
る。これにより、たとえゲート長を大きくしても、入力
電流がオンになった際、第１及び第２ＭＯＳトランジス
タのゲートから、蓄積された電荷を放出する必要がない
ので、カレントミラー回路の立ち上がり時間を確実に短
縮できる。それゆえ、上記製造時に生じる特性のバラツ
キがあっても、出力電流の精度が高く、立ち上がり時間
の短いカレントミラー回路を確実に実現できる。Therefore, according to the above invention, the first and second
The electric charge accumulated in the gate parasitic capacitance of the MOS transistor is released by the input dynamic range expanding means. As a result, even if the gate length is increased, it is not necessary to discharge the accumulated charge from the gates of the first and second MOS transistors when the input current is turned on, so that the rise time of the current mirror circuit is increased. It can surely be shortened. Therefore, even if there are variations in characteristics that occur during manufacturing, a current mirror circuit with high output current accuracy and a short rise time can be reliably realized.

【００２０】又、上記構成によれば、入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となる。Further, according to the above configuration, since the drain potential in the first MOS transistor is made higher than the gate potential by the predetermined amount by the input dynamic range expanding means, the input dynamic range can be surely made by the predetermined amount of the potential. It is possible to expand.

【００２１】本発明に係る他のカレントミラー回路は、
上記課題を解決するために、第１及び第２ＭＯＳトラン
ジスタからなる第１カレントミラー回路と、上記第１カ
レントミラー回路にカスケードに接続され、第３及び第
４ＭＯＳトランジスタからなる第２カレントミラー回路
と、上記の第３及び第４ＭＯＳトランジスタのゲート寄
生容量に蓄積された電荷を放出すると共に、上記の第３
ＭＯＳトランジスタにおいてドレイン電位をゲート電位
よりも所定量だけ高くする第１入力ダイナミックレンジ
拡大手段と、上記の第１及び第２ＭＯＳトランジスタの
ゲート寄生容量に蓄積された電荷を放出すると共に、上
記の第１ＭＯＳトランジスタにおいてドレイン電位をゲ
ート電位よりも所定量だけ高くする第２入力ダイナミッ
クレンジ拡大手段とを備えている。Another current mirror circuit according to the present invention is
To solve the above problems, a first current mirror circuit including first and second MOS transistors, and a second current mirror circuit including third and fourth MOS transistors connected in cascade to the first current mirror circuit, The charge accumulated in the gate parasitic capacitances of the third and fourth MOS transistors is discharged, and
First input dynamic range expansion means for increasing the drain potential of the MOS transistor by a predetermined amount above the gate potential, and discharging the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors, and at the same time the first MOS. The transistor is provided with a second input dynamic range expansion means for increasing the drain potential higher than the gate potential by a predetermined amount.

【００２２】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第３及び第４ＭＯＳトランジスタのゲート寄生
容量に蓄積された電荷が第１入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第１及び第２ＭＯ
Ｓトランジスタのゲートと、第３及び第４ＭＯＳトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。According to the above invention, the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are always discharged through the second input dynamic range expansion means, and the gate parasitic capacitances of the third and fourth MOS transistors are discharged. The electric charge accumulated in the capacitor is always discharged through the first input dynamic range expanding means. As a result, even if the gate length is increased, in the current mirror circuit,
When the input current changes from OFF to ON, the first and second MO
Since it is not necessary to discharge the accumulated charges from the gate of the S transistor and the gates of the third and fourth MOS transistors, the rise time of the current mirror circuit can be surely shortened. Therefore, even if there are variations in characteristics that occur during manufacturing as described above, it is possible to reliably realize a current mirror circuit with high output current accuracy and a short rise time.

【００２３】又、上記発明によれば、第１入力ダイナミ
ックレンジ拡大手段によって、第３ＭＯＳトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第２入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第１ＭＯＳトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
（入力ダイナミックレンジ）を確保できる。Further, according to the above invention, since the drain potential in the third MOS transistor becomes higher than the gate potential by the predetermined amount by the first input dynamic range expanding means, the input dynamic range is increased by the predetermined amount of potential. Expanded. Similarly, since the drain potential of the first MOS transistor becomes higher than the gate potential by a predetermined amount by the second input dynamic range expansion means, the input dynamic range is expanded by the predetermined amount of potential. In this way, the drain voltage of the first MOS transistor becomes relatively higher than the gate voltage by a predetermined amount of potential. As a result, the current mirror circuit can secure a wide input voltage range (input dynamic range) by the predetermined amount of potential.

【００２４】上記第１及び第２ＭＯＳトランジスタは、
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。The first and second MOS transistors are
It is preferable that the power supply voltage is supplied to each via a resistor.

【００２５】この場合、製造工程でのバラツキにより、
第１および第２ＭＯＳトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すＭＯＳトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該ＭＯＳトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。In this case, due to variations in the manufacturing process,
When the threshold voltages of the first and second MOS transistors do not match and the currents flowing through them are different from each other,
The voltage drop at the resistor connected to the MOS transistor that allows a larger amount of current to flow becomes larger, and the current flowing through the MOS transistor decreases. As a result, the difference between the input current and the output current due to the offset can be reduced,
The accuracy of the output current can be further improved.

【００２６】なお、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。The source potentials of the first and second MOS transistors are changed by the input current due to the above resistances. However, unlike the configuration in which the operation is required to be changed according to the presence or absence of the input current resistance and the resistance value like the configuration in which the conventional bias voltage power supply is provided, the first bipolar transistor is the gate potential of the third MOS transistor. The drain potential is relatively higher than that of Therefore, the first bipolar transistor can continue to operate the first to fourth MOS transistors in the saturation region without changing the operation according to the magnitude of the input current and the presence / absence or resistance value of the resistor. . As a result, the circuit configuration of the current mirror circuit can be simplified.

【００２７】上記発明において、更に、出力電圧範囲を
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できる。In the above invention, it is preferable that an output dynamic range expanding means for expanding the output voltage range is further provided. In this case, it is possible to reliably reduce the error in the output current due to the difference in the resistance value in the current mirror circuit.

【００２８】本発明に係る更に他のカレントミラー回路
は、上記課題を解決するために、所定の電位に保たれる
第１電源ラインにソースが接続された第１ＭＯＳトラン
ジスタと、上記第１ＭＯＳトランジスタのゲートおよび
ドレインにゲートが接続され、ソースが上記第１電源ラ
インに接続された第２ＭＯＳトランジスタと、上記第１
ＭＯＳトランジスタのドレインにソースが接続された第
３ＭＯＳトランジスタと、上記第３ＭＯＳトランジスタ
のゲートにゲートが接続され、上記第２ＭＯＳトランジ
スタのドレインにソースが接続されている第４ＭＯＳト
ランジスタと、上記第３および第４ＭＯＳトランジスタ
とは逆の極性を有していると共に、上記第３ＭＯＳトラ
ンジスタのドレインにベースが接続され、エミッタが上
記第３および第４ＭＯＳトランジスタのゲートに接続さ
れた第１バイポーラトランジスタと、上記第１バイポー
ラトランジスタのエミッタに接続された第１バイアス電
流源とを備えている。In order to solve the above-mentioned problems, still another current mirror circuit according to the present invention comprises a first MOS transistor whose source is connected to a first power supply line kept at a predetermined potential, and a first MOS transistor. A second MOS transistor having a gate connected to the gate and the drain and a source connected to the first power supply line;
A third MOS transistor whose source is connected to the drain of the MOS transistor; a fourth MOS transistor whose gate is connected to the gate of the third MOS transistor and whose source is connected to the drain of the second MOS transistor; A first bipolar transistor having a polarity opposite to that of the fourth MOS transistor, a base connected to the drain of the third MOS transistor, and an emitter connected to the gates of the third and fourth MOS transistors; A first bias current source connected to the emitter of the bipolar transistor.

【００２９】なお、第１ないし第４ＭＯＳトランジスタ
がＰｃｈのＭＯＳトランジスタの場合は、上記第１バイ
ポーラトランジスタおよび後述の第２バイポーラトラン
ジスタは、ＮＰＮトランジスタであり、第１ないし第４
ＭＯＳトランジスタがＮｃｈのＭＯＳトランジスタの場
合は、上記第１および第２バイポーラトランジスタは、
ＰＮＰトランジスタとして実現される。When the first to fourth MOS transistors are Pch MOS transistors, the first bipolar transistor and a second bipolar transistor described later are NPN transistors, and the first to fourth MOS transistors are NPN transistors.
When the MOS transistor is an Nch MOS transistor, the first and second bipolar transistors are
It is implemented as a PNP transistor.

【００３０】上記発明によれば、第３ＭＯＳトランジス
タのドレイン電位は、上記第１バイポーラトランジスタ
のベース−エミッタ間電圧によって、第３および第４Ｍ
ＯＳトランジスタのゲート電位よりも相対的に高くな
る。これにより、第１バイポーラトランジスタを設け
ず、第３ＭＯＳトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第１バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第１ないし第４ＭＯＳトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲（入力ダイナミックレ
ンジ）を当該ベース−エミッタ間電圧だけ拡大できる。According to the above invention, the drain potential of the third MOS transistor depends on the base-emitter voltage of the first bipolar transistor, and the drain potential of the third and fourth
It is relatively higher than the gate potential of the OS transistor. As a result, in comparison with the prior art in which the first bipolar transistor is not provided and the drain and gate of the third MOS transistor are directly connected, the input voltage is higher by the amount of the base-emitter voltage of the first bipolar transistor. However, the first to fourth MOS transistors can continue to operate normally. As a result, the input voltage range (input dynamic range) of the current mirror circuit can be expanded by the base-emitter voltage.

【００３１】さらに、第３ＭＯＳトランジスタのドレイ
ンに電流が入力されていない場合であっても、第１バイ
ポーラトランジスタのベース電流によって、第１および
第３ＭＯＳトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第１およ
び第２ＭＯＳトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第１および第２ＭＯＳ
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第１および第２ＭＯＳ
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できる。Further, even when no current is input to the drain of the third MOS transistor, a predetermined current flows in the first and third MOS transistors due to the base current of the first bipolar transistor. Therefore, even if the input current is off, charges are always discharged from the gates of the first and second MOS transistors. As a result, in order to suppress the fluctuation of the output current due to the variation in the manufacturing process, the first and second MOS
Even when the gate length of the transistor is set large, when the input current turns on, the first and second MOS
It is not necessary to discharge charges from the gate of the transistor, and the rise time of the current mirror circuit can be shortened. Therefore, even if the manufacturing process varies, a current mirror circuit with high output current accuracy and short rise time can be realized.

【００３２】また、上記カレントミラー回路は、上記第
１ＭＯＳトランジスタおよび第１電源ラインの間と、上
記第２ＭＯＳトランジスタおよび第１電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。In the current mirror circuit, it is preferable that resistors are provided between the first MOS transistor and the first power supply line and between the second MOS transistor and the first power supply line, respectively.

【００３３】上記構成では、製造工程でのバラツキによ
り、第１および第２ＭＯＳトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すＭＯＳトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該ＭＯＳト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。In the above configuration, when the threshold voltages of the first and second MOS transistors do not match and the currents flowing through the first and second MOS transistors are different from each other due to variations in the manufacturing process, the resistors connected to the MOS transistor through which more current flows are connected. The voltage drop becomes larger and the current flowing through the MOS transistor is reduced. As a result, the difference between the input current and the output current due to the offset can be reduced, and the accuracy of the output current can be further improved.

【００３４】なお、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できる。The source potentials of the first and second MOS transistors are changed by the input current due to the above resistances. However, unlike the configuration in which the operation is required to be changed according to the presence or absence of the input current resistance and the resistance value like the configuration in which the conventional bias voltage power supply is provided, the first bipolar transistor is the gate potential of the third MOS transistor. The drain potential is relatively higher than that of Therefore, the first bipolar transistor can continue to operate the first to fourth MOS transistors in the saturation region without changing the operation according to the magnitude of the input current and the presence / absence or resistance value of the resistor. . As a result, the circuit configuration of the current mirror circuit can be simplified.

【００３５】さらに、本発明に係る他のカレントミラー
回路は、所定の電位に保たれる第１電源ラインにソース
が接続された第１ＭＯＳトランジスタと、当該第１ＭＯ
Ｓトランジスタのゲートにゲートが接続され、ソースが
上記第１電源ラインに接続された第２ＭＯＳトランジス
タと、上記第１ＭＯＳトランジスタのドレインにソース
が接続された第３ＭＯＳトランジスタと、当該第３ＭＯ
Ｓトランジスタのゲートにゲートが接続され、上記第２
ＭＯＳトランジスタのドレインにソースが接続されてい
る第４ＭＯＳトランジスタと、上記第３および第４ＭＯ
Ｓトランジスタとは逆の極性を有していると共に、上記
第３ＭＯＳトランジスタのドレインにベースが接続さ
れ、エミッタが上記第３および第４ＭＯＳトランジスタ
のゲートに接続され、コレクタが上記第１電源ラインに
接続された第１バイポーラトランジスタと、上記第１お
よび第２ＭＯＳトランジスタとは逆の極性を有している
と共に、上記第１ＭＯＳのドレインにベースが接続さ
れ、エミッタが上記第１及び第２ＭＯＳトランジスタの
ゲートに接続され、コレクタが上記第１電源ラインに接
続された第２バイポーラトランジスタと、上記第１バイ
ポーラトランジスタのエミッタに接続された第１バイア
ス電流源と、上記第２バイポーラトランジスタのエミッ
タに接続された第２バイアス電流源とを備えている。Further, another current mirror circuit according to the present invention includes a first MOS transistor whose source is connected to a first power supply line which is kept at a predetermined potential, and the first MO transistor.
A second MOS transistor having a gate connected to the gate of the S transistor and a source connected to the first power supply line, a third MOS transistor having a source connected to the drain of the first MOS transistor, and the third MO transistor.
The gate is connected to the gate of the S-transistor, and the second
A fourth MOS transistor whose source is connected to the drain of the MOS transistor, and the third and fourth MO transistors described above.
The polarity is opposite to that of the S transistor, the base is connected to the drain of the third MOS transistor, the emitter is connected to the gates of the third and fourth MOS transistors, and the collector is connected to the first power supply line. The first bipolar transistor and the first and second MOS transistors have opposite polarities, the drain is connected to the base of the first MOS, and the emitter is connected to the gates of the first and second MOS transistors. A second bipolar transistor having a collector connected to the first power supply line, a first bias current source connected to the emitter of the first bipolar transistor, and a second bias transistor connected to the emitter of the second bipolar transistor. And two bias current sources.

【００３６】上記構成によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２バ
イアス電流源を介して常に放出されると共に、第３及び
第４ＭＯＳトランジスタのゲート寄生容量に蓄積された
電荷が第２バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第１及び第２ＭＯＳトランジスタのゲートと、第３
及び第４ＭＯＳトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。According to the above structure, the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are constantly discharged through the second bias current source, and the charges are accumulated in the gate parasitic capacitances of the third and fourth MOS transistors. The accumulated charge is always discharged through the second bias current source. As a result, even if the gate length is increased, in the current mirror circuit, when the input current changes from off to on, the gate of the first and second MOS transistors and the third
Since it is not necessary to discharge the accumulated charges from the gate of the fourth MOS transistor and the gate of the fourth MOS transistor, the rise time of the current mirror circuit can be reliably shortened. Therefore, even if there are variations in characteristics that occur during manufacturing, a current mirror circuit with high output current accuracy and a short rise time can be reliably realized.

【００３７】又、上記構成によれば、第１バイポーラト
ランジスタによって、第３ＭＯＳトランジスタにおい
て、ゲート電位がドレイン電位よりも、第１バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第１ＭＯＳトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第２バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第１ＭＯＳトランジスタのドレイン電圧は、
第２バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。Further, according to the above configuration, the gate potential in the third MOS transistor becomes higher than the drain potential in the third MOS transistor by the base-emitter voltage of the first bipolar transistor. The input dynamic range is expanded. Similarly, in the first MOS transistor, the gate potential becomes larger than the drain potential by the amount of the base-emitter voltage of the second bipolar transistor.
The input dynamic range is expanded by the amount of the voltage. Thus, the drain voltage of the first MOS transistor is
The base-emitter voltage of the second bipolar transistor is relatively higher than the gate voltage.

【００３８】この結果、第１ＭＯＳトランジスタのドレ
イン電位は、上記第２バイポーラトランジスタのベース
−エミッタ間電圧によって、第１および第２ＭＯＳトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第１カレントミラー回路に比べて、第２バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きる。As a result, the drain potential of the first MOS transistor becomes relatively higher than the gate potentials of the first and second MOS transistors due to the base-emitter voltage of the second bipolar transistor. As a result, as compared with the first current mirror circuit, only the base-emitter voltage of the second bipolar transistor is
Even when the input voltage is high, the normal operation can be continued. As a result, the input voltage range of the current mirror circuit can be further expanded by the base-emitter voltage.

【００３９】上記カレントミラー回路において、上記第
３および第４ＭＯＳトランジスタのゲートと上記第１バ
イアス電流源との接続点と、上記第１バイポーラトラン
ジスタのエミッタとの間には、第１ダイオードが設けら
れていることが好ましい。なお、第１ダイオードは、例
えば、ベースとコレクタとを接続したバイポーラトラン
ジスタなどによって実現できる。In the current mirror circuit, a first diode is provided between the connection point between the gates of the third and fourth MOS transistors and the first bias current source and the emitter of the first bipolar transistor. Preferably. The first diode can be realized by, for example, a bipolar transistor having a base and a collector connected to each other.

【００４０】上記構成によれば、第１バイポーラトラン
ジスタのエミッタ電位は、第１ダイオードの順方向電圧
分だけ低くなる。したがって、第３ＭＯＳトランジスタ
のドレイン電圧は、第３ＭＯＳトランジスタのゲート電
圧に比べて、第１バイポーラトランジスタのベース−エ
ミッタ間電圧に、当該第１ダイオードの順方向電圧を加
えた分だけ高くなる。この結果、上記カレントミラー回
路に比べて、第１ダイオードの順方向電圧分だけ、カレ
ントミラー回路の入力電圧範囲をさらに拡大できる。According to the above structure, the emitter potential of the first bipolar transistor is lowered by the forward voltage of the first diode. Therefore, the drain voltage of the third MOS transistor becomes higher than the gate voltage of the third MOS transistor by the sum of the base-emitter voltage of the first bipolar transistor and the forward voltage of the first diode. As a result, the input voltage range of the current mirror circuit can be further expanded by the forward voltage of the first diode, as compared with the current mirror circuit.

【００４１】上記第１および第２ＭＯＳトランジスタの
ゲートと上記第２バイアス電流源との接続点と、上記第
２バイポーラトランジスタのエミッタとの間には、第２
ダイオードが設けられていることが好ましい。この場
合、第１及び第２ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジが更に拡大される。A second point is provided between the connection point between the gates of the first and second MOS transistors and the second bias current source and the emitter of the second bipolar transistor.
A diode is preferably provided. In this case, the input dynamic range is further expanded by the forward voltage of each of the first and second diodes.

【００４２】一方、本発明に係る他のカレントミラー回
路は、上記第４ＭＯＳトランジスタのドレインにコレク
タが接続されたバイポーラ型の第１出力トランジスタ
と、当該第１出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第１出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第２出力トランジスタと、上記第１
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第２出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第１出力トラン
ジスタのベースに接続された第３出力トランジスタとを
備えていることが好ましい。なお、上記第１および第３
出力トランジスタがＮＰＮトランジスタの場合、第２出
力トランジスタは、ＰＮＰトランジスタであり、第１お
よび第３出力トランジスタがＰＮＰトランジスタの場
合、第２出力トランジスタは、ＮＰＮトランジスタであ
る。また、上記第２出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。On the other hand, another current mirror circuit according to the present invention is a bipolar first output transistor having a collector connected to the drain of the fourth MOS transistor, and a bipolar having a polarity opposite to that of the first output transistor. Second transistor having a base connected to the collector of the first output transistor and an emitter biased with a predetermined current;
A bipolar transistor having the same polarity as that of the output transistor, the third output transistor having a base connected to the emitter of the second output transistor, and an emitter connected to the base of the first output transistor; Is preferred. The first and the third
When the output transistor is an NPN transistor, the second output transistor is a PNP transistor, and when the first and third output transistors are PNP transistors, the second output transistor is an NPN transistor. The second output transistor is biased by, for example, a predetermined bias current source.

【００４３】上記構成においては、第１出力トランジス
タのコレクタと、第３出力トランジスタのベースとの間
に、バイアスされた第２出力トランジスタが設けられて
いる。したがって、第１出力トランジスタのベース電位
は、第３出力トランジスタのベースを第１出力トランジ
スタのコレクタに直接接続した場合よりも、第２出力ト
ランジスタのベース−エミッタ間電圧分だけ上昇する。
この結果、当該ベース−エミッタ間電圧だけ、第１出力
トランジスタの動作電圧範囲を拡大でき、カレントミラ
ー回路の出力電圧範囲（出力ダイナミックレンジ）を拡
大できる。In the above structure, the biased second output transistor is provided between the collector of the first output transistor and the base of the third output transistor. Therefore, the base potential of the first output transistor rises by the base-emitter voltage of the second output transistor as compared with the case where the base of the third output transistor is directly connected to the collector of the first output transistor.
As a result, the operating voltage range of the first output transistor can be expanded by the base-emitter voltage, and the output voltage range (output dynamic range) of the current mirror circuit can be expanded.

【００４４】[0044]

【発明の実施の形態】本発明の一実施形態について図１
ないし図７に基づいて説明すると以下の通りである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the present invention.
It is as follows when it demonstrates based on FIG.

【００４５】即ち、本実施形態に係る相互コンダクタン
スアンプ１は、例えば、フロッピー・ディスク・ドライ
ブ用のリード／ライトコントローラー中のフィルタなど
として好適に使用されるアンプであって、例えば、図２
に示すように、アンプ部２の電圧入力端子Ｔ１・Ｔ２と
電流出力端子Ｔ３・Ｔ４との間の相互コンダクタンスｇ
ｍは、ｇｍ制御部３によって、制御用電流源５からカレ
ントミラー回路部４を介して伝えられる電流Ｉｏｕｔ
（＝Ｉｅ）に基づきコントロールされている。That is, the transconductance amplifier 1 according to the present embodiment is an amplifier preferably used as a filter in a read / write controller for a floppy disk drive, for example, as shown in FIG.
As shown in, the mutual conductance g between the voltage input terminals T1 and T2 and the current output terminals T3 and T4 of the amplifier unit 2
m is a current Iout transmitted from the control current source 5 via the current mirror circuit unit 4 by the gm control unit 3.
It is controlled based on (= Ie).

【００４６】ここで、本実施形態に係るカレントミラー
回路部（カレントミラー回路）４は、後述するように、
入力される電流Ｉｉｎに応じて、出力電流Ｉｏｕｔを高
精度かつ高速に制御できるだけでなく、入力電圧範囲
（ダイナミックレンジ）が拡大されている。これによ
り、相互コンダクタンスアンプ１は、より広いダイナミ
ックレンジの制御用電流源５を用いて、相互コンダクタ
ンスｇｍをより高精度かつ高速に制御できる。この結
果、当該相互コンダクタンスアンプ１をフィルタとして
用いた場合、フィルタの周波数特性ｆ０を高速かつ高精
度に制御できる。Here, the current mirror circuit section (current mirror circuit) 4 according to the present embodiment, as will be described later,
Not only can the output current Iout be controlled with high accuracy and high speed in accordance with the input current Iin, but the input voltage range (dynamic range) is also expanded. Thereby, the transconductance amplifier 1 can control the transconductance gm with higher precision and speed by using the control current source 5 having a wider dynamic range. As a result, when the transconductance amplifier 1 is used as a filter, the frequency characteristic f0 of the filter can be controlled at high speed and with high accuracy.

【００４７】具体的には、本実施形態に係るカレントミ
ラー回路部４は、ＢｉＣＭＯＳ構造の回路であって、図
１に示すように、カスケード接続されたカレントミラー
回路として、互いにゲートが接続されたＰｃｈのＭＯＳ
トランジスタＰ１・Ｐ２（第１及び第２ＭＯＳトランジ
スタ）と、ゲートが共通接続されたＰｃｈのＭＯＳトラ
ンジスタＰ３・Ｐ４（第３及び第４ＭＯＳトランジス
タ）とを備えている。上記ＭＯＳトランジスタＰ１のド
レインは、自らのゲートに接続されていると共に、次段
のカレントミラー回路を構成するＭＯＳトランジスタＰ
３のソースに接続されている。また、ＭＯＳトランジス
タＰ２のドレインは、ＭＯＳトランジスタＰ４のソース
に接続されている。さらに、制御電流入力端子Ｔ５とな
るＭＯＳトランジスタＰ３のドレインには、制御用電流
源５が接続されており、制御電流出力端子Ｔ６となるＭ
ＯＳトランジスタＰ４のドレインには、図２に示すｇｍ
制御部３が接続される。Specifically, the current mirror circuit section 4 according to the present embodiment is a circuit having a BiCMOS structure, and the gates thereof are connected to each other as a cascaded current mirror circuit as shown in FIG. Pch MOS
It includes transistors P1 and P2 (first and second MOS transistors) and Pch MOS transistors P3 and P4 (third and fourth MOS transistors) whose gates are commonly connected. The drain of the MOS transistor P1 is connected to the gate of the MOS transistor P1 itself and constitutes the next stage current mirror circuit.
3 connected to the source. The drain of the MOS transistor P2 is connected to the source of the MOS transistor P4. Further, the control current source 5 is connected to the drain of the MOS transistor P3, which serves as the control current input terminal T5, and M serves as the control current output terminal T6.
The drain of the OS transistor P4 has gm shown in FIG.
The control unit 3 is connected.

【００４８】また、本実施形態に係るカレントミラー回
路部４では、上記ＭＯＳトランジスタＰ３のドレイン
と、両ＭＯＳトランジスタＰ３・Ｐ４のゲートとの間
に、定電流源Ｆ１（第１バイアス電流源）でバイアスさ
れるＮＰＮトランジスタＮ５（第１バイポーラトランジ
スタ）が設けられている。当該ＮＰＮトランジスタＮ５
のベースは、上記ＭＯＳトランジスタＰ３のドレインに
接続されており、コレクタには、電源電圧Ｖｃｃが印加
されている。また、エミッタは、上記両ＭＯＳトランジ
スタＰ３・Ｐ４のゲートと定電流源Ｆ１とに接続されて
いる。In the current mirror circuit section 4 according to the present embodiment, a constant current source F1 (first bias current source) is provided between the drain of the MOS transistor P3 and the gates of both MOS transistors P3 and P4. A biased NPN transistor N5 (first bipolar transistor) is provided. The NPN transistor N5
The base is connected to the drain of the MOS transistor P3, and the collector is applied with the power supply voltage Vcc. The emitters are connected to the gates of the MOS transistors P3 and P4 and the constant current source F1.

【００４９】加えて、上記カレントミラー回路部４は、
抵抗Ｒ１・Ｒ２を備えており、上記両ＭＯＳトランジス
タＰ１・Ｐ２のソースは、それぞれ抵抗Ｒ１・Ｒ２を介
して、電源電圧Ｖｃｃが印加される電源ラインＳ２１
（第１電源ライン）に接続されている。In addition, the current mirror circuit section 4 is
The MOS transistors P1 and P2 have resistors R1 and R2, and the sources of the MOS transistors P1 and P2 are respectively connected to the power source line S21 to which the power source voltage Vcc is applied via the resistors R1 and R2.
(First power supply line).

【００５０】上記構成によれば、２つのカレントミラー
回路がカスケード接続されているので、１段目のカレン
トミラー回路を構成する２つのＭＯＳトランジスタＰ１
・Ｐ２のドレイン電圧は、２段目のカレントミラー回路
のＭＯＳトランジスタＰ３・Ｐ４のゲート電圧にスレッ
ショルド電圧Ｖｔｈを加えた値となり、互いに等しくな
る。この結果、アーリ効果による電流変動が抑えられる
ので、入力電流Ｉｉｎと出力電流Ｉｏｕｔとの差を小さ
く、すなわち、出力電流Ｉｏｕｔの精度を向上できる。According to the above configuration, since the two current mirror circuits are connected in cascade, the two MOS transistors P1 forming the first stage current mirror circuit are formed.
The drain voltage of P2 becomes a value obtained by adding the threshold voltage Vth to the gate voltage of the MOS transistors P3 and P4 of the second stage current mirror circuit, and becomes equal to each other. As a result, the current fluctuation due to the Early effect is suppressed, so that the difference between the input current Iin and the output current Iout can be reduced, that is, the accuracy of the output current Iout can be improved.

【００５１】さらに、本実施形態に係るカレントミラー
回路部４では、両ＭＯＳトランジスタＰ３・Ｐ４のゲー
トと、ＭＯＳトランジスタＰ３のドレインとの間に、定
電流源Ｆ１でバイアスされたＮＰＮトランジスタＮ５が
設けられている。Further, in the current mirror circuit section 4 according to this embodiment, an NPN transistor N5 biased by the constant current source F1 is provided between the gates of both MOS transistors P3 and P4 and the drain of the MOS transistor P3. Has been.

【００５２】これにより、ＭＯＳトランジスタＰ３のド
レイン電圧は、ＮＰＮトランジスタＮ５のベース−エミ
ッタ間電圧Ｖ_BEによって、両ＭＯＳトランジスタＰ３・
Ｐ４のゲート電圧よりも相対的に高くなる。したがっ
て、制御電流入力端子Ｔ５の電圧Ｖｉｎが上昇した場合
であっても、両ＭＯＳトランジスタＰ３・Ｐ４をＯＦＦ
することなく正常に動作させ続けることができる。この
結果、図８に示す従来のカレントミラー回路部１０４に
比べて、ＮＰＮトランジスタＮ５のベース−エミッタ間
電圧Ｖ_BE分だけ、カレントミラー回路部４の入力電圧範
囲（ダイナミックレンジ）を拡大できる。As a result, the drain voltage of the MOS transistor P3 depends on the base-emitter voltage V _BE of the NPN transistor N5.
It is relatively higher than the gate voltage of P4. Therefore, even if the voltage Vin at the control current input terminal T5 rises, both MOS transistors P3 and P4 are turned off.
You can continue to operate normally without doing. As a result, the input voltage range (dynamic range) of the current mirror circuit unit 4 can be expanded by the amount of the base-emitter voltage V _{BE of the} NPN transistor N5 as compared with the conventional current mirror circuit unit 104 shown in FIG.

【００５３】また、上記ＮＰＮトランジスタＮ５が設け
られているので、制御用電流源５がオフのとき（入力電
流Ｉｉｎが０のとき）も、ＭＯＳトランジスタＰ１およ
びＰ３には、ＮＰＮトランジスタＮ５のベース電流が流
れている。このベース電流は、定電流源Ｆ１の電流をＩ
１とすると、Ｉ１／ｈ_FEとなる。なお、ｈ_FEは、ＮＰＮ
トランジスタＮ５のｈ定数である。Further, since the NPN transistor N5 is provided, even when the control current source 5 is off (when the input current Iin is 0), the MOS transistors P1 and P3 have the base current of the NPN transistor N5. Is flowing. This base current is the current of the constant current source F1 I
When set to 1, it becomes I1 / h _FE . Note that h _FE is NPN
It is the h constant of the transistor N5.

【００５４】この結果、制御用電流源５がオフの場合で
あっても、１段目のカレントミラー回路を構成する両Ｍ
ＯＳトランジスタＰ１・Ｐ２のゲートからは、電荷が放
出され続ける。この結果、図８（図９）に示す従来技術
のように、両ＭＯＳトランジスタＰ１０１・Ｐ１０２
（Ｐ１１１・Ｐ１１２）のゲート寄生容量に蓄積された
電荷を放出するまで、出力電流Ｉｏｕｔを出力できない
構成とは異なり、両ＭＯＳトランジスタＰ１・Ｐ２のゲ
ート寄生容量に蓄積された電荷を放出する時間が不要に
なる。したがって、入力電流Ｉｉｎが流れ始めてから、
出力電流Ｉｏｕｔが流れ始めるまでの時間（立ち上がり
時間）を短縮できる。As a result, even when the control current source 5 is off, both M's forming the first stage current mirror circuit are formed.
Charges are continuously discharged from the gates of the OS transistors P1 and P2. As a result, as in the conventional technique shown in FIG. 8 (FIG. 9), both MOS transistors P101 and P102 are
Unlike the configuration in which the output current Iout cannot be output until the charge accumulated in the gate parasitic capacitance of (P111 / P112) is discharged, the time for discharging the charge accumulated in the gate parasitic capacitance of both MOS transistors P1 and P2 is increased. It becomes unnecessary. Therefore, after the input current Iin starts flowing,
The time (rise time) until the output current Iout starts flowing can be shortened.

【００５５】しかも、図１の構成によれば、制御用電流
源５がオフの場合であっても、２段目のカレントミラー
回路を構成する両ＭＯＳトランジスタＰ３・Ｐ４のゲー
トからは、電荷が定電流源Ｆ１へ放出され続ける。この
結果、両ＭＯＳトランジスタＰ３・Ｐ４のゲート寄生容
量に蓄積された電荷を放出する時間が不要になるので、
入力電流Ｉｉｎが流れ始めてから、出力電流Ｉｏｕｔが
流れ始めるまでの時間を更に短縮できる。Moreover, according to the configuration of FIG. 1, even when the control current source 5 is off, the charge is discharged from the gates of both the MOS transistors P3 and P4 forming the second stage current mirror circuit. It is continuously discharged to the constant current source F1. As a result, the time for discharging the charges accumulated in the gate parasitic capacitances of both MOS transistors P3 and P4 is unnecessary,
The time from the start of the input current Iin to the start of the output current Iout can be further shortened.

【００５６】例えば、図９に示す従来のカレントミラー
回路部１０４ａの構成では、両ＭＯＳトランジスタＰ１
１１・Ｐ１１２のゲート寄生容量を５〔ｐＦ〕、入力電
流Ｉｉｎを５〔μＡ〕とした場合、図１０に示すよう
に、出力電流Ｉｏｕｔは、入力電流Ｉｉｎに比べて、約
１μｓ以上遅れて変化する。これに対して、本実施形態
のカレントミラー回路部４の遅延時間は、同様の条件、
すなわち、両ＭＯＳトランジスタＰ１・Ｐ２のゲート寄
生容量が５〔ｐＦ〕、入力電流Ｉｉｎが５〔μＡ〕の場
合で、図３に示すように、約２００〔ｎｓ〕に短縮され
ている。For example, in the configuration of the conventional current mirror circuit section 104a shown in FIG. 9, both MOS transistors P1 are provided.
When the gate parasitic capacitance of 11 · P112 is 5 [pF] and the input current Iin is 5 [μA], the output current Iout changes with a delay of about 1 μs or more from the input current Iin, as shown in FIG. To do. On the other hand, the delay time of the current mirror circuit unit 4 of the present embodiment has the same condition,
That is, in the case where the gate parasitic capacitance of both MOS transistors P1 and P2 is 5 [pF] and the input current Iin is 5 [μA], it is shortened to about 200 [ns] as shown in FIG.

【００５７】さらに、上記ＮＰＮトランジスタＮ５は、
ＭＯＳトランジスタＰ３のソース電圧に拘わらず、ゲー
ト−ドレイン間電圧を所定の値（ＮＰＮトランジスタＮ
５のベース−エミッタ間電圧Ｖ_BE）に保っている。した
がって、ＭＯＳトランジスタＰ１〜Ｐ４のオフセットに
起因する出力電流Ｉｏｕｔの誤差を削減するために、Ｍ
ＯＳトランジスタＰ１・Ｐ２のソースに抵抗Ｒ１・Ｒ２
を接続した場合であっても、ＮＰＮトランジスタＮ５
は、入力電流Ｉｉｎの変化に拘わらず、両ＭＯＳトラン
ジスタＰ３・Ｐ４を飽和領域で動作させ続けることがで
きる。この結果、抵抗Ｒ１・Ｒ２を挿入する際には、バ
イアス電圧電源１０６が入力電流Ｉｉｎに応じてゲート
電圧を制御しなければならない従来技術（図９に示すカ
レントミラー回路部１０４ａ）よりも、回路構成を簡略
化できる。Further, the NPN transistor N5 is
Regardless of the source voltage of the MOS transistor P3, the gate-drain voltage is set to a predetermined value (NPN transistor N
The base-emitter voltage V _{BE of 5} ) is maintained. Therefore, in order to reduce the error of the output current Iout due to the offset of the MOS transistors P1 to P4, M
The resistors R1 and R2 are connected to the sources of the OS transistors P1 and P2.
NPN transistor N5
Can keep both MOS transistors P3 and P4 operating in the saturation region regardless of the change of the input current Iin. As a result, when the resistors R1 and R2 are inserted, the bias voltage power supply 106 has to control the gate voltage according to the input current Iin, rather than the conventional technique (current mirror circuit unit 104a shown in FIG. 9). The configuration can be simplified.

【００５８】一方、図９の構成で、抵抗Ｒ１・Ｒ２を挿
入せず、両ＭＯＳトランジスタＰ１１１・Ｐ１１２のゲ
ート長の増加のみによって、出力電流Ｉｏｕｔの精度を
向上させる場合と比較すると、本実施形態に係るカレン
トミラー回路部４では、抵抗Ｒ１・Ｒ２の挿入によっ
て、出力電流Ｉｏｕｔの精度を大幅に向上できる。例え
ば、従来のカレントミラー回路部１０４ａでは、図１０
に示すように、出力電流Ｉｏｕｔの誤差が１０％程度で
あるのに対して、本実施形態に係るカレントミラー回路
部４では、図３に示すように、１％以下に低減されてい
る。On the other hand, in comparison with the case of improving the accuracy of the output current Iout only by increasing the gate lengths of the MOS transistors P111 and P112 without inserting the resistors R1 and R2 in the configuration of FIG. In the current mirror circuit unit 4 according to (2), the accuracy of the output current Iout can be significantly improved by inserting the resistors R1 and R2. For example, in the conventional current mirror circuit unit 104a, as shown in FIG.
As shown in FIG. 3, the error of the output current Iout is about 10%, whereas in the current mirror circuit unit 4 according to the present embodiment, it is reduced to 1% or less as shown in FIG.

【００５９】ここで、図１に示すカレントミラー回路部
４を、図２に示す相互コンダクタンスアンプ１に使用し
た場合について、図４に示す回路図に基づき、さらに詳
細に説明すると以下の通りである。Here, the case where the current mirror circuit section 4 shown in FIG. 1 is used in the transconductance amplifier 1 shown in FIG. 2 will be described in more detail based on the circuit diagram shown in FIG. .

【００６０】図４においては、図１に示すカレントミラ
ー回路部４の定電流源Ｆ１が、ＮＰＮトランジスタＮ１
１〜Ｎ１４からなるカレントミラー回路によって実現さ
れている。これら各ＮＰＮトランジスタＮ１１〜Ｎ１４
は、互いにベースが接続されており、ＮＰＮトランジス
タＮ１１のベースは、コレクタに接続されていると共
に、定電流源Ｆ１１に接続されている。各ＮＰＮトラン
ジスタＮ１１〜Ｎ１４のエミッタは、それぞれ抵抗Ｒ１
１〜Ｒ１４を介して接地されている。さらに、ＮＰＮト
ランジスタＮ１４のコレクタは、電流の供給対象となる
ＮＰＮトランジスタＮ５のエミッタおよびＭＯＳトラン
ジスタＰ３・Ｐ４のゲートに接続されており、定電流源
Ｆ１１から供給される電流Ｉ１１と同じ量の電流（Ｉ１
１）を供給できる。なお、他のＮＰＮトランジスタＮ１
２およびＮ１３のコレクタについては後述する。In FIG. 4, the constant current source F1 of the current mirror circuit unit 4 shown in FIG. 1 is an NPN transistor N1.
It is realized by a current mirror circuit composed of 1 to N14. Each of these NPN transistors N11 to N14
Have their bases connected to each other, and the base of the NPN transistor N11 is connected to the collector as well as to the constant current source F11. The emitters of the NPN transistors N11 to N14 are resistors R1 respectively.
It is grounded through 1 to R14. Further, the collector of the NPN transistor N14 is connected to the emitter of the NPN transistor N5 and the gates of the MOS transistors P3 and P4 to which the current is supplied, and the same amount of current (I11) supplied from the constant current source F11 ( I1
1) can be supplied. In addition, another NPN transistor N1
The collectors of 2 and N13 will be described later.

【００６１】一方、図２に示すアンプ部２には、交流電
圧信号である入力電圧Ｖ１および−Ｖ１が印加される差
動入力部２１と、交流電流信号である電流Ｉ０および−
Ｉ０を出力する差動出力部２２とが設けられている。当
該差動入力部２１は、エミッタが抵抗Ｒ２１を介して互
いに接続されたＮＰＮトランジスタＮ２１・Ｎ２２を備
えている。ＮＰＮトランジスタＮ２１のベースは、電圧
入力端子Ｔ１に接続されており、一方の入力電圧Ｖ１が
印加される。同様に、ＮＰＮトランジスタＮ２２のベー
スには、電圧入力端子Ｔ２を介して、他方の入力電圧−
Ｖ１が印加される。また、両ＮＰＮトランジスタＮ２１
・Ｎ２２のエミッタには、上述した上記ＮＰＮトランジ
スタＮ１２・Ｎ１３のコレクタが接続されており、定電
流源Ｆ１１から供給される電流Ｉ１１と同じ量の電流が
供給される。On the other hand, in the amplifier section 2 shown in FIG. 2, the differential input section 21 to which the input voltages V1 and -V1 which are AC voltage signals are applied, and the currents I0 and -0 which are AC current signals.
The differential output part 22 which outputs I0 is provided. The differential input section 21 includes NPN transistors N21 and N22 whose emitters are connected to each other via a resistor R21. The base of the NPN transistor N21 is connected to the voltage input terminal T1 and receives one input voltage V1. Similarly, at the base of the NPN transistor N22, the other input voltage-via the voltage input terminal T2.
V1 is applied. Also, both NPN transistors N21
The collector of the NPN transistors N12 and N13 described above is connected to the emitter of N22, and the same amount of current as the current I11 supplied from the constant current source F11 is supplied.

【００６２】一方、両ＮＰＮトランジスタＮ２１・Ｎ２
２のコレクタには、それぞれダイオードＤ２１・Ｄ２２
が接続されており、ＮＰＮトランジスタＮ２１とダイオ
ードＤ２１との接続点は、後述する差動出力部２２のＮ
ＰＮトランジスタＮ３５に接続されている。同様に、Ｎ
ＰＮトランジスタＮ２２とダイオードＤ２２との接続点
は、差動出力部２２のＮＰＮトランジスタＮ３４（後
述）に接続される。また、両ダイオードＤ２１・Ｄ２２
のアノードは、互いに接続された後、ダイオードＤ２３
および抵抗Ｒ２２を介して、電源電圧Ｖｃｃに保たれた
電源ラインＳ２１に接続される。なお、両ダイオードＤ
２１・Ｄ２２は、コレクタとベースとが接続されたＮＰ
Ｎトランジスタとして実現されている。On the other hand, both NPN transistors N21 and N2
Diodes D21 and D22 are provided on the collectors of 2 respectively.
Are connected, and the connection point between the NPN transistor N21 and the diode D21 is N
It is connected to the PN transistor N35. Similarly, N
A connection point between the PN transistor N22 and the diode D22 is connected to an NPN transistor N34 (described later) of the differential output section 22. Also, both diodes D21 and D22
The anodes of the diodes D23, after being connected to each other
And a resistor R22 to be connected to a power supply line S21 maintained at the power supply voltage Vcc. Both diodes D
21 and D22 are NPs whose collector and base are connected
It is realized as an N-transistor.

【００６３】一方、差動出力部２２には、互いにゲート
が接続され、カレントミラー回路を構成するＰｃｈのＭ
ＯＳトランジスタＰ３１、Ｐ３２およびＰ３３と、互い
にエミッタが接続され、差動対を構成するＮＰＮトラン
ジスタＮ３４およびＮ３５とが設けられている。On the other hand, the differential output section 22 has its gates connected to each other, and the Pch M which constitutes a current mirror circuit.
There are provided OS transistors P31, P32 and P33, and NPN transistors N34 and N35 whose emitters are connected to each other to form a differential pair.

【００６４】具体的には、ＭＯＳトランジスタＰ３１の
ドレインは、ゲートに接続されていると共に、後述する
ｇｍ制御部３のＮＰＮトランジスタＮ４３から、ｇｍ制
御用電流Ｉｅが供給されている。また、ＭＯＳトランジ
スタＰ３２のドレインは、上記ＮＰＮトランジスタＮ３
５のコレクタに接続されると共に、電流出力端子Ｔ４に
接続されている。同様に、ＭＯＳトランジスタＰ３３の
ドレインは、上記ＮＰＮトランジスタＮ３４のコレクタ
に接続されると共に、電流出力端子Ｔ３に接続されてい
る。なお、ＭＯＳトランジスタＰ３１〜Ｐ３３のソース
は、それぞれ抵抗Ｒ３１〜Ｒ３３を介して、上記電源ラ
インＳ２１に接続されている。さらに、上記ＮＰＮトラ
ンジスタＮ３４・Ｎ３５の共通のエミッタは、後述する
ｇｍ制御部３から、ｇｍ制御用電流Ｉｅの２倍の電流が
供給されている。Specifically, the drain of the MOS transistor P31 is connected to the gate thereof, and the gm control current Ie is supplied from the NPN transistor N43 of the gm control unit 3 described later. The drain of the MOS transistor P32 is connected to the NPN transistor N3.
5 and the current output terminal T4. Similarly, the drain of the MOS transistor P33 is connected to the collector of the NPN transistor N34 and the current output terminal T3. The sources of the MOS transistors P31 to P33 are connected to the power supply line S21 via the resistors R31 to R33, respectively. Further, the common emitter of the NPN transistors N34 and N35 is supplied with a current twice as large as the gm control current Ie from the gm control unit 3 described later.

【００６５】ここで、図４では、図２に示すｇｍ制御部
３がＮＰＮトランジスタＮ４１〜Ｎ４３からなるカレン
トミラー回路として実現されている。すなわち、ＮＰＮ
トランジスタＮ４１、Ｎ４２ａ、Ｎ４２ｂおよびＮ４３
は、ベースが互いに接続されている。また、ＮＰＮトラ
ンジスタＮ４１およびＮ４３のエミッタは、抵抗Ｒ４１
あるいは抵抗Ｒ４３をそれぞれ介して、接地レベルに保
たれる電源ラインＳ２２に接続されており、ＮＰＮトラ
ンジスタＮ４２ａおよびＮ４２ｂのエミッタは、互いに
接続された後、抵抗Ｒ４２を介して接地されている。Here, in FIG. 4, the gm control unit 3 shown in FIG. 2 is realized as a current mirror circuit including NPN transistors N41 to N43. That is, NPN
Transistors N41, N42a, N42b and N43
The bases are connected to each other. The emitters of the NPN transistors N41 and N43 are connected to the resistor R41.
Alternatively, it is connected to the power supply line S22 kept at the ground level via the resistor R43, and the emitters of the NPN transistors N42a and N42b are connected to each other and then grounded via the resistor R42.

【００６６】さらに、ＮＰＮトランジスタＮ４１のコレ
クタには、カレントミラー回路部４のＭＯＳトランジス
タＰ４から、出力電流Ｉｏｕｔがｇｍ制御用電流Ｉｅと
して供給されている。また、ＮＰＮトランジスタＮ４１
のコレクタは、ＮＰＮトランジスタＮ４４を介して、自
らのベースに接続されている。Furthermore, the output current Iout is supplied as a gm control current Ie from the MOS transistor P4 of the current mirror circuit section 4 to the collector of the NPN transistor N41. Also, the NPN transistor N41
Is connected to its own base via an NPN transistor N44.

【００６７】具体的には、ＮＰＮトランジスタＮ４１の
コレクタには、ＮＰＮトランジスタＮ４４のベースが接
続されており、ＮＰＮトランジスタＮ４４のエミッタ
は、ＮＰＮトランジスタＮ４１のベースに接続されてい
る。なお、ＮＰＮトランジスタＮ４４のコレクタには、
電源電圧Ｖｃｃが印加される。Specifically, the collector of the NPN transistor N41 is connected to the base of the NPN transistor N44, and the emitter of the NPN transistor N44 is connected to the base of the NPN transistor N41. The collector of the NPN transistor N44 is
The power supply voltage Vcc is applied.

【００６８】一方、ＮＰＮトランジスタＮ４２ａおよび
Ｎ４２ｂのコレクタは、差動出力部２２の差動対である
ＮＰＮトランジスタＮ３４・Ｎ３５のエミッタに接続さ
れており、ＮＰＮトランジスタＮ４３のコレクタは、差
動出力部２２のバイアス用電流源となるＭＯＳトランジ
スタＰ３１のドレインに接続されている。これにより、
ｇｍ制御部３は、差動出力部２２の差動対（ＮＰＮトラ
ンジスタＮ３４・Ｎ３５）へｇｍ制御用電流Ｉｅの２倍
の電流を供給し、バイアス用電流源（ＭＯＳトランジス
タＰ３１）へｇｍ制御用電流Ｉｅと同量の電流を供給で
きる。On the other hand, the collectors of the NPN transistors N42a and N42b are connected to the emitters of the NPN transistors N34 and N35 which are the differential pair of the differential output section 22, and the collector of the NPN transistor N43 is the differential output section 22. Is connected to the drain of a MOS transistor P31 which serves as a bias current source. This allows
The gm control unit 3 supplies a current twice as much as the current Ie for gm control to the differential pair (NPN transistors N34 and N35) of the differential output unit 22, and controls the bias current source (MOS transistor P31) for gm control. The same amount of current as the current Ie can be supplied.

【００６９】上記構成によれば、差動入力部２１におい
て、ＮＰＮトランジスタＮ１２およびＮ１３から供給さ
れる電流は、同量（Ｉ１１）なので、抵抗Ｒ２１を流れ
る電流をΔＩとすると、ダイオードＤ２１およびＮＰＮ
トランジスタＮ２１を流れる電流は、Ｉ１１＋ΔＩとな
り、ダイオードＤ２２およびＮＰＮトランジスタＮ２２
を流れる電流は、Ｉ１１−ΔＩとなる。したがって、ダ
イオードＤ２１での電圧降下（ベース−エミッタ間電
圧）Ｖ２１は、以下の式（１）に示すように、 Ｖ２１＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉ１１＋ΔＩ）／Ｉｓ〕 …（１） となり、ダイオードＤ２２での電圧降下Ｖ２２は、以下
の式（２）のように、 Ｖ２２＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉ１１−ΔＩ）／Ｉｓ〕 …（２） となる。なお、上記式（１）および式（２）において、
ｋ、Ｔ、ｑは、それぞれ、ボルツマン定数、絶対温度、
電荷であり、Ｉｓは、逆方向飽和電流である。According to the above configuration, in the differential input section 21, the currents supplied from the NPN transistors N12 and N13 are the same amount (I11). Therefore, assuming that the current flowing through the resistor R21 is ΔI, the diode D21 and the NPN are provided.
The current flowing through the transistor N21 becomes I11 + ΔI, and the diode D22 and the NPN transistor N22
The current flowing through is I11-ΔI. Therefore, the voltage drop (base-emitter voltage) V21 at the diode D21 is expressed by the following equation (1): V21 = (k · T / q) × ln [(I11 + ΔI) / Is] (1 ), And the voltage drop V22 at the diode D22 is V22 = (k · T / q) × ln [(I11−ΔI) / Is] (2) as in the following equation (2). In the above formula (1) and formula (2),
k, T, and q are Boltzmann's constant, absolute temperature,
Is the charge and Is is the reverse saturation current.

【００７０】したがって、差動出力部２２の差動対であ
るＮＰＮトランジスタＮ３４、Ｎ３５のベース電位差Δ
Ｖ_BEは、両電圧降下Ｖ２１・Ｖ２２の差となり、以下の
式（３）に示すように、 ΔＶ_BE＝（ｋ・Ｔ／ｑ）×ln[(Ｉ１１＋ΔＩ) ／ (Ｉ１１−ΔＩ)] …（３） となる。Therefore, the base potential difference Δ of the NPN transistors N34 and N35 which are the differential pair of the differential output section 22.
V _BE is the difference between both voltage drops V21 and V22, and as shown in the following equation (3), ΔV _BE = (k · T / q) × ln [(I11 + ΔI) / (I11−ΔI)] ( 3)

【００７１】一方、ＭＯＳトランジスタＰ３３・Ｐ３２
は、同量の電流Ｉｅを供給しており、電流出力端子Ｔ３
へ−Ｉ０の電流が流れ、電流出力端子Ｔ４へＩ０の電流
が流れる。また、両ＮＰＮトランジスタＮ３４・Ｎ３５
を流れる電流の合計は、２Ｉｅである。したがって、Ｎ
ＰＮトランジスタＮ３４を流れる電流は、Ｉｅ＋Ｉ０、
ＮＰＮトランジスタＮ３５を流れる電流は、Ｉｅ−Ｉ０
となるので、両ＮＰＮトランジスタＮ３４・Ｎ３５のベ
ース電位差ΔＶ_BEは、以下の式（４）に示すように、 ΔＶ_BE＝（ｋ・Ｔ／ｑ）×ｌｎ〔（Ｉｅ＋Ｉ０) ／ (Ｉｅ−Ｉ０）〕…（４） となる。On the other hand, MOS transistors P33 and P32
Supplies the same amount of current Ie, and the current output terminal T3
A current of −I0 flows, and a current of I0 flows to the current output terminal T4. Also, both NPN transistors N34 and N35
The total current flowing through is 2Ie. Therefore, N
The current flowing through the PN transistor N34 is Ie + I0,
The current flowing through the NPN transistor N35 is Ie-I0.
Therefore, the base potential difference ΔV _BE of both NPN transistors N34 and N35 is ΔV _BE = (k · T / q) × ln [(Ie + I0) / (Ie−I0) as shown in the following equation (4). ] (4)

【００７２】ここで、上記式（３）および式（４）か
ら、以下に示すように、 (Ｉ１１＋ΔＩ）/(Ｉ１１−ΔＩ）＝（Ｉｅ＋Ｉ０) /(Ｉｅ−Ｉ０）…（５） が成立する。したがって、式（５）を変形すると、以下
に示すように、 Ｉ０＝（Ｉｅ／Ｉ１１）×ΔＩ …（６） となる。Here, from the above equations (3) and (4), as shown below, (I11 + ΔI) / (I11−ΔI) = (Ie + I0) / (Ie−I0) (5) holds. . Therefore, if the formula (5) is modified, as shown below, I0 = (Ie / I11) × ΔI (6)

【００７３】一方、差動入力部２１において、抵抗Ｒ２
１の抵抗値をＲｅとすると、抵抗Ｒ２１を流れる電流Δ
Ｉは、以下の式（７）に示すように、 ΔＩ＝〔Ｖ１−（−Ｖ１）〕／Ｒｅ ＝２Ｖ１／Ｒｅ …（７） となる。On the other hand, in the differential input section 21, the resistance R2
When the resistance value of 1 is Re, the current Δ flowing through the resistor R21
I becomes ΔI = [V1-(-V1)] / Re = 2V1 / Re (7) as shown in the following expression (7).

【００７４】この結果、相互コンダクタンスアンプ１の
相互コンダクタンスｇｍは、以下の式（８）に示すよう
に、 ｇｍ＝Ｉ０／Ｖ１ ＝（Ｉｅ／Ｉ１１）×（２／Ｒｅ） …（８） となる。上式（８）から明らかなように、相互コンダク
タンスｇｍは、電流ＩｅおよびＩ１１によって、容易に
所望の値に制御できる。As a result, the transconductance gm of the transconductance amplifier 1 becomes gm = I0 / V1 = (Ie / I11) × (2 / Re) (8) as shown in the following equation (8). . As is clear from the above equation (8), the transconductance gm can be easily controlled to a desired value by the currents Ie and I11.

【００７５】ここで、電流Ｉ１１は、定電流源Ｆ１１か
ら入力され、ＮＰＮトランジスタＮ１１〜Ｎ１４および
抵抗Ｒ１１〜Ｒ１４からなるカレントミラー回路を介し
て供給される。一方、電流Ｉｅは、制御用電流源５によ
り供給され、本実施形態に係るカレントミラー回路部４
およびｇｍ制御部３を介して供給される。したがって、
上記定電流源Ｆ１１の出力電流Ｉ１１を一定にしておけ
ば、制御用電流源５が出力する電流量を制御することに
よって、相互コンダクタンスアンプ１の相互コンダクタ
ンスｇｍを制御できる。Here, the current I11 is input from the constant current source F11 and is supplied via the current mirror circuit composed of NPN transistors N11 to N14 and resistors R11 to R14. On the other hand, the current Ie is supplied by the control current source 5, and the current mirror circuit unit 4 according to the present embodiment.
And the gm control unit 3. Therefore,
If the output current I11 of the constant current source F11 is kept constant, the mutual conductance gm of the mutual conductance amplifier 1 can be controlled by controlling the amount of current output by the control current source 5.

【００７６】上述したように、本実施形態に係るカレン
トミラー回路部４は、図８に示す従来のカレントミラー
回路部１０４に比べて、ＮＰＮトランジスタＮ５のベー
ス−エミッタ間電圧Ｖ_BE分だけ、広い入力電圧範囲（ダ
イナミックレンジ）を確保できる。また、図９に示す従
来のカレントミラー回路部１０４ａに比べて、制御用電
流源５がオフのときも、ＭＯＳトランジスタＰ１・Ｐ３
へ、ＮＰＮトランジスタＮ５のベース電流（Ｉ１１／ｈ
_FE）が流れているため、オフからオンへ変化する際の立
ち上がりを速くできる。さらに、複雑な回路を用いず
に、抵抗Ｒ１・Ｒ２を挿入できるため、ＭＯＳトランジ
スタＰ１・Ｐ２のオフセットに起因する出力電流Ｉｏｕ
ｔ（ｇｍ制御用電流Ｉｅ）の誤差を抑制できる。As described above, the current mirror circuit section 4 according to this embodiment is wider than the conventional current mirror circuit section 104 shown in FIG. 8 by the amount of the base-emitter voltage V _{BE of the} NPN transistor N5. The input voltage range (dynamic range) can be secured. Further, compared with the conventional current mirror circuit unit 104a shown in FIG. 9, even when the control current source 5 is off, the MOS transistors P1 and P3 are not connected.
To the base current of the NPN transistor N5 (I11 / h
_{Since FE} ) flows, the rising speed can be increased when changing from off to on. Furthermore, since the resistors R1 and R2 can be inserted without using a complicated circuit, the output current Iou caused by the offset of the MOS transistors P1 and P2 can be inserted.
The error of t (gm control current Ie) can be suppressed.

【００７７】この結果、制御用電流源５が供給する電流
値（Ｉｅ）を広い電圧範囲で変化させた場合であって
も、カレントミラー回路部４は、ｇｍ制御用電流Ｉｅを
高精度かつ高速に制御できる。この結果、相互コンダク
タンスアンプ１は、制御用電流源５のダイナミックレン
ジを広く確保しているにも拘わらず、相互コンダクタン
スｇｍを高精度かつ高速に制御できる。As a result, even when the current value (Ie) supplied by the control current source 5 is changed in a wide voltage range, the current mirror circuit section 4 accurately and speedily outputs the gm control current Ie. Can be controlled. As a result, the transconductance amplifier 1 can control the transconductance gm with high accuracy and at high speed, although the wide range of the control current source 5 is secured.

【００７８】ところで、図１に示すカレントミラー回路
部４では、従来のカレントミラー回路部１０４に比べ
て、ＮＰＮトランジスタＮ５のベース−エミッタ間電圧
Ｖ_BEだけ、入力電圧範囲を確保しているが、より広い入
力電圧範囲を確保したい場合には、図１に示すカレント
ミラー回路部４に代えて、例えば、図５に示すカレント
ミラー回路部４ａを使用することができる。In the current mirror circuit section 4 shown in FIG. 1, the input voltage range is secured by the base-emitter voltage V _{BE of the} NPN transistor N5 as compared with the conventional current mirror circuit section 104. When it is desired to secure a wider input voltage range, for example, the current mirror circuit unit 4a shown in FIG. 5 can be used instead of the current mirror circuit unit 4 shown in FIG.

【００７９】当該カレントミラー回路部４ａは、ＭＯＳ
トランジスタＰ１のゲートとドレインとを直接接続する
代わりに、該ゲートとドレインとの間にも、ＮＰＮトラ
ンジスタＮ５と同様のＮＰＮトランジスタ（第２バイポ
ーラトランジスタ）Ｎ６が設けられている点で、図１に
示すカレントミラー回路部４と異なっている。The current mirror circuit section 4a is a MOS
1, instead of directly connecting the gate and drain of the transistor P1, an NPN transistor (second bipolar transistor) N6 similar to the NPN transistor N5 is provided between the gate and drain. It is different from the current mirror circuit section 4 shown.

【００８０】具体的には、ＮＰＮトランジスタＮ６のベ
ースは、ＭＯＳトランジスタＰ１のドレインに接続され
ており、エミッタは、ＭＯＳトランジスタＰ１のゲート
と、所定の電流を供給する定電流源（第２バイアス電流
源）Ｆ２とに接続されている。また、ＮＰＮトランジス
タＮ６のコレクタには、電源電圧Ｖｃｃが印加される。
なお、カレントミラー回路部４ａ、および、後述する他
の変形例（４ｂ・４ｃ）は、図１に示すカレントミラー
回路部４と略同様の構成なので、同じ機能を有する部材
には、同じ参照符号を付して説明を省略する。Specifically, the base of the NPN transistor N6 is connected to the drain of the MOS transistor P1, and the emitter thereof is the gate of the MOS transistor P1 and a constant current source (second bias current) for supplying a predetermined current. Source) F2. The power supply voltage Vcc is applied to the collector of the NPN transistor N6.
Since the current mirror circuit unit 4a and other modified examples (4b and 4c) described later have substantially the same configuration as the current mirror circuit unit 4 shown in FIG. 1, members having the same function are denoted by the same reference symbols. Is attached and the description is omitted.

【００８１】図１のカレントミラー回路部４において、
ＭＯＳトランジスタＰ１・Ｐ２の特性のバラツキ（製造
時に生じる特性のバラツキ）及び／又はＭＯＳトランジ
スタＰ３・Ｐ４の特性のバラツキ（製造時に生じる特性
のバラツキ）に起因してカレントミラー回路部４の出力
電流は変動するが、この変動を抑制するために、ＭＯＳ
トランジスタＰ１・Ｐ２のゲート長及び／又はＭＯＳト
ランジスタＰ３・Ｐ４のゲート長が大きく設定され、こ
れにより、オフセットに起因する影響を低減することが
できる。しかしながら、ゲート長を大きくすると、それ
に伴ってゲート寄生容量が大きくなるので、カレントミ
ラー回路部４において、入力電流が印加されてから出力
電流が出力されるまでの時間が長くなってしまう。In the current mirror circuit section 4 of FIG.
The output current of the current mirror circuit unit 4 is caused by the variation in the characteristics of the MOS transistors P1 and P2 (variation in the characteristics generated during manufacturing) and / or the variation in the characteristics of the MOS transistors P3 and P4 (variation in the characteristics generated during manufacturing). Although it fluctuates, in order to suppress this fluctuation, MOS
The gate lengths of the transistors P1 and P2 and / or the gate lengths of the MOS transistors P3 and P4 are set to be large, whereby the influence caused by the offset can be reduced. However, when the gate length is increased, the gate parasitic capacitance is increased accordingly, so that the time from the application of the input current to the output of the output current in the current mirror circuit section 4 becomes long.

【００８２】そこで、図５の構成を有するカレントミラ
ー回路部４ａによれば、ＭＯＳトランジスタＰ１・Ｐ２
のゲート寄生容量に蓄積された電荷が定電流源Ｆ２を介
して常に放出されると共に、ＭＯＳトランジスタＰ３・
Ｐ４のゲート寄生容量に蓄積された電荷が定電流源Ｆ１
を介して常に放出される。これにより、たとえゲート長
を大きくしても、カレントミラー回路部４ａにおいて、
入力電流がオフからオンになった際、ＭＯＳトランジス
タＰ１・Ｐ２のゲートと、ＭＯＳトランジスタＰ３・Ｐ
４のゲートとから、それぞれ蓄積された電荷を放出する
必要がないので、カレントミラー回路部４ａの立ち上が
り時間を確実に短縮できる。それゆえ、上記製造時に生
じる特性のバラツキがあっても、出力電流の精度が高
く、立ち上がり時間の短いカレントミラー回路部４ａを
確実に実現できる。Therefore, according to the current mirror circuit portion 4a having the configuration of FIG. 5, the MOS transistors P1 and P2 are
The charge accumulated in the gate parasitic capacitance of the MOS transistor P3 is always discharged through the constant current source F2.
The electric charge accumulated in the gate parasitic capacitance of P4 is the constant current source F1.
Always released via. Accordingly, even if the gate length is increased, in the current mirror circuit section 4a,
When the input current changes from off to on, the gates of the MOS transistors P1 and P2 and the MOS transistors P3 and P2
Since it is not necessary to discharge the accumulated charges from the gates of No. 4 and 4, the rise time of the current mirror circuit section 4a can be surely shortened. Therefore, even if there are variations in the characteristics that occur during manufacturing, the current mirror circuit section 4a with high output current accuracy and short rise time can be reliably realized.

【００８３】又、上記構成によれば、ＮＰＮトランジス
タＮ５（第１入力ダイナミックレンジ拡大手段）によっ
て、ＭＯＳトランジスタＰ３において、ドレイン電位が
ゲート電位よりも、ＮＰＮトランジスタＮ５のベース−
エミッタ間電圧Ｖ_BE分だけ高くなるので、該電圧Ｖ_BE分
だけ入力ダイナミックレンジが拡大される。同様に、Ｍ
ＯＳトランジスタＰ１において、ドレイン電位がゲート
電位よりも、ＮＰＮトランジスタＮ６（第２入力ダイナ
ミックレンジ拡大手段）のベース−エミッタ間電圧Ｖ_BE
分だけ高くなるので、該電圧Ｖ_BE分だけ入力ダイナミッ
クレンジが拡大される。このように、ＭＯＳトランジス
タＰ１のドレイン電圧は、ＮＰＮトランジスタＮ６のベ
ース−エミッタ間電圧Ｖ_BE分だけ、ゲート電圧よりも相
対的に高くなる。この結果、上記カレントミラー回路部
４ａは、図１に示すカレントミラー回路部４よりも、Ｎ
ＰＮトランジスタＮ６のベース−エミッタ間電圧Ｖ_BEだ
け広い入力電圧範囲（入力ダイナミックレンジ）を確保
できる。Further, according to the above configuration, the drain potential of the NPN transistor N5 (first input dynamic range expanding means) in the MOS transistor P3 is higher than that of the gate potential of the NPN transistor N5.
Since the emitter-to-emitter voltage V _BE increases, the input dynamic range is expanded by the voltage V _BE . Similarly, M
In the OS transistor P1, the drain potential is higher than the gate potential, and the base-emitter voltage V _{BE of the} NPN transistor N6 (second input dynamic range expansion means) is higher than the drain potential.
Therefore, the input dynamic range is expanded by the amount corresponding to the voltage V _BE . Thus, the drain voltage of the MOS transistor P1 becomes relatively higher than the gate voltage by the base-emitter voltage V _BE of the NPN transistor N6. As a result, the current mirror circuit section 4a is more likely to have an N level than the current mirror circuit section 4 shown in FIG.
A wide input voltage range (input dynamic range) can be secured by the base-emitter voltage V _{BE of the} PN transistor N6.

【００８４】また、広い入力電圧範囲を必要とする場
合、図１に示すカレントミラー回路部４に代えて、図６
に示すカレントミラー回路部４ｂを用いてもよい。当該
カレントミラー回路部４ｂでは、図１に示す構成に加え
て、ＮＰＮトランジスタＮ５のエミッタと定電流源Ｆ１
との間に、ダイオードＮ７が設けられている。なお、当
該ダイオードＮ７は、コレクタとベースとが接続された
ＮＰＮトランジスタによって実現されており、コレクタ
およびベースが上記ＮＰＮトランジスタＮ５のエミッタ
に接続されると共に、エミッタは、定電流源Ｆ１、並び
に、ＭＯＳトランジスタＰ３・Ｐ４のゲートに接続され
ている。When a wide input voltage range is required, the current mirror circuit section 4 shown in FIG.
You may use the current mirror circuit part 4b shown to. In the current mirror circuit section 4b, in addition to the configuration shown in FIG. 1, the emitter of the NPN transistor N5 and the constant current source F1 are added.
A diode N7 is provided between The diode N7 is realized by an NPN transistor having a collector and a base connected to each other. The collector and the base are connected to the emitter of the NPN transistor N5, and the emitter is a constant current source F1 and a MOS. It is connected to the gates of the transistors P3 and P4.

【００８５】上記構成によれば、両ＭＯＳトランジスタ
Ｐ３のドレイン電圧は、図１の場合よりも、ダイオード
Ｎ７の順方向電圧（ベース−エミッタ間電圧Ｖ_BE）だけ
上昇する。この結果、カレントミラー回路部４ｂの入力
電圧範囲は、図１に示すカレントミラー回路部４の入力
電圧範囲よりも、ダイオードＮ７のベース−エミッタ間
電圧Ｖ_BEだけ更に拡大される。According to the above structure, the drain voltage of both MOS transistors P3 is increased by the forward voltage (base-emitter voltage V _BE ) of diode N7, as compared with the case of FIG. As a result, the input voltage range of the current mirror circuit section 4b is further expanded by the base-emitter voltage V _{BE of} the diode N7 than the input voltage range of the current mirror circuit section 4 shown in FIG.

【００８６】なお、上記説明では、図１に示す構成に加
えて、ＮＰＮトランジスタＮ５のエミッタと定電流源Ｆ
１との間に、ダイオードＮ７が設けられている例が示さ
れているが、本発明はこれに限定されるものではなく、
図５に示す構成に加えて、ＮＰＮトランジスタＮ５のエ
ミッタと定電流源Ｆ１との間に図６と同様な接続で第１
ダイオードが設けられ、かつ、ＮＰＮトランジスタＮ６
のエミッタと定電流源Ｆ２との間に図６と同様な接続で
第２ダイオードが設けられている構成でも、同様な入力
電圧範囲の拡大化が図れる。即ち、この場合、第１及び
第２ダイオードのベース−エミッタ間電圧Ｖ_BEだけ拡大
されるので、更に、広い入力電圧範囲（入力ダイナミッ
クレンジ）を確保できる。In the above description, in addition to the configuration shown in FIG. 1, the emitter of the NPN transistor N5 and the constant current source F are used.
Although an example in which the diode N7 is provided between the first and second terminals is shown, the present invention is not limited to this.
In addition to the configuration shown in FIG. 5, a connection similar to that shown in FIG. 6 is provided between the emitter of the NPN transistor N5 and the constant current source F1.
A diode is provided and the NPN transistor N6
Even in the configuration in which the second diode is provided between the emitter and the constant current source F2 by the same connection as in FIG. 6, the input voltage range can be similarly expanded. That is, in this case, since the base-emitter voltage V _{BE of} the first and second diodes is expanded, a wider input voltage range (input dynamic range) can be secured.

【００８７】一方、カレントミラー回路部の出力電圧範
囲を拡大したい場合には、図１に示すカレントミラー回
路部４に代えて、図７に示すカレントミラー回路部４ｃ
を使用できる。当該カレントミラー回路部４ｃには、カ
レントミラー回路部４の構成に加えて、コレクタがＭＯ
ＳトランジスタＰ４のドレインに接続されたＮＰＮトラ
ンジスタＮ８（第１出力トランジスタ）と、ベースが上
記ＮＰＮトランジスタＮ８およびＭＯＳトランジスタＰ
４の接続点に接続され、エミッタがバイアス用の定電流
源Ｆ３に接続され、コレクタが接地されたＰＮＰトラン
ジスタＰ９（第２出力トランジスタ）と、ベースがＰＮ
ＰトランジスタＰ９および定電流源Ｆ３の接続点に接続
され、エミッタが上記ＮＰＮトランジスタＮ８のベース
に接続され、コレクタが電源ラインＳ２１に接続された
ＮＰＮトランジスタＮ１０（第３出力トランジスタ）と
が設けられている。On the other hand, when it is desired to expand the output voltage range of the current mirror circuit section, instead of the current mirror circuit section 4 shown in FIG. 1, the current mirror circuit section 4c shown in FIG.
Can be used. In addition to the configuration of the current mirror circuit unit 4, the current mirror circuit unit 4c has an MO collector.
An NPN transistor N8 (first output transistor) connected to the drain of the S-transistor P4, and the base of the NPN transistor N8 and the MOS transistor P.
PNP transistor P9 (second output transistor) connected to the connection point of No. 4, the emitter of which is connected to the biasing constant current source F3 and the collector of which is grounded, and the base of which is PN.
An NPN transistor N10 (third output transistor) connected to a connection point of the P transistor P9 and the constant current source F3, an emitter connected to the base of the NPN transistor N8, and a collector connected to the power supply line S21 is provided. There is.

【００８８】なお、当該カレントミラー回路部４ｃを相
互コンダクタンスアンプ１ｃに使用する場合には、図４
に示すＮＰＮトランジスタＮ４１およびＮ４４に代え
て、上記ＮＰＮトランジスタＮ８およびＮ１０が使用さ
れ、さらにＰＮＰトランジスタＰ９が設けられる。When the current mirror circuit section 4c is used for the transconductance amplifier 1c, the circuit shown in FIG.
The NPN transistors N8 and N10 described above are used in place of the NPN transistors N41 and N44, and a PNP transistor P9 is further provided.

【００８９】上記構成では、ＮＰＮトランジスタＮ８の
コレクタと、ＮＰＮトランジスタＮ１０のベースとの間
に、ＰＮＰトランジスタＰ９が設けられている。したが
って、ＮＰＮトランジスタＮ８のベース電位は、ＮＰＮ
トランジスタＮ８のコレクタとＮＰＮトランジスタＮ１
０のベースとを直接接続した構成（図４に示す構成）と
比較して、ＰＮＰトランジスタＰ９のベース−エミッタ
間電圧Ｖ_BEだけ上昇する。このため、ＮＰＮトランジス
タＮ８のベース電位と、接地レベル（ＧＮＤ）との差異
が大きくなり、カレントミラー回路部４ｃの出力電圧範
囲（出力ダイナミックレンジ）を拡大できる。In the above structure, the PNP transistor P9 is provided between the collector of the NPN transistor N8 and the base of the NPN transistor N10. Therefore, the base potential of the NPN transistor N8 is NPN.
The collector of the transistor N8 and the NPN transistor N1
Compared with the configuration in which the base of 0 is directly connected (configuration shown in FIG. 4), the base-emitter voltage V _{BE of the} PNP transistor P9 rises. Therefore, the difference between the base potential of the NPN transistor N8 and the ground level (GND) becomes large, and the output voltage range (output dynamic range) of the current mirror circuit section 4c can be expanded.

【００９０】図４の構成にカレントミラー回路部４ｃを
使用すると、ＮＰＮトランジスタＮ８のベース電位と接
地レベルとの差異を拡大できる。したがって、抵抗Ｒ４
１〜Ｒ４３の電圧範囲を広くとることができる。この結
果、抵抗Ｒ４１〜Ｒ４３の抵抗値を大きく設定でき、抵
抗値の相違に起因する出力電流Ｉｏｕｔ（ｇｍ制御用電
流Ｉｅ）の誤差を削減できる。By using the current mirror circuit portion 4c in the configuration of FIG. 4, the difference between the base potential of the NPN transistor N8 and the ground level can be enlarged. Therefore, the resistance R4
The voltage range of 1 to R43 can be widened. As a result, the resistance values of the resistors R41 to R43 can be set to be large, and the error in the output current Iout (gm control current Ie) due to the difference in the resistance values can be reduced.

【００９１】なお、カレントミラー回路の出力電圧範囲
を拡大する（出力ダイナミックレンジを拡大する）場合
として、図７に示すカレントミラー回路部４ｃ（カレン
トミラー回路部４に出力電圧範囲のための構成（ＮＰＮ
トランジスタＮ８、ＰＮＰトランジスタＰ９、ＮＰＮト
ランジスタＮ１０、及び定電流源Ｆ３）を加えたもの）
を例示したが、本発明はこれに限定されるものではな
く、図５及び図６のカレントミラー回路部４ａ及び４ｂ
に出力電圧範囲のための上記構成を加えたものでもよ
い。As a case of expanding the output voltage range of the current mirror circuit (expanding the output dynamic range), the current mirror circuit section 4c shown in FIG. 7 (the configuration for the output voltage range in the current mirror circuit section 4 ( NPN
Transistor N8, PNP transistor P9, NPN transistor N10, and constant current source F3) are added)
However, the present invention is not limited to this, and the current mirror circuit units 4a and 4b shown in FIGS.
In addition, the above configuration for the output voltage range may be added.

【００９２】また、本実施形態では、ＭＯＳトランジス
タＰ１〜Ｐ４がＰｃｈの場合を例にして説明したが、当
然ながら、ＮｃｈのＭＯＳトランジスタを使用した場合
でも同様の効果が得られる。この場合は、例えば、ＮＰ
ＮトランジスタＮ５をＰＮＰトランジスタに変更するな
ど、バイポーラトランジスタの極性を反転すると共に、
電源ラインＳ２１を接地レベルに保ち、電源ラインＳ２
２に電源電圧Ｖｃｃが印加される。これにより、広い入
力電圧範囲を保ちながら、出力電流の精度が高く、オフ
からオンへ変化する際の立ち上がりが速いカレントミラ
ー回路を提供できる。In this embodiment, the case where the MOS transistors P1 to P4 are Pchs has been described as an example, but naturally, the same effect can be obtained even when Nch MOS transistors are used. In this case, for example, NP
While reversing the polarity of the bipolar transistor, such as changing the N transistor N5 to a PNP transistor,
Keep the power supply line S21 at the ground level and keep the power supply line S2
The power supply voltage Vcc is applied to 2. As a result, it is possible to provide a current mirror circuit which has a high accuracy of output current while maintaining a wide input voltage range and has a fast rise when changing from off to on.

【００９３】また、上述の説明では、カレントミラー回
路部４（４ａ〜４ｃ）が相互コンダクタンスアンプ１
（１ａ〜１ｃ）のｇｍ制御用電流Ｉｅを伝送する場合を
例にして説明したが、これに限るものではない。本実施
形態に係るカレントミラー回路部４（４ａ〜４ｃ）を使
用すれば、広い入力電圧範囲を保ちながら、高い精度で
高速に電流を伝送することができるため、広い範囲に適
用できる。ただし、相互コンダクタンスアンプ１（１ａ
〜１ｃ）では、相互コンダクタンスｇｍを高速かつ高精
度に制御するために、ｇｍ制御用電流Ｉｅを高速かつ高
精度に制御する必要がある。したがって、相互コンダク
タンスアンプ１（１ａ〜１ｃ）にカレントミラー回路部
４（４ａ〜４ｃ）を使用した場合、特に効果的である。In the above description, the current mirror circuit section 4 (4a-4c) is the transconductance amplifier 1.
The case where the gm control current Ie of (1a to 1c) is transmitted has been described as an example, but the present invention is not limited to this. When the current mirror circuit unit 4 (4a to 4c) according to the present embodiment is used, it is possible to transmit a current with high accuracy and at high speed while maintaining a wide input voltage range, so that it can be applied to a wide range. However, the transconductance amplifier 1 (1a
In 1c), in order to control the mutual conductance gm at high speed and with high accuracy, it is necessary to control the gm control current Ie at high speed and with high accuracy. Therefore, it is particularly effective when the current mirror circuit unit 4 (4a to 4c) is used for the transconductance amplifier 1 (1a to 1c).

【００９４】[0094]

【発明の効果】本発明に係るカレントミラー回路は、以
上のように、第１及び第２ＭＯＳトランジスタからなる
第１カレントミラー回路と、上記第１カレントミラー回
路にカスケードに接続され、第３及び第４ＭＯＳトラン
ジスタからなる第２カレントミラー回路と、上記の第１
及び第２ＭＯＳトランジスタのゲート寄生容量に蓄積さ
れた電荷を放出すると共に、上記の第３ＭＯＳトランジ
スタにおいてドレイン電位をゲート電位よりも所定量だ
け高くする入力ダイナミックレンジ拡大手段とを備えて
いる。As described above, the current mirror circuit according to the present invention is connected to the first current mirror circuit composed of the first and second MOS transistors and the first current mirror circuit in cascade, and the third and third current mirror circuits are connected. A second current mirror circuit composed of 4 MOS transistors, and the first current mirror circuit described above.
And an input dynamic range expansion means for discharging the charge accumulated in the gate parasitic capacitance of the second MOS transistor and increasing the drain potential of the third MOS transistor above the gate potential by a predetermined amount.

【００９５】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が入力ダ
イナミックレンジ拡大手段によって放出される。これに
より、たとえゲート長を大きくしても、入力電流がオン
になった際、第１及び第２ＭＯＳトランジスタのゲート
から、蓄積された電荷を放出する必要がないので、カレ
ントミラー回路の立ち上がり時間を確実に短縮できる。
それゆえ、上記製造時に生じる特性のバラツキがあって
も、出力電流の精度が高く、立ち上がり時間の短いカレ
ントミラー回路を確実に実現できる。According to the above invention, the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are discharged by the input dynamic range expanding means. As a result, even if the gate length is increased, it is not necessary to discharge the accumulated charge from the gates of the first and second MOS transistors when the input current is turned on, so that the rise time of the current mirror circuit is increased. It can surely be shortened.
Therefore, even if there are variations in characteristics that occur during manufacturing, a current mirror circuit with high output current accuracy and a short rise time can be reliably realized.

【００９６】又、上記構成によれば、入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
されるので、該所定量の電位分だけ入力ダイナミックレ
ンジを確実に拡大することが可能となるという効果を併
せて奏する。Further, according to the above configuration, since the drain potential in the first MOS transistor is made higher than the gate potential by the predetermined amount by the input dynamic range expanding means, the input dynamic range can be surely made by the predetermined amount of potential. It also has the effect of enabling enlargement.

【００９７】本発明に係る他のカレントミラー回路は、
以上のように、第１及び第２ＭＯＳトランジスタからな
る第１カレントミラー回路と、上記第１カレントミラー
回路にカスケードに接続され、第３及び第４ＭＯＳトラ
ンジスタからなる第２カレントミラー回路と、上記の第
３及び第４ＭＯＳトランジスタのゲート寄生容量に蓄積
された電荷を放出すると共に、上記の第３ＭＯＳトラン
ジスタにおいてドレイン電位をゲート電位よりも所定量
だけ高くする第１入力ダイナミックレンジ拡大手段と、
上記の第１及び第２ＭＯＳトランジスタのゲート寄生容
量に蓄積された電荷を放出すると共に、上記の第１ＭＯ
Ｓトランジスタにおいてドレイン電位をゲート電位より
も所定量だけ高くする第２入力ダイナミックレンジ拡大
手段とを備えている。Another current mirror circuit according to the present invention is
As described above, the first current mirror circuit composed of the first and second MOS transistors, the second current mirror circuit composed of the third and fourth MOS transistors connected in cascade to the first current mirror circuit, and the first current mirror circuit described above. First input dynamic range expansion means for discharging charges accumulated in the gate parasitic capacitances of the third and fourth MOS transistors and increasing the drain potential of the third MOS transistor above the gate potential by a predetermined amount;
The charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are discharged and the first MO transistor is discharged.
The S-transistor is provided with a second input dynamic range expansion means for increasing the drain potential higher than the gate potential by a predetermined amount.

【００９８】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２入
力ダイナミックレンジ拡大手段を介して常に放出される
と共に、第３及び第４ＭＯＳトランジスタのゲート寄生
容量に蓄積された電荷が第１入力ダイナミックレンジ拡
大手段を介して常に放出される。これにより、たとえゲ
ート長を大きくしても、カレントミラー回路において、
入力電流がオフからオンになった際、第１及び第２ＭＯ
Ｓトランジスタのゲートと、第３及び第４ＭＯＳトラン
ジスタのゲートとから、それぞれ蓄積された電荷を放出
する必要がないので、カレントミラー回路の立ち上がり
時間を確実に短縮できる。それゆえ、上述のような製造
時に生じる特性のバラツキがあっても、出力電流の精度
が高く、立ち上がり時間の短いカレントミラー回路を確
実に実現できる。According to the above invention, the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are always discharged through the second input dynamic range expanding means, and the gate parasitic capacitances of the third and fourth MOS transistors are also increased. The electric charge accumulated in the capacitor is always discharged through the first input dynamic range expanding means. As a result, even if the gate length is increased, in the current mirror circuit,
When the input current changes from OFF to ON, the first and second MO
Since it is not necessary to discharge the accumulated charges from the gate of the S transistor and the gates of the third and fourth MOS transistors, the rise time of the current mirror circuit can be surely shortened. Therefore, even if there are variations in characteristics that occur during manufacturing as described above, it is possible to reliably realize a current mirror circuit with high output current accuracy and a short rise time.

【００９９】又、上記発明によれば、第１入力ダイナミ
ックレンジ拡大手段によって、第３ＭＯＳトランジスタ
において、ドレイン電位がゲート電位よりも所定量だけ
高くなるので、この所定量の電位分だけ入力ダイナミッ
クレンジが拡大される。同様に、第２入力ダイナミック
レンジ拡大手段によって、第１ＭＯＳトランジスタにお
いて、ドレイン電位がゲート電位よりも所定量だけ高く
なるので、この所定量の電位分だけ入力ダイナミックレ
ンジが拡大される。このように、第１ＭＯＳトランジス
タのドレイン電圧は、所定量の電位分だけ、ゲート電圧
よりも相対的に高くなる。この結果、上記カレントミラ
ー回路は、この所定量の電位分だけ広い入力電圧範囲
（入力ダイナミックレンジ）を確保できるという効果を
併せて奏する。Further, according to the above invention, the drain potential of the third MOS transistor becomes higher than the gate potential by a predetermined amount by the first input dynamic range expanding means, so that the input dynamic range is increased by the predetermined amount of potential. Expanded. Similarly, since the drain potential of the first MOS transistor becomes higher than the gate potential by a predetermined amount by the second input dynamic range expansion means, the input dynamic range is expanded by the predetermined amount of potential. In this way, the drain voltage of the first MOS transistor becomes relatively higher than the gate voltage by a predetermined amount of potential. As a result, the current mirror circuit also has the effect of ensuring a wide input voltage range (input dynamic range) by the predetermined amount of potential.

【０１００】上記第１及び第２ＭＯＳトランジスタは、
それぞれ、抵抗を介して電源電圧が供給されていること
が好ましい。The first and second MOS transistors are
It is preferable that the power supply voltage is supplied to each via a resistor.

【０１０１】この場合、製造工程でのバラツキにより、
第１および第２ＭＯＳトランジスタのスレッショルド電
圧が一致せず、両者を流れる電流が互いに異なる場合、
より多くの電流を流すＭＯＳトランジスタに接続された
抵抗での電圧降下の方が大きくなり、当該ＭＯＳトラン
ジスタを流れる電流を減少させる。この結果、オフセッ
トに起因する入力電流と出力電流との相違を削減でき、
出力電流の精度をさらに向上できる。In this case, due to variations in the manufacturing process,
When the threshold voltages of the first and second MOS transistors do not match and the currents flowing through them are different from each other,
The voltage drop at the resistor connected to the MOS transistor that allows a larger amount of current to flow becomes larger, and the current flowing through the MOS transistor decreases. As a result, the difference between the input current and the output current due to the offset can be reduced,
The accuracy of the output current can be further improved.

【０１０２】また、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。Further, the source potentials of the first and second MOS transistors are changed by the input current due to the above both resistors. However, unlike the configuration in which the operation is required to be changed according to the presence / absence of the input current resistance and the resistance value like the configuration in which the conventional bias voltage power supply is provided, the first bipolar transistor has The drain potential is relatively higher than that of Therefore, the first bipolar transistor can continue to operate the first to fourth MOS transistors in the saturation region without changing the operation according to the magnitude of the input current and the presence / absence or resistance value of the resistor. . As a result, the circuit configuration of the current mirror circuit can be simplified.

【０１０３】上記発明において、更に、出力電圧範囲を
拡大する出力ダイナミックレンジ拡大手段が備えられて
いることが好ましい。この場合、カレントミラー回路内
の抵抗値等の相違に起因する出力電流の誤差を確実に削
減できるという効果を併せて奏する。In the above invention, it is preferable that an output dynamic range expanding means for expanding the output voltage range is further provided. In this case, an effect that the error of the output current due to the difference in the resistance value in the current mirror circuit can be surely reduced is also provided.

【０１０４】本発明に係る更に他のカレントミラー回路
は、以上のように、所定の電位に保たれる第１電源ライ
ンにソースが接続された第１ＭＯＳトランジスタと、上
記第１ＭＯＳトランジスタのゲートおよびドレインにゲ
ートが接続され、ソースが上記第１電源ラインに接続さ
れた第２ＭＯＳトランジスタと、上記第１ＭＯＳトラン
ジスタのドレインにソースが接続された第３ＭＯＳトラ
ンジスタと、上記第３ＭＯＳトランジスタのゲートにゲ
ートが接続され、上記第２ＭＯＳトランジスタのドレイ
ンにソースが接続されている第４ＭＯＳトランジスタ
と、上記第３および第４ＭＯＳトランジスタとは逆の極
性を有していると共に、上記第３ＭＯＳトランジスタの
ドレインにベースが接続され、エミッタが上記第３およ
び第４ＭＯＳトランジスタのゲートに接続された第１バ
イポーラトランジスタと、上記第１バイポーラトランジ
スタのエミッタに接続された第１バイアス電流源とを備
えている。As described above, still another current mirror circuit according to the present invention includes a first MOS transistor whose source is connected to a first power supply line kept at a predetermined potential, and a gate and a drain of the first MOS transistor. A second MOS transistor whose source is connected to the first power supply line, a third MOS transistor whose source is connected to the drain of the first MOS transistor, and a gate which is connected to the gate of the third MOS transistor. A fourth MOS transistor having a source connected to the drain of the second MOS transistor and a polarity opposite to those of the third and fourth MOS transistors, and a base connected to the drain of the third MOS transistor, The emitter is the third and fourth MOS transistors described above. And it includes a first bipolar transistor connected to the gate of the static, and the first bias current source connected to the emitter of the first bipolar transistor.

【０１０５】なお、第１ないし第４ＭＯＳトランジスタ
がＰｃｈのＭＯＳトランジスタの場合は、上記第１バイ
ポーラトランジスタおよび後述の第２バイポーラトラン
ジスタは、ＮＰＮトランジスタであり、第１ないし第４
ＭＯＳトランジスタがＮｃｈのＭＯＳトランジスタの場
合は、上記第１および第２バイポーラトランジスタは、
ＰＮＰトランジスタとして実現される。When the first to fourth MOS transistors are Pch MOS transistors, the first bipolar transistor and the second bipolar transistor described later are NPN transistors, and the first to fourth
When the MOS transistor is an Nch MOS transistor, the first and second bipolar transistors are
It is implemented as a PNP transistor.

【０１０６】上記発明によれば、第３ＭＯＳトランジス
タのドレイン電位は、上記第１バイポーラトランジスタ
のベース−エミッタ間電圧によって、第３および第４Ｍ
ＯＳトランジスタのゲート電位よりも相対的に高くな
る。これにより、第１バイポーラトランジスタを設け
ず、第３ＭＯＳトランジスタのドレインとゲートとを直
接接続する従来技術と比較すると、第１バイポーラトラ
ンジスタのベース−エミッタ間電圧分だけ、入力電圧が
高い場合であっても、第１ないし第４ＭＯＳトランジス
タは、正常に動作し続けることができる。この結果、カ
レントミラー回路の入力電圧範囲（入力ダイナミックレ
ンジ）を当該ベース−エミッタ間電圧だけ拡大できる。According to the above invention, the drain potential of the third MOS transistor depends on the voltage between the base and the emitter of the first bipolar transistor, and the drain potential of the third and fourth MOS transistors is increased.
It is relatively higher than the gate potential of the OS transistor. As a result, in comparison with the prior art in which the first bipolar transistor is not provided and the drain and gate of the third MOS transistor are directly connected, the input voltage is higher by the amount of the base-emitter voltage of the first bipolar transistor. However, the first to fourth MOS transistors can continue to operate normally. As a result, the input voltage range (input dynamic range) of the current mirror circuit can be expanded by the base-emitter voltage.

【０１０７】さらに、第３ＭＯＳトランジスタのドレイ
ンに電流が入力されていない場合であっても、第１バイ
ポーラトランジスタのベース電流によって、第１および
第３ＭＯＳトランジスタには、所定の電流が流れてい
る。したがって、入力電流がオフであっても、第１およ
び第２ＭＯＳトランジスタのゲートから常に電荷が放出
される。この結果、製造工程でのバラツキに起因する出
力電流の変動を抑制するために、第１および第２ＭＯＳ
トランジスタのゲート長を大きく設定した場合であって
も、入力電流がオンになった際、第１および第２ＭＯＳ
トランジスタのゲートから電荷を放出する必要がなくな
り、カレントミラー回路の立ち上がり時間を短縮でき
る。それゆえ、製造工程にバラツキが発生する場合であ
っても、出力電流の精度が高く、立ち上がり時間の短い
カレントミラー回路を実現できるという効果を併せて奏
する。Further, even when no current is input to the drain of the third MOS transistor, a predetermined current flows in the first and third MOS transistors due to the base current of the first bipolar transistor. Therefore, even if the input current is off, charges are always discharged from the gates of the first and second MOS transistors. As a result, in order to suppress the fluctuation of the output current due to the variation in the manufacturing process, the first and second MOS
Even when the gate length of the transistor is set large, when the input current turns on, the first and second MOS
It is not necessary to discharge charges from the gate of the transistor, and the rise time of the current mirror circuit can be shortened. Therefore, even when variations occur in the manufacturing process, it is possible to realize a current mirror circuit with high output current accuracy and a short rise time.

【０１０８】また、上記カレントミラー回路は、上記第
１ＭＯＳトランジスタおよび第１電源ラインの間と、上
記第２ＭＯＳトランジスタおよび第１電源ラインの間と
に、それぞれ抵抗が設けられていることが好ましい。In the current mirror circuit, it is preferable that resistors are provided between the first MOS transistor and the first power supply line and between the second MOS transistor and the first power supply line, respectively.

【０１０９】上記構成では、製造工程でのバラツキによ
り、第１および第２ＭＯＳトランジスタのスレッショル
ド電圧が一致せず、両者を流れる電流が互いに異なる場
合、より多くの電流を流すＭＯＳトランジスタに接続さ
れた抵抗での電圧降下の方が大きくなり、当該ＭＯＳト
ランジスタを流れる電流を減少させる。この結果、オフ
セットに起因する入力電流と出力電流との相違を削減で
き、出力電流の精度をさらに向上できる。In the above configuration, when the threshold voltages of the first and second MOS transistors do not match and the currents flowing through the first and second MOS transistors are different from each other due to variations in the manufacturing process, the resistance connected to the MOS transistor that allows more current to flow. The voltage drop becomes larger and the current flowing through the MOS transistor is reduced. As a result, the difference between the input current and the output current due to the offset can be reduced, and the accuracy of the output current can be further improved.

【０１１０】また、上記両抵抗によって、第１および第
２ＭＯＳトランジスタのソース電位は、入力電流によっ
て変化する。ところが、従来のバイアス電圧電源を設け
る構成のように、入力電流抵抗の有無や抵抗値に応じて
動作を変更する必要のある構成とは異なり、上記第１バ
イポーラトランジスタは、第３ＭＯＳトランジスタのゲ
ート電位に比べて、ドレイン電位を相対的に高くしてい
る。したがって、入力電流の大きさ、および、抵抗の有
無や抵抗値に応じて、動作を変更しなくても、第１バイ
ポーラトランジスタは、第１ないし第４ＭＯＳトランジ
スタを飽和領域で動作させ続けることができる。この結
果、カレントミラー回路の回路構成を簡略化できるとい
う効果を併せて奏する。Further, the source potentials of the first and second MOS transistors are changed by the input current due to the above both resistors. However, unlike the configuration in which the operation is required to be changed according to the presence or absence of the input current resistance and the resistance value like the configuration in which the conventional bias voltage power supply is provided, the first bipolar transistor is the gate potential of the third MOS transistor. The drain potential is relatively higher than that of Therefore, the first bipolar transistor can continue to operate the first to fourth MOS transistors in the saturation region without changing the operation according to the magnitude of the input current and the presence / absence or resistance value of the resistor. . As a result, the circuit configuration of the current mirror circuit can be simplified.

【０１１１】さらに、本発明に係る他のカレントミラー
回路は、以上のように、所定の電位に保たれる第１電源
ラインにソースが接続された第１ＭＯＳトランジスタ
と、当該第１ＭＯＳトランジスタのゲートにゲートが接
続され、ソースが上記第１電源ラインに接続された第２
ＭＯＳトランジスタと、上記第１ＭＯＳトランジスタの
ドレインにソースが接続された第３ＭＯＳトランジスタ
と、当該第３ＭＯＳトランジスタのゲートにゲートが接
続され、上記第２ＭＯＳトランジスタのドレインにソー
スが接続されている第４ＭＯＳトランジスタと、上記第
３および第４ＭＯＳトランジスタとは逆の極性を有して
いると共に、上記第３ＭＯＳトランジスタのドレインに
ベースが接続され、エミッタが上記第３および第４ＭＯ
Ｓトランジスタのゲートに接続され、コレクタが上記第
１電源ラインに接続された第１バイポーラトランジスタ
と、上記第１および第２ＭＯＳトランジスタとは逆の極
性を有していると共に、上記第１ＭＯＳのドレインにベ
ースが接続され、エミッタが上記第１及び第２ＭＯＳト
ランジスタのゲートに接続され、コレクタが上記第１電
源ラインに接続された第２バイポーラトランジスタと、
上記第１バイポーラトランジスタのエミッタに接続され
た第１バイアス電流源と、上記第２バイポーラトランジ
スタのエミッタに接続された第２バイアス電流源とを備
えている。Further, as described above, another current mirror circuit according to the present invention has the first MOS transistor whose source is connected to the first power supply line which is kept at a predetermined potential and the gate of the first MOS transistor. A second gate connected to the first source connected to the first power line
A MOS transistor, a third MOS transistor whose source is connected to the drain of the first MOS transistor, and a fourth MOS transistor whose gate is connected to the gate of the third MOS transistor and whose source is connected to the drain of the second MOS transistor. , Has a polarity opposite to that of the third and fourth MOS transistors, has a base connected to the drain of the third MOS transistor, and has an emitter connected to the third and fourth MO transistors.
The first bipolar transistor connected to the gate of the S transistor and having the collector connected to the first power supply line has a polarity opposite to that of the first and second MOS transistors, and is connected to the drain of the first MOS. A second bipolar transistor having a base connected to it, an emitter connected to the gates of the first and second MOS transistors, and a collector connected to the first power supply line;
It comprises a first bias current source connected to the emitter of the first bipolar transistor and a second bias current source connected to the emitter of the second bipolar transistor.

【０１１２】上記発明によれば、第１及び第２ＭＯＳト
ランジスタのゲート寄生容量に蓄積された電荷が第２バ
イアス電流源を介して常に放出されると共に、第３及び
第４ＭＯＳトランジスタのゲート寄生容量に蓄積された
電荷が第２バイアス電流源を介して常に放出される。こ
れにより、たとえゲート長を大きくしても、カレントミ
ラー回路において、入力電流がオフからオンになった
際、第１及び第２ＭＯＳトランジスタのゲートと、第３
及び第４ＭＯＳトランジスタのゲートとから、それぞれ
蓄積された電荷を放出する必要がないので、カレントミ
ラー回路の立ち上がり時間を確実に短縮できる。それゆ
え、上記製造時に生じる特性のバラツキがあっても、出
力電流の精度が高く、立ち上がり時間の短いカレントミ
ラー回路を確実に実現できる。According to the above invention, the charges accumulated in the gate parasitic capacitances of the first and second MOS transistors are constantly discharged through the second bias current source and the gate parasitic capacitances of the third and fourth MOS transistors are discharged. The accumulated charge is always discharged through the second bias current source. As a result, even if the gate length is increased, in the current mirror circuit, when the input current changes from off to on, the gate of the first and second MOS transistors and the third
Since it is not necessary to discharge the accumulated charges from the gate of the fourth MOS transistor and the gate of the fourth MOS transistor, the rise time of the current mirror circuit can be reliably shortened. Therefore, even if there are variations in characteristics that occur during manufacturing, a current mirror circuit with high output current accuracy and a short rise time can be reliably realized.

【０１１３】又、上記構成によれば、第１バイポーラト
ランジスタによって、第３ＭＯＳトランジスタにおい
て、ゲート電位がドレイン電位よりも、第１バイポーラ
トランジスタのベース−エミッタ間電圧分だけ大きくな
るので、該電圧分だけ入力ダイナミックレンジが拡大さ
れる。同様に、第１ＭＯＳトランジスタにおいて、ゲー
ト電位がドレイン電位よりも、第２バイポーラトランジ
スタのベース−エミッタ間電圧分だけ大きくなるので、
該電圧分だけ入力ダイナミックレンジが拡大される。こ
のように、第１ＭＯＳトランジスタのドレイン電圧は、
第２バイポーラトランジスタのベース−エミッタ間電圧
分だけ、ゲート電圧よりも相対的に高くなる。According to the above structure, the gate potential of the third MOS transistor becomes larger than the drain potential of the first bipolar transistor by the base-emitter voltage of the first bipolar transistor. The input dynamic range is expanded. Similarly, in the first MOS transistor, the gate potential becomes larger than the drain potential by the amount of the base-emitter voltage of the second bipolar transistor.
The input dynamic range is expanded by the amount of the voltage. Thus, the drain voltage of the first MOS transistor is
The base-emitter voltage of the second bipolar transistor is relatively higher than the gate voltage.

【０１１４】この結果、第１ＭＯＳトランジスタのドレ
イン電位は、上記第２バイポーラトランジスタのベース
−エミッタ間電圧によって、第１および第２ＭＯＳトラ
ンジスタのゲート電位よりも相対的に高くなる。これに
より、上記第１カレントミラー回路に比べて、第２バイ
ポーラトランジスタのベース−エミッタ間電圧分だけ、
入力電圧が高い場合であっても、正常に動作し続けるこ
とができる。この結果、当該ベース−エミッタ間電圧だ
け、カレントミラー回路の入力電圧範囲をさらに拡大で
きるという効果を併せて奏する。As a result, the drain potential of the first MOS transistor becomes relatively higher than the gate potentials of the first and second MOS transistors due to the base-emitter voltage of the second bipolar transistor. As a result, as compared with the first current mirror circuit, only the base-emitter voltage of the second bipolar transistor is
Even when the input voltage is high, the normal operation can be continued. As a result, there is an effect that the input voltage range of the current mirror circuit can be further expanded by the base-emitter voltage.

【０１１５】上記カレントミラー回路において、上記第
３および第４ＭＯＳトランジスタのゲートと上記第１バ
イアス電流源との接続点と、上記第１バイポーラトラン
ジスタのエミッタとの間には、ダイオードが設けられて
いることが好ましい。なお、ダイオードは、例えば、ベ
ースとコレクタとを接続したバイポーラトランジスタな
どによって実現できる。In the current mirror circuit, a diode is provided between the connection point between the gates of the third and fourth MOS transistors and the first bias current source and the emitter of the first bipolar transistor. It is preferable. The diode can be realized by, for example, a bipolar transistor having a base and a collector connected to each other.

【０１１６】この場合、第１バイポーラトランジスタの
エミッタ電位は、ダイオードの順方向電圧分だけ低くな
る。したがって、第３ＭＯＳトランジスタのドレイン電
圧は、第３ＭＯＳトランジスタのゲート電圧に比べて、
第１バイポーラトランジスタのベース−エミッタ間電圧
に、当該ダイオードの順方向電圧を加えた分だけ高くな
る。この結果、上記カレントミラー回路に比べて、ダイ
オードの順方向電圧分だけ、カレントミラー回路の入力
電圧範囲をさらに拡大できるという効果を併せて奏す
る。In this case, the emitter potential of the first bipolar transistor is lowered by the forward voltage of the diode. Therefore, the drain voltage of the third MOS transistor is higher than that of the gate voltage of the third MOS transistor.
The voltage becomes higher as much as the forward voltage of the diode is added to the base-emitter voltage of the first bipolar transistor. As a result, there is an effect that the input voltage range of the current mirror circuit can be further expanded by the amount of the forward voltage of the diode as compared with the current mirror circuit.

【０１１７】上記第１および第２ＭＯＳトランジスタの
ゲートと上記第２バイアス電流源との接続点と、上記第
２バイポーラトランジスタのエミッタとの間には、第２
ダイオードが設けられていることが好ましい。この場
合、第１及び第２ダイオードのそれぞれの順方向電圧分
だけ入力ダイナミックレンジを更に拡大することができ
るという効果を併せて奏する。A second node is provided between the connection point between the gates of the first and second MOS transistors and the second bias current source and the emitter of the second bipolar transistor.
A diode is preferably provided. In this case, the effect that the input dynamic range can be further expanded by the forward voltage of each of the first and second diodes is also obtained.

【０１１８】一方、本発明に係る他のカレントミラー回
路は、上記第４ＭＯＳトランジスタのドレインにコレク
タが接続されたバイポーラ型の第１出力トランジスタ
と、当該第１出力トランジスタとは逆の極性を有するバ
イポーラ型のトランジスタであり、第１出力トランジス
タのコレクタにベースが接続され、エミッタが所定の電
流でバイアスされた第２出力トランジスタと、上記第１
出力トランジスタと同じ極性を有するバイポーラ型のト
ランジスタであり、上記第２出力トランジスタのエミッ
タにベースが接続され、エミッタが上記第１出力トラン
ジスタのベースに接続された第３出力トランジスタとを
備えていることが好ましい。なお、上記第１および第３
出力トランジスタがＮＰＮトランジスタの場合、第２出
力トランジスタは、ＰＮＰトランジスタであり、第１お
よび第３出力トランジスタがＰＮＰトランジスタの場
合、第２出力トランジスタは、ＮＰＮトランジスタであ
る。また、上記第２出力トランジスタは、例えば、所定
のバイアス電流源などによってバイアスされる。On the other hand, another current mirror circuit according to the present invention comprises a bipolar first output transistor having a collector connected to the drain of the fourth MOS transistor, and a bipolar transistor having a polarity opposite to that of the first output transistor. Second transistor having a base connected to the collector of the first output transistor and an emitter biased with a predetermined current;
A bipolar transistor having the same polarity as that of the output transistor, the third output transistor having a base connected to the emitter of the second output transistor, and an emitter connected to the base of the first output transistor; Is preferred. The first and the third
When the output transistor is an NPN transistor, the second output transistor is a PNP transistor, and when the first and third output transistors are PNP transistors, the second output transistor is an NPN transistor. The second output transistor is biased by, for example, a predetermined bias current source.

【０１１９】この場合、第１出力トランジスタのコレク
タと、第３出力トランジスタのベースとの間に、バイア
スされた第２出力トランジスタが設けられている。した
がって、第１出力トランジスタのベース電位は、第３出
力トランジスタのベースを第１出力トランジスタのコレ
クタに直接接続した場合よりも、第２出力トランジスタ
のベース−エミッタ間電圧分だけ上昇する。この結果、
当該ベース−エミッタ間電圧だけ、第１出力トランジス
タの動作電圧範囲を拡大でき、カレントミラー回路の出
力電圧範囲（出力ダイナミックレンジ）を拡大できると
いう効果を併せて奏する。In this case, a biased second output transistor is provided between the collector of the first output transistor and the base of the third output transistor. Therefore, the base potential of the first output transistor rises by the base-emitter voltage of the second output transistor as compared with the case where the base of the third output transistor is directly connected to the collector of the first output transistor. As a result,
There is an effect that the operating voltage range of the first output transistor can be expanded by the base-emitter voltage and the output voltage range (output dynamic range) of the current mirror circuit can be expanded.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施形態を示すものであり、カレン
トミラー回路部の要部構成を示す回路図である。FIG. 1 shows an embodiment of the present invention and is a circuit diagram showing a main configuration of a current mirror circuit section.

【図２】上記カレントミラー回路部を用いた相互コンダ
クタンスアンプの要部構成を示すブロック図である。FIG. 2 is a block diagram showing a main configuration of a transconductance amplifier using the current mirror circuit unit.

【図３】上記カレントミラー回路部の動作を示すもので
あり、入力電流および出力電流の立ち上がり特性を示す
グラフである。FIG. 3 is a graph showing an operation of the current mirror circuit section and showing a rising characteristic of an input current and an output current.

【図４】上記相互コンダクタンスアンプの構成例を示す
回路図である。FIG. 4 is a circuit diagram showing a configuration example of the transconductance amplifier.

【図５】上記カレントミラー回路部の変形例を示す回路
図である。FIG. 5 is a circuit diagram showing a modified example of the current mirror circuit section.

【図６】上記カレントミラー回路部の他の変形例を示す
回路図である。FIG. 6 is a circuit diagram showing another modification of the current mirror circuit section.

【図７】上記カレントミラー回路部の更に他の変形例を
示す回路図である。FIG. 7 is a circuit diagram showing still another modification of the current mirror circuit section.

【図８】従来例を示すものであり、カレントミラー回路
部の要部構成を示す回路図である。FIG. 8 illustrates a conventional example and is a circuit diagram illustrating a configuration of a main part of a current mirror circuit unit.

【図９】他の従来例を示すものであり、バイアス電圧電
源が設けられたカレントミラー回路部を示す回路図であ
る。FIG. 9 is a circuit diagram showing another conventional example and showing a current mirror circuit unit provided with a bias voltage power supply.

【図１０】上記カレントミラー回路部の動作を示すもの
であり、入力電流および出力電流の立ち上がり特性を示
すグラフである。FIG. 10 is a graph showing an operation of the current mirror circuit section and showing a rising characteristic of an input current and an output current.

【符号の説明】[Explanation of symbols]

４・４ａ・４ｂ・４ｃ カレントミラー回路部（カレン
トミラー回路） Ｆ１ 定電流源（第１バイアス電流源） Ｆ２ 定電流源（第２バイアス電流源） Ｐ１ ＭＯＳトランジスタ（第１ＭＯＳトランジス
タ） Ｐ２ ＭＯＳトランジスタ（第２ＭＯＳトランジス
タ） Ｐ３ ＭＯＳトランジスタ（第３ＭＯＳトランジス
タ） Ｐ４ ＭＯＳトランジスタ（第４ＭＯＳトランジス
タ） Ｎ５ ＮＰＮトランジスタ（第１バイポーラトランジ
スタ） Ｎ６ ＮＰＮトランジスタ（第２バイポーラトランジ
スタ） Ｎ７ ダイオード Ｎ８ ＮＰＮトランジスタ（第１出力トランジスタ） Ｐ９ ＰＮＰトランジスタ（第２出力トランジスタ） Ｎ１０ ＮＰＮトランジスタ（第３出力トランジスタ） Ｓ２１ 電源ライン（第１電源ライン）4, 4a, 4b, 4c Current mirror circuit unit (current mirror circuit) F1 constant current source (first bias current source) F2 constant current source (second bias current source) P1 MOS transistor (first MOS transistor) P2 MOS transistor ( Second MOS transistor) P3 MOS transistor (third MOS transistor) P4 MOS transistor (fourth MOS transistor) N5 NPN transistor (first bipolar transistor) N6 NPN transistor (second bipolar transistor) N7 diode N8 NPN transistor (first output transistor) P9 PNP transistor (second output transistor) N10 NPN transistor (third output transistor) S21 power line (first power line)

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】所定の電位に保たれる第１電源ラインにソ
ースが接続された第１ＭＯＳトランジスタと、 上記第１ＭＯＳトランジスタのゲートおよびドレインに
ゲートが接続され、ソースが上記第１電源ラインに接続
された第２ＭＯＳトランジスタと、 上記第１ＭＯＳトランジスタのドレインにソースが接続
された第３ＭＯＳトランジスタと、 上記第３ＭＯＳトランジスタのゲートにゲートが接続さ
れ、上記第２ＭＯＳトランジスタのドレインにソースが
接続されている第４ＭＯＳトランジスタと、 上記第３および第４ＭＯＳトランジスタとは逆の極性を
有していると共に、上記第３ＭＯＳトランジスタのドレ
インにベースが接続され、エミッタが上記第３および第
４ＭＯＳトランジスタのゲートに接続された第１バイポ
ーラトランジスタと、 上記第１バイポーラトランジスタのエミッタに接続され
た第１バイアス電流源とを含むカレントミラー回路。 1. A first power supply line which is maintained at a predetermined potential
A first MOS transistor connected to the source and a gate and a drain of the first MOS transistor.
The gate is connected and the source is connected to the first power supply line
Source connected to the drain of the above-mentioned first MOS transistor and the above-mentioned second MOS transistor
A first 3MOS transistors, the gate is connected is to the gate of the first 3MOS transistor
And the source is connected to the drain of the second MOS transistor.
The connected fourth MOS transistor and the third and fourth MOS transistors have opposite polarities.
In addition to having the drain of the third MOS transistor
The base is connected to the in, and the emitter is connected to the third and third
The first bipolar connected to the gate of the 4MOS transistor
And over La transistor is connected to the emitter of the first bipolar transistor
A current mirror circuit including a first bias current source. 【請求項２】上記第１ＭＯＳトランジスタおよび第１電
源ラインの間と、上記第２ＭＯＳトランジスタおよび第
１電源ラインの間とに、それぞれ抵抗が設けられている
ことを特徴とする請求項１に記載のカレントミラー回
路。2. The first MOS transistor and the first battery.
Between the source line, the second MOS transistor and the second MOS transistor.
A resistor is provided between each power line.
The current mirror circuit according to claim 1, characterized in that
Road . 【請求項３】所定の電位に保たれる第１電源ラインにソ
ースが接続された第１ＭＯＳトランジスタと、 当該第１ＭＯＳトランジスタのゲートにゲートが接続さ
れ、ソースが上記第１電源ラインに接続された第２ＭＯ
Ｓトランジスタと、 上記第１ＭＯＳトランジスタのドレインにソースが接続
された第３ＭＯＳトランジスタと、 当該第３ＭＯＳトランジスタのゲートにゲートが接続さ
れ、上記第２ＭＯＳトランジスタのドレインにソースが
接続されている第４ＭＯＳトランジスタと、 上記第３および第４ＭＯＳトランジスタとは逆の極性を
有していると共に、上記第３ＭＯＳトランジスタのドレ
インにベースが接続され、エミッタが上記第３および第
４ＭＯＳトランジスタのゲートに接続され、コレクタが
上記第１電源ラインに接続された第１バイポーラトラン
ジスタと、 上記第１および第２ＭＯＳトランジスタとは逆の極性を
有していると共に、上記第１ＭＯＳのドレインにベース
が接続され、エミッタが上記第１および第２ＭＯＳトラ
ンジスタのゲートに接続され、コレクタが上記第１電源
ラインに接続された第２バイポーラトランジスタと、 上記第１バイポーラトランジスタのエミッタに接続され
た第１バイアス電流源と、 上記第２バイポーラトランジスタのエミッタに接続され
た第２バイアス電流源とを含むカレントミラー回路。 3. A first power supply line which is maintained at a predetermined potential
A first MOS transistor to which a gate is connected, and a gate connected to the gate of the first MOS transistor.
And a second MO whose source is connected to the first power line.
The source is connected to the drain of the S transistor and the first MOS transistor.
A first 3MOS transistors, the gate is connected is to the gate of the first 3MOS transistor
And the source is connected to the drain of the second MOS transistor.
The connected fourth MOS transistor and the third and fourth MOS transistors have opposite polarities.
In addition to having the drain of the third MOS transistor
The base is connected to the in, and the emitter is connected to the third and third
It is connected to the gate of 4MOS transistor, and the collector is
A first bipolar transistor connected to the first power supply line
The reverse polarity of the transistor and the first and second MOS transistors.
Has a base on the drain of the first MOS
Are connected to each other and the emitter is connected to the first and second MOS transistors.
Connected to the gate of the transistor and the collector is the first power source
A second bipolar transistor connected to the line and an emitter of the first bipolar transistor
Connected to the first bias current source and the emitter of the second bipolar transistor.
A current mirror circuit including a second bias current source. 【請求項４】上記第３および第４ＭＯＳトランジスタの
ゲートと上記第１バイアス電流源との接続点と、上記第
１バイポーラトランジスタのエミッタとの間には、ダイ
オードが設けられていることを特徴とする請求項１又は
２に記載のカレントミラー回路。 4. The third and fourth MOS transistors
A connection point between the gate and the first bias current source;
One bipolar transistor is connected between the emitter and
An ode is provided, or
2. The current mirror circuit described in 2. 【請求項５】上記第３および第４ＭＯＳトランジスタの
ゲートと上記第１バイアス電流源との接続点と、上記第
１バイポーラトランジスタのエミッタとの間には、第１
ダイオードが設けられていることを特徴とする請求項３
に記載のカレントミラー回路。 5. The third and fourth MOS transistors
A connection point between the gate and the first bias current source;
Between the emitter of one bipolar transistor, the first
The diode is provided, The diode of Claim 3 characterized by the above-mentioned.
Current mirror circuit described in. 【請求項６】上記第１および第２ＭＯＳトランジスタの
ゲートと上記第２バイアス電流源との接続点と、上記第
２バイポーラトランジスタのエミッタとの間には、第２
ダイオードが設けられ ていることを特徴とする請求項５
に記載のカレントミラー回路。 6. The first and second MOS transistors of
A connection point between the gate and the second bias current source;
The second is between the emitters of the two bipolar transistors.
6. A diode is provided, and the diode is provided.
Current mirror circuit described in. 【請求項７】上記第４ＭＯＳトランジスタのドレインに
コレクタが接続されたバイポーラ型の第１出力トランジ
スタと、 当該第１出力トランジスタとは逆の極性を有するバイポ
ーラ型のトランジスタであり、第１出力トランジスタの
コレクタにベースが接続され、エミッタが所定の電流で
バイアスされた第２出力トランジスタと、 上記第１出力トランジスタと同じ極性を有するバイポー
ラ型のトランジスタであり、上記第２出力トランジスタ
のエミッタにベースが接続され、エミッタが上記第１出
力トランジスタのベースに接続された第３出力トランジ
スタとを備えていることを特徴とする請求項１、２、
３、４、又は６に記載のカレントミラー回路。 7. The drain of the fourth MOS transistor
Bipolar type first output transistor with collector connected
And a bipolar transistor having a polarity opposite to that of the first output transistor.
Of the first output transistor
The base is connected to the collector and the emitter is
A biased second output transistor and a bipolar transistor having the same polarity as the first output transistor.
The second output transistor is a La-type transistor
The base is connected to the emitter of the
Third output transistor connected to the base of the force transistor
And a star.
The current mirror circuit described in 3, 4, or 6.