JP3509362B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＧ
ａＡｓ基板を用いたモノリシックマイクロ波集積回路の
半導体装置とその製造方法に関する。
ａＡｓ基板を用いたモノリシックマイクロ波集積回路の
半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来例としてメタル・インシュレータ・
メタルキャパシタ（以下、ＭＩＭキャパシタと記す。）
上にスパイラルインダクタを積層する構造が、特開平６
−１６９０６４号公報に示されている。同公報に記載の
半導体装置を図７に示す。従来の半導体装置は、半絶縁
性のＧａＡｓ基板表面に下層電極、キャパシタ絶縁膜、
上層電極からなるＭＩＭキャパシタを形成し、その上に
絶縁膜を積層し、その絶縁膜上にスパイラルインダクタ
を形成している。図中に示すバイアホールは、基板表面
のＭＩＭキャパシタと裏面メタルとを接続する役割を果
たす。又、半導体抵抗、金属抵抗は、整合回路やＦＥＴ
間結合回路として用いている。
メタルキャパシタ（以下、ＭＩＭキャパシタと記す。）
上にスパイラルインダクタを積層する構造が、特開平６
−１６９０６４号公報に示されている。同公報に記載の
半導体装置を図７に示す。従来の半導体装置は、半絶縁
性のＧａＡｓ基板表面に下層電極、キャパシタ絶縁膜、
上層電極からなるＭＩＭキャパシタを形成し、その上に
絶縁膜を積層し、その絶縁膜上にスパイラルインダクタ
を形成している。図中に示すバイアホールは、基板表面
のＭＩＭキャパシタと裏面メタルとを接続する役割を果
たす。又、半導体抵抗、金属抵抗は、整合回路やＦＥＴ
間結合回路として用いている。
【０００３】
【発明が解決しようとする課題】従来の半導体装置で
は、ＭＩＭキャパシタとスパイラルインダクタの間の絶
縁膜の厚さは、通常１μｍ程度であり、ＭＩＭキャパシ
タの上部電極とスパイラルインダクタとの距離が狭く、
スパイラルインダクタは十分なインダクタンスを得るこ
とが難しい。十分なインダクタンスを得るために絶縁膜
を厚くすると、絶縁膜が剥離し易い、あるいは絶縁膜に
クラックが入り易い等の問題が生じ、実用的ではない。
は、ＭＩＭキャパシタとスパイラルインダクタの間の絶
縁膜の厚さは、通常１μｍ程度であり、ＭＩＭキャパシ
タの上部電極とスパイラルインダクタとの距離が狭く、
スパイラルインダクタは十分なインダクタンスを得るこ
とが難しい。十分なインダクタンスを得るために絶縁膜
を厚くすると、絶縁膜が剥離し易い、あるいは絶縁膜に
クラックが入り易い等の問題が生じ、実用的ではない。
【０００４】更に、スパイラルインダクタ配線間の底部
に存在する絶縁膜が容量成分となり、スパイラルインダ
クタ配線間の電磁気結合が強くなり、十分なインダクタ
ンスを得ることが難しい。
に存在する絶縁膜が容量成分となり、スパイラルインダ
クタ配線間の電磁気結合が強くなり、十分なインダクタ
ンスを得ることが難しい。
【０００５】インダクタンスが十分に得られないこと
は、共振周波数が低くなり、マイクロ波帯の周波数領域
での使用が難しくなるという問題があった。
は、共振周波数が低くなり、マイクロ波帯の周波数領域
での使用が難しくなるという問題があった。
【０００６】また、上部層の素子がスパイラルインダク
タの時に限らず、上部層の素子と下部層の素子が近いこ
とはクロストークの作用が働き、素子の特性を悪化させ
るという問題もあった。
タの時に限らず、上部層の素子と下部層の素子が近いこ
とはクロストークの作用が働き、素子の特性を悪化させ
るという問題もあった。
【０００７】本発明の目的は、上記問題点を解決する半
導体装置とその製造方法を提供することである。
導体装置とその製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、能動素子及び受動素子を備え、前記能動素子及び受
動素子から任意のものを複数個組み合わせて、これらを
積層するマイクロ波集積回路の半導体装置において、能
動素子が形成された下部層を有し、受動素子が形成され
た上部層を有し、該上部層を支持するポリイミド樹脂に
よる支持部材を前記下部層の上に有し、前記下部層の能
動素子と前記上部層の受動素子との間に中空を有するこ
とを特徴とする。
は、能動素子及び受動素子を備え、前記能動素子及び受
動素子から任意のものを複数個組み合わせて、これらを
積層するマイクロ波集積回路の半導体装置において、能
動素子が形成された下部層を有し、受動素子が形成され
た上部層を有し、該上部層を支持するポリイミド樹脂に
よる支持部材を前記下部層の上に有し、前記下部層の能
動素子と前記上部層の受動素子との間に中空を有するこ
とを特徴とする。
【０００９】本発明に係る半導体装置は、前記上部層の
上に更に別の上部層を支持するための支持部材を有し、
受動素子が形成された前記別の上部層を有し、該別の上
部層と前記上部層との間に中空領域を有する多層構造を
特徴とする。
上に更に別の上部層を支持するための支持部材を有し、
受動素子が形成された前記別の上部層を有し、該別の上
部層と前記上部層との間に中空領域を有する多層構造を
特徴とする。
【００１０】本発明に係る半導体装置は、能動素子及び
受動素子を備え、前記能動素子及び受動素子から任意の
ものを複数個組み合わせて、これらを積層するマイクロ
波集 積回路の半導体装置において、能動素子が形成され
た下部層を有し、ＭＩＭキャパシタが形成された上部層
を有し、該上部層を支持する第１の支持部材を前記下部
層の上に有し、前記上部層の上に第２の支持部材を有
し、前記第２の支持部材の上にスパイラルインダクタを
有し、前記下部層と前記上部層とスパイラルインダクタ
の間に中空領域を有することを特徴とする。
受動素子を備え、前記能動素子及び受動素子から任意の
ものを複数個組み合わせて、これらを積層するマイクロ
波集 積回路の半導体装置において、能動素子が形成され
た下部層を有し、ＭＩＭキャパシタが形成された上部層
を有し、該上部層を支持する第１の支持部材を前記下部
層の上に有し、前記上部層の上に第２の支持部材を有
し、前記第２の支持部材の上にスパイラルインダクタを
有し、前記下部層と前記上部層とスパイラルインダクタ
の間に中空領域を有することを特徴とする。
【００１１】本発明に係る請求項１〜３の半導体装置の
製造方法は、能動素子が形成された下部層の上に、ポリ
イミド樹脂によって支持部材を形成する工程と、該支持
部材の高さまで樹脂にて埋め込む工程と、前記支持部材
及び前記樹脂の上に受動素子が形成された上部層を作製
する工程と、前記樹脂を除去し、前記支持部材を残存さ
せる工程とを有することを特徴とする。
製造方法は、能動素子が形成された下部層の上に、ポリ
イミド樹脂によって支持部材を形成する工程と、該支持
部材の高さまで樹脂にて埋め込む工程と、前記支持部材
及び前記樹脂の上に受動素子が形成された上部層を作製
する工程と、前記樹脂を除去し、前記支持部材を残存さ
せる工程とを有することを特徴とする。
【００１２】
【発明の実施の形態】（実施の形態１）
本発明の実施の形態１として、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎ
ｓｉｓｉｔｏｒ）上にスパイラルインダクタを積層した
例を図１に示す。
面に形成されたＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎ
ｓｉｓｉｔｏｒ）上にスパイラルインダクタを積層した
例を図１に示す。
【００１３】まず、通常のＧａＡｓ系ＭＥＳＦＥＴのプ
ロセスにて半絶縁性ＧａＡｓ基板１にＭＥＳＦＥＴ２を
形成する。ここで、３はソース、ドレイン及びチャネル
の不純物層、４ａはソース電極、４ｂはドレイン電極、
５はゲート電極、６は表面保護用の絶縁膜である。この
構造の表面に絶縁膜としてポリイミド樹脂７を回転塗布
法により均一に５μｍ程度積層する。以上の工程終了後
の半導体装置の断面図を図１（ａ）に示す。
ロセスにて半絶縁性ＧａＡｓ基板１にＭＥＳＦＥＴ２を
形成する。ここで、３はソース、ドレイン及びチャネル
の不純物層、４ａはソース電極、４ｂはドレイン電極、
５はゲート電極、６は表面保護用の絶縁膜である。この
構造の表面に絶縁膜としてポリイミド樹脂７を回転塗布
法により均一に５μｍ程度積層する。以上の工程終了後
の半導体装置の断面図を図１（ａ）に示す。
【００１４】次に、通常のフォトリソグラフィ法によっ
て、ポリイミド樹脂７の上にフォトレジストパターン８
を形成する。以上の工程終了後の半導体装置の断面図を
図１（ｂ）に示す。
て、ポリイミド樹脂７の上にフォトレジストパターン８
を形成する。以上の工程終了後の半導体装置の断面図を
図１（ｂ）に示す。
【００１５】次に、フォトレジストパターン８をマスク
としてポリイミド樹脂７を反応性イオンエッチング法
（以下、ＲＩＥ法と記す）によって異方性エッチングを
行い、支持部材として複数のポリイミド樹脂の柱７ａを
形成する。ここで、ポリイミド樹脂の柱７ａの間隔は５
０μｍとした。以上の工程終了後の半導体装置の断面図
を図１（ｃ）に示す。異方性エッチングが行えるエッチ
ング方法であれば、他の電子サイクロトロンエッチング
法等でも構わない。
としてポリイミド樹脂７を反応性イオンエッチング法
（以下、ＲＩＥ法と記す）によって異方性エッチングを
行い、支持部材として複数のポリイミド樹脂の柱７ａを
形成する。ここで、ポリイミド樹脂の柱７ａの間隔は５
０μｍとした。以上の工程終了後の半導体装置の断面図
を図１（ｃ）に示す。異方性エッチングが行えるエッチ
ング方法であれば、他の電子サイクロトロンエッチング
法等でも構わない。
【００１６】図１（ｃ）に示される構造の表面全面にフ
ォトレジスト９を回転塗布法により、均一に塗布を行
い、ポリイミド樹脂の柱７ａを完全に埋めこんで平坦化
する。以上の工程終了後の半導体装置の断面図を図１
（ｄ）に示す。
ォトレジスト９を回転塗布法により、均一に塗布を行
い、ポリイミド樹脂の柱７ａを完全に埋めこんで平坦化
する。以上の工程終了後の半導体装置の断面図を図１
（ｄ）に示す。
【００１７】次に、埋め込み平坦化に用いたフォトレジ
スト９をＲＩＥ法によってエッチバックを行い、ポリイ
ミド樹脂の柱７ａの表面が露出するまで、エッチングを
行う。以上の工程終了後の半導体装置の断面図を図１
（ｅ）に示す。
スト９をＲＩＥ法によってエッチバックを行い、ポリイ
ミド樹脂の柱７ａの表面が露出するまで、エッチングを
行う。以上の工程終了後の半導体装置の断面図を図１
（ｅ）に示す。
【００１８】次に、スパイラルインダクタの配線用のフ
ォトレジストパターン１０を形成する。以上の工程終了
後の半導体装置の断面図を図１（ｆ）に示す。尚、図示
はしていないがＭＥＳＦＥＴとスパイラルインダクタを
接続する方法は、この工程においてフォトレジスト９と
保護膜６にコンタクトホールをあけることで行う。
ォトレジストパターン１０を形成する。以上の工程終了
後の半導体装置の断面図を図１（ｆ）に示す。尚、図示
はしていないがＭＥＳＦＥＴとスパイラルインダクタを
接続する方法は、この工程においてフォトレジスト９と
保護膜６にコンタクトホールをあけることで行う。
【００１９】次に、スパイラルインダクタの配線用の金
属膜１１を蒸着法により全面に約２μｍ成膜する。以上
の工程終了後の半導体装置の断面図を図１（ｇ）に示
す。
属膜１１を蒸着法により全面に約２μｍ成膜する。以上
の工程終了後の半導体装置の断面図を図１（ｇ）に示
す。
【００２０】最後に、埋め込み平坦化に使用したフォト
レジスト９と配線用のフォトレジストパターン１０を有
機溶剤で溶解し、ポリイミド樹脂の柱７ａを残存させ、
フォトレジストパターン１０上の金属膜をリフトオフす
ることで、ポリイミド樹脂の柱７ａの支柱の上にスパイ
ラルインダクタの金属配線１１ａを形成する。以上の工
程終了後の半導体装置の断面図を図１（ｈ）に示す。ま
た、この半導体装置のの斜視図を図１（ｉ）に示す。
レジスト９と配線用のフォトレジストパターン１０を有
機溶剤で溶解し、ポリイミド樹脂の柱７ａを残存させ、
フォトレジストパターン１０上の金属膜をリフトオフす
ることで、ポリイミド樹脂の柱７ａの支柱の上にスパイ
ラルインダクタの金属配線１１ａを形成する。以上の工
程終了後の半導体装置の断面図を図１（ｈ）に示す。ま
た、この半導体装置のの斜視図を図１（ｉ）に示す。
【００２１】本発明の半導体装置の構造では、ＭＥＳＦ
ＥＴとスパイラルインダクタとの間に中空を有するので
高い放熱効果が得られる。
ＥＴとスパイラルインダクタとの間に中空を有するので
高い放熱効果が得られる。
【００２２】また、スパイラルインダクタの下は中空と
なっており、誘電率が低いので、十分なインダクタンス
を得ることができる。また、ポリイミドの樹脂の柱の高
さを変えるだけで、上部層の素子と下部層の素子との距
離を長くすることができ、スパイラルインダクタは十分
なインダクタンスを得ることができる。
なっており、誘電率が低いので、十分なインダクタンス
を得ることができる。また、ポリイミドの樹脂の柱の高
さを変えるだけで、上部層の素子と下部層の素子との距
離を長くすることができ、スパイラルインダクタは十分
なインダクタンスを得ることができる。
【００２３】（実施の形態２）
本発明の実施の形態２として、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ上にスパイラルインダクタ
を２層積層した例を図２に示す。
面に形成されたＭＥＳＦＥＴ上にスパイラルインダクタ
を２層積層した例を図２に示す。
【００２４】まず、図１（ｈ）の工程まで実施例１と同
様に作製し、この構造の表面全面にフォトレジスト９を
回転塗布法により均一に塗布を行い、実施の形態１に記
載の半導体装置を完全に埋めこんで平坦化する。以上の
工程終了後の半導体装置の断面図を図２（ａ）に示す。
様に作製し、この構造の表面全面にフォトレジスト９を
回転塗布法により均一に塗布を行い、実施の形態１に記
載の半導体装置を完全に埋めこんで平坦化する。以上の
工程終了後の半導体装置の断面図を図２（ａ）に示す。
【００２５】次に、埋め込み平坦化に用いたフォトレジ
スト９をＲＩＥによってエッチバックを行い、第１のス
パイラルインダクタの金属配線１１ａの表面が露出する
まで、エッチングを行う。以上の工程終了後の半導体装
置の断面図を図２（ｂ）に示す。
スト９をＲＩＥによってエッチバックを行い、第１のス
パイラルインダクタの金属配線１１ａの表面が露出する
まで、エッチングを行う。以上の工程終了後の半導体装
置の断面図を図２（ｂ）に示す。
【００２６】これ以降、実施の形態１の図１（ａ）〜
（ｈ）と同様の製造方法にて、第２のスパイラルインダ
クタを絶縁体の柱上に作製する。これらの工程の半導体
装置の断面図を図２（ｃ）〜（ｈ）に示す。
（ｈ）と同様の製造方法にて、第２のスパイラルインダ
クタを絶縁体の柱上に作製する。これらの工程の半導体
装置の断面図を図２（ｃ）〜（ｈ）に示す。
【００２７】以上の工程にて、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ上にスパイラルインダクタ
を２層積層した半導体装置を作製できる。また、この半
導体装置の斜視図を図２（ｉ）に示す。
面に形成されたＭＥＳＦＥＴ上にスパイラルインダクタ
を２層積層した半導体装置を作製できる。また、この半
導体装置の斜視図を図２（ｉ）に示す。
【００２８】本実施の形態のように、本発明の製造方法
で多層に積層することができる。
で多層に積層することができる。
【００２９】また、第２のスパイラルインダクタは、実
施の形態１と同様にコンタクトホールをあけることでＭ
ＥＳＦＥＴや第１のスパイラルインダクタと接続を行
う。
施の形態１と同様にコンタクトホールをあけることでＭ
ＥＳＦＥＴや第１のスパイラルインダクタと接続を行
う。
【００３０】（実施の形態３）
本発明の実施の形態３として、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを積
層した例を図３に示す。
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを積
層した例を図３に示す。
【００３１】まず、実施の形態１の図１（ａ）〜図１
（ｈ）の工程と同様に作製する。ただし、図１（ｆ）に
示される配線用のフォトレジストパターン１０の代わり
にＭＩＭキャパシタの下層電極形成用のフォトレジスト
パターンとし、スパイラルインダクタとしての金属膜１
１の代わりにＭＩＭキャパシタの下層電極用の金属膜１
２とする。以上の工程終了後の半導体装置の断面図を図
３（ａ）に示す。
（ｈ）の工程と同様に作製する。ただし、図１（ｆ）に
示される配線用のフォトレジストパターン１０の代わり
にＭＩＭキャパシタの下層電極形成用のフォトレジスト
パターンとし、スパイラルインダクタとしての金属膜１
１の代わりにＭＩＭキャパシタの下層電極用の金属膜１
２とする。以上の工程終了後の半導体装置の断面図を図
３（ａ）に示す。
【００３２】次に、この構造の表面全面にＭＩＭキャパ
シタの誘電膜としてＳＩＮ膜１３をプラズマＣＶＤによ
って成膜する。以上の工程終了後の半導体装置の断面図
を図３（ｂ）に示す。
シタの誘電膜としてＳＩＮ膜１３をプラズマＣＶＤによ
って成膜する。以上の工程終了後の半導体装置の断面図
を図３（ｂ）に示す。
【００３３】次に、この構造を形成した側の表面全面に
フォトレジスト９を回転塗布法により均一に塗布を行
い、この工程までに作製された半導体装置を完全に埋め
込んで平坦化する。以上の工程終了後の半導体装置の断
面図を図３（ｃ）に示す。
フォトレジスト９を回転塗布法により均一に塗布を行
い、この工程までに作製された半導体装置を完全に埋め
込んで平坦化する。以上の工程終了後の半導体装置の断
面図を図３（ｃ）に示す。
【００３４】次に、埋め込み平坦化に用いたフォトレジ
スト９をＲＩＥによってエッチバックを行い、ＭＩＭキ
ャパシタの絶縁膜としてＳＩＮ膜１３の表面が露出する
まで、エッチングを行う。以上の工程終了後の半導体装
置の断面図を図３（ｄ）に示す。
スト９をＲＩＥによってエッチバックを行い、ＭＩＭキ
ャパシタの絶縁膜としてＳＩＮ膜１３の表面が露出する
まで、エッチングを行う。以上の工程終了後の半導体装
置の断面図を図３（ｄ）に示す。
【００３５】次に、ＭＩＭキャパシタの上部電極形成用
のフォトレジストパターン１４を形成する。以上の工程
終了後の半導体装置の断面図を図３（ｅ）に示す。
のフォトレジストパターン１４を形成する。以上の工程
終了後の半導体装置の断面図を図３（ｅ）に示す。
【００３６】次に、ＭＩＭキャパシタの上部電極用の金
属膜１５を蒸着法により全面に成膜する。以上の工程終
了後の半導体装置の断面図を図３（ｆ）に示す。
属膜１５を蒸着法により全面に成膜する。以上の工程終
了後の半導体装置の断面図を図３（ｆ）に示す。
【００３７】最後に、埋め込み平坦化に使用したフォト
レジスト９とＭＩＭキャパシタの上部電極用のフォトレ
ジストパターン１４を有機溶剤で溶解し、ポリイミド樹
脂の柱７ａを残存させ、ＭＩＭキャパシタの上部電極用
のフォトレジストパターン１４上の金属膜１５をリフト
オフすることで、ＭＩＭキャパシタの上部電極の金属膜
１５ａが形成できる。以上の工程を経て、ポリイミド樹
脂の柱７ａを支柱としてＭＩＭキャパシタを積層した半
導体装置を作製した。実施の形態３で作製した半導体装
置の断面図を図３（ｇ）に示す。また、この半導体装置
の斜視図を図３（ｈ）に示す。
レジスト９とＭＩＭキャパシタの上部電極用のフォトレ
ジストパターン１４を有機溶剤で溶解し、ポリイミド樹
脂の柱７ａを残存させ、ＭＩＭキャパシタの上部電極用
のフォトレジストパターン１４上の金属膜１５をリフト
オフすることで、ＭＩＭキャパシタの上部電極の金属膜
１５ａが形成できる。以上の工程を経て、ポリイミド樹
脂の柱７ａを支柱としてＭＩＭキャパシタを積層した半
導体装置を作製した。実施の形態３で作製した半導体装
置の断面図を図３（ｇ）に示す。また、この半導体装置
の斜視図を図３（ｈ）に示す。
【００３８】図示しないがＭＩＭキャパシタとＭＥＳＦ
ＥＴは、実施の形態１と同様にコンタクトホールをあけ
ることで接続を行う。
ＥＴは、実施の形態１と同様にコンタクトホールをあけ
ることで接続を行う。
【００３９】（実施の形態４）
本発明の実施の形態４として、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを２
層積層した例を図４、図５に示す。
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを２
層積層した例を図４、図５に示す。
【００４０】まず、実施の形態３の図３（ｈ）までの工
程と同様に作製する。以上の工程終了後の半導体装置の
断面図を図４（ａ）に示す。
程と同様に作製する。以上の工程終了後の半導体装置の
断面図を図４（ａ）に示す。
【００４１】次に、実施の形態２の図２（ａ）〜（ｈ）
と同様な方法で作製する。ただし、実施の形態２でのス
パイラルインダクタの代わりに、実施の形態３に記載の
作製方法でＭＩＭキャパシタを作製する。それらの工程
における断面図を図４（ｂ）〜（ｊ）、図５（ｋ）〜
（ｍ）に示す。
と同様な方法で作製する。ただし、実施の形態２でのス
パイラルインダクタの代わりに、実施の形態３に記載の
作製方法でＭＩＭキャパシタを作製する。それらの工程
における断面図を図４（ｂ）〜（ｊ）、図５（ｋ）〜
（ｍ）に示す。
【００４２】以上の工程終了後、半絶縁性ＧａＡｓ基板
表面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを
２層積層した半導体装置を作製できる。また、この半導
体装置の斜視図を図５（ｎ）に示す。
表面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを
２層積層した半導体装置を作製できる。また、この半導
体装置の斜視図を図５（ｎ）に示す。
【００４３】（実施の形態５）
本発明の実施の形態５として、半絶縁性ＧａＡｓ基板表
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを積
層し、更にその上にスパイラルインダクタを積層した例
を図６に示す。
面に形成されたＭＥＳＦＥＴ上にＭＩＭキャパシタを積
層し、更にその上にスパイラルインダクタを積層した例
を図６に示す。
【００４４】本実施の形態５の製造方法は、実施の形態
３の図３（ｈ）の工程までと同様に作製し、ＭＩＭキャ
パシタを積層した後、図２（ａ）〜（ｈ）と同様な方法
でＭＩＭキャパシタの上にスパイラルインダクタを形成
する。実施の形態５の半導体装置の製造工程の断面図は
図６（ａ）〜図６（ｊ）に示し、この半導体装置の斜視
図を図６（ｋ）に示す。
３の図３（ｈ）の工程までと同様に作製し、ＭＩＭキャ
パシタを積層した後、図２（ａ）〜（ｈ）と同様な方法
でＭＩＭキャパシタの上にスパイラルインダクタを形成
する。実施の形態５の半導体装置の製造工程の断面図は
図６（ａ）〜図６（ｊ）に示し、この半導体装置の斜視
図を図６（ｋ）に示す。
【００４５】本実施の形態では絶縁体の柱としてポリイ
ミド樹脂を用いたが、比較的低温で成膜できて、埋め込
み平坦化に使用するフォトレジスト９と配線用のフォト
レジスト１０、更にこれらの溶解させる有機溶剤に対し
て、耐溶解性を有する膜を選択するのであれば、例えば
ＳｉＮ膜、ＳｉＯ2膜、ＳｉＯＮ膜、ＰＳＧ膜、ＢＰＳ
Ｇ膜等を使用しても構わない。更に、整合回路として必
要なインダクタンスを得るために絶縁体の柱の誘電率は
低い方が望ましい。
ミド樹脂を用いたが、比較的低温で成膜できて、埋め込
み平坦化に使用するフォトレジスト９と配線用のフォト
レジスト１０、更にこれらの溶解させる有機溶剤に対し
て、耐溶解性を有する膜を選択するのであれば、例えば
ＳｉＮ膜、ＳｉＯ2膜、ＳｉＯＮ膜、ＰＳＧ膜、ＢＰＳ
Ｇ膜等を使用しても構わない。更に、整合回路として必
要なインダクタンスを得るために絶縁体の柱の誘電率は
低い方が望ましい。
【００４６】また、本実施例では、能動素子としてＭＥ
ＳＦＥＴを使用したが他のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅ
ｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｉｔｏ
ｒ）やＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｉｔｏｒ）でも本発明の方法が適用できる。本
実施の形態では上部層に受動素子を形成し、一番下の下
部層にＭＥＳＦＥＴを形成した層を用いたが、下部層も
上部層も受動素子を形成した層でもかまわない。
ＳＦＥＴを使用したが他のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅ
ｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｉｔｏ
ｒ）やＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ Ｔｒａ
ｎｓｉｓｉｔｏｒ）でも本発明の方法が適用できる。本
実施の形態では上部層に受動素子を形成し、一番下の下
部層にＭＥＳＦＥＴを形成した層を用いたが、下部層も
上部層も受動素子を形成した層でもかまわない。
【００４７】また、本実施の形態の積層構造ではＭＥＳ
ＦＥＴを形成した層の上に２層まで積層したが、本発明
の方法のくり返しによって更に３層、４層と重ねること
も可能である。そのため、３次元的にマイクロ波集積回
路が構成できるので回路構成の自由度が高くなる。
ＦＥＴを形成した層の上に２層まで積層したが、本発明
の方法のくり返しによって更に３層、４層と重ねること
も可能である。そのため、３次元的にマイクロ波集積回
路が構成できるので回路構成の自由度が高くなる。
【００４８】
【発明の効果】本発明によれば、素子を形成した上部層
と下部層との間が中空であることからクロストークの影
響が少なく、良好な素子特性のまま立体的に積層するこ
とができる。そのため、半導体装置の小型化に寄与す
る。
と下部層との間が中空であることからクロストークの影
響が少なく、良好な素子特性のまま立体的に積層するこ
とができる。そのため、半導体装置の小型化に寄与す
る。
【００４９】特に、スパイラルインダクタを積層する際
には、十分なインダクタンスを得ることができる。
には、十分なインダクタンスを得ることができる。
【００５０】また、素子を形成した上部層と下部層との
間に中空を有することは、放熱効果を高めることができ
る利点を有している。
間に中空を有することは、放熱効果を高めることができ
る利点を有している。
【図１】本発明に係るＭＥＳＦＥＴの上にスパイラルイ
ンダクタを積層する半導体装置の製造工程を示す図であ
る。
ンダクタを積層する半導体装置の製造工程を示す図であ
る。
【図２】本発明に係るＭＥＳＦＥＴの上にスパイラルイ
ンダクタを２層積層する半導体装置の製造工程を示す図
である。
ンダクタを２層積層する半導体装置の製造工程を示す図
である。
【図３】本発明に係るＭＥＳＦＥＴの上にＭＩＭキャパ
シタを積層する半導体装置の製造工程を示す図である。
シタを積層する半導体装置の製造工程を示す図である。
【図４】本発明に係るＭＥＳＦＥＴの上にＭＩＭキャパ
シタを２層積層する半導体装置の製造工程を示す図であ
る。
シタを２層積層する半導体装置の製造工程を示す図であ
る。
【図５】本発明に係るＭＥＳＦＥＴの上にＭＩＭキャパ
シタを２層積層する半導体装置の図４に示す工程から続
く製造工程を示す図である。
シタを２層積層する半導体装置の図４に示す工程から続
く製造工程を示す図である。
【図６】本発明に係るＭＥＳＦＥＴの上にＭＩＭキャパ
シタを積層し、その上にスパイラルインダクタを積層す
る半導体装置の製造工程を示す図である。
シタを積層し、その上にスパイラルインダクタを積層す
る半導体装置の製造工程を示す図である。
【図７】従来の半導体装置を示す図である。
１ 半絶縁性のＧａＡｓ基板
２ ＭＥＳＦＥＴ
３ ソース・ドレイン及びチャネルの不純物拡散層
４ａ ソース電極
４ｂ ドレイン電極
５ ゲート電極
６ 表面保護ための絶縁膜
７ ポリイミド樹脂
７ａ ポリイミド樹脂の柱
８，１０，１４ フォトレジストパターン
９ フォトレジスト
１１，１２，１５ 金属膜
１１ａ スパイラルインダクタの金属配線
１３ ＳｉＮ膜
１５ａ ＭＩＭキャパシタの上部電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/00 - 27/04
H01L 21/768
H01F 17/00
Claims (5)
- 【請求項１】 能動素子及び受動素子を備え、前記能動
素子及び受動素子から任意のものを複数個組み合わせ
て、これらを積層するマイクロ波集積回路の半導体装置
において、 能動素子が形成された下部層を有し、 受動素子が形成された上部層を有し、 該上部層を支持するポリイミド樹脂による支持部材を前
記下部層の上に有し、 前記下部層の能動素子と前記上部層の受動素子との間に
中空領域を有することを特徴とする半導体装置。 - 【請求項２】 前記上部層の上に、受動素子が形成され
た別の上部層を有し、 前記別の上部層を支持するための別の支持部材を有し、 前記別の上部層と前記上部層との間に中空領域を有する
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記受動素子はスパイラルインダクタを
形成する金属配線であることを特徴とする請求項１、２
に記載の半導体装置。 - 【請求項４】 能動素子及び受動素子を備え、前記能動
素子及び受動素子から任意のものを複数個組み合わせ
て、これらを積層するマイクロ波集積回路の半導体装置
において、 能動素子が形成された下部層を有し、 ＭＩＭキャパシタが形成された上部層を有し、 該上部層を支持する第１の支持部材を前記下部層の上に
有し、 前記上部層の上に第２の支持部材を有し、 前記第２の支持部材の上にスパイラルインダクタを有
し、 前記下部層と前記上部層とスパイラルインダクタの間に
中空領域を有することを特徴とする半導体装置。 - 【請求項５】 能動素子が形成された下部層の上に、ポ
リイミド樹脂によって支持部材を形成する工程と、 該支持部材の高さまで樹脂にて埋め込む工程と、 前記支持部材及び前記樹脂の上に受動素子が形成された
上部層を作製する工程と、 前記樹脂を除去し、前記支持部材を残存させる工程とを
有することを特徴とする請求項１〜３に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01168796A JP3509362B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01168796A JP3509362B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205178A JPH09205178A (ja) | 1997-08-05 |
| JP3509362B2 true JP3509362B2 (ja) | 2004-03-22 |
Family
ID=11784943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01168796A Expired - Fee Related JP3509362B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3509362B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573119B2 (en) | 2005-07-13 | 2009-08-11 | Seiko Epson Corporation | Semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3214441B2 (ja) | 1998-04-10 | 2001-10-02 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20000011585A (ko) * | 1998-07-28 | 2000-02-25 | 윤덕용 | 반도체소자및그제조방법 |
| US6566731B2 (en) * | 1999-02-26 | 2003-05-20 | Micron Technology, Inc. | Open pattern inductor |
| KR100348250B1 (ko) * | 1999-10-11 | 2002-08-09 | 엘지전자 주식회사 | 마이크로 수동소자의 제조 방법 |
| KR100331226B1 (ko) * | 2000-02-23 | 2002-04-26 | 이상헌 | 다공성 산화 실리콘 기둥을 이용하여 형성한 초고주파용 소자 |
| JP4023076B2 (ja) * | 2000-07-27 | 2007-12-19 | 富士通株式会社 | 表裏導通基板及びその製造方法 |
| KR100477547B1 (ko) * | 2002-08-09 | 2005-03-18 | 동부아남반도체 주식회사 | 반도체 소자의 인덕터 형성방법 |
| DE102004022139B4 (de) * | 2004-05-05 | 2007-10-18 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Spiralinduktivität auf einem Substrat und nach einem derartigen Verfahren hergestelltes Bauelement |
| JP5090118B2 (ja) * | 2007-09-28 | 2012-12-05 | 太陽誘電株式会社 | 電子部品 |
| JP5058770B2 (ja) * | 2007-12-12 | 2012-10-24 | 太陽誘電株式会社 | 電子部品 |
| JP7266996B2 (ja) * | 2018-11-20 | 2023-05-01 | 太陽誘電株式会社 | インダクタ、フィルタおよびマルチプレクサ |
-
1996
- 1996-01-26 JP JP01168796A patent/JP3509362B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573119B2 (en) | 2005-07-13 | 2009-08-11 | Seiko Epson Corporation | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JPH09205178A (ja) | 1997-08-05 |
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