JP4135564B2 - 半導体基板およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板およびその製造方法に関するものである。
【０００２】
【従来の技術】
携帯電話など小型無線情報機器の普及により、搭載される高周波回路の小型、低消費電力化、低コスト化のため、半導体基板に能動素子と受動素子を集積して、回路を１チップ化したモノリシックＩＣの開発が進んでいる。具体的には、半導体基板に、トランジスタ、ダイオード等の能動素子と、抵抗、キャパシタ、インダクタ等の受動素子を集積して、高周波の発振器、アンプ、フィルタ等の回路を１チップ化する。
【０００３】
しかしながら、半導体基板上にインダクタを形成する場合、非特許文献１に記載されているように、インダクタを構成する導電体と半導体基板との間に寄生容量及び寄生抵抗（渦電流損）が生じるという問題がある。従って、Ｑ値の高いインダクタを得るためには、寄生容量及び寄生抵抗を低減する必要がある。
【０００４】
この問題を解決する方法として非特許文献１では、半導体基板の表面のインダクタの下方に溝（空洞）を形成する方法を提案している。しかし、非特許文献１により開示された解決法には以下の２つの問題点がある。１つは、インダクタの下のシリコンをエッチングで取り除くプロセスは、従来のシリコンＬＳＩプロセスと相いれないものであることである。第２には、上述した構造では、インダクタを空中配線構造にしているため、十分な強度が得られないという問題である。
【０００５】
そこで、上述の問題を解決する手段として、特許文献１では、半導体基板の一部分に深さ２０μｍ以上の溝を形成し、その溝に絶縁物を充填し、その絶縁物上にインダクタ等の受動素子を形成することが提案されている。これにより、インダクタを構成する導電体と半導体基板との間の寄生容量及び寄生抵抗を低減しつつ、従来のシリコンＬＳＩプロセスとの融合を可能とし、しかも十分な強度が確保できる。
【０００６】
しかしながら、特許文献１で開示されている方法では、絶縁物は有機系の絶縁性流体を用いており、以下のような問題がある。通常、このような絶縁性流体は固体化する際、体積変化（体積収縮）が起こり、能動素子を形成するための半導体基板面と受動素子を形成するための絶縁物領域面を同程度の高さにしたり絶縁物領域表面を平坦にすることが困難であるとか、体積変化により基板に応力がかかり、基板が反るという問題がある。
【０００７】
また、非特許文献２，３においては次のような方法が開示されている。シリコン基板の一方の面側に深さ１０μｍ以上の複数の溝を形成する。そして、その溝と溝とで挟まれたシリコン基板の柱（壁）を熱酸化によって完全に酸化するとともに残った溝内に酸化物を堆積させ溝を埋めることで、シリコン基板に１０μｍ以上の厚い絶縁物領域を形成する。しかしながら、この方法においても、厚い絶縁物領域を形成した基板に能動素子を形成する場合の８００℃以上の熱処理を繰り返すと、同様な不具合が発生する。つまり、シリコン基板と酸化シリコンの熱膨張係数の違い（シリコン：２．５×１０-6／℃、酸化シリコン：０．５×１０-6／℃）によって、シリコン基板にストレスがかかり、シリコン基板が反る。また、シリコン基板内に結晶欠陥、転位が発生し、シリコン基板領域に形成した能動素子が動作不能になる。特に、厚い絶縁物領域近傍のシリコン基板領域には、結晶欠陥、転位が集中するため、能動素子が動作不能になるのを回避するには、能動素子を厚い絶縁物領域から一定の距離（例えば数十μｍ）離す必要があり、その部分がデッドスペースとなり、回路の集積度を悪化させることになる。
【０００８】
【特許文献１】
特開２００１−７７３１５号公報
【非特許文献１】
J.Y.C. Changらの論文“Large Suspended Inductors on Silicon and Their Use in a 2-μm CMOS RF Amplifier,”IEEE Electron Device Letters, Vol. 14, No.5, pp. 246-248 (1993)
【非特許文献２】
C.Zhangらの論文“FABRICATION OF THICK SILICON DIOXIDE LAYERS USING DRIE, OXIDATION AND TRENCH REFILL”, Technical Digest of The Fifteenth IEEE International Conference on Micro Electro Mechanical Systems, pp. 160-163 (2002)
【非特許文献３】
H. Jiangらの論文“REDUCING SILICON-SUBSTRATE PARASITICS OF ON-CHIP TRANSFORMERS”, Technical Digest of The Fifteenth IEEE International Conference on Micro Electro Mechanical Systems, pp. 649-652 (2002)
【０００９】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、素子機能を十分に発揮させることができ、しかも十分な強度を得ることが可能な厚い絶縁物層を有し、かつ基板の反りや結晶欠陥、転位が発生しにくく、高い集積度の回路を実現可能な半導体基板およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
請求項１に記載の半導体基板は、第１の素子が配置される部位において厚さ１０μｍ以上の熱酸化物層が形成されるとともに、当該熱酸化物層の外周面から内方において同外周面に沿って多結晶半導体を充填した溝が形成されており、多結晶半導体を充填した溝の深さが、熱酸化物層の厚さよりも大きいことを特徴としている。よって、この厚い熱酸化物層にて素子機能を十分に発揮させることができ（例えば、受動素子に対する寄生容量及び寄生抵抗を十分に低減することができ）、しかも第１の素子を空中配線構造としていないので十分な機械的強度を得ることが可能となる。また、熱酸化物層の外周面から内方において同外周面に沿って多結晶半導体を充填した溝を形成したので、多結晶半導体が第２の素子形成工程における熱ストレスの吸収層として働くため、基板の反りや結晶欠陥、転位の発生を抑制でき、第２の素子の動作不良を防止できる。これによりデッドスペースを少なくでき、高い集積度の回路を実現することができる。
【００１１】
また、多結晶半導体を充填した溝の深さが、熱酸化物層の厚さよりも大きいと、半導体基板に素子を形成する工程において、厚い熱酸化物層の領域下部まで効果的に前記熱ストレスを吸収できるので、基板の反りや結晶欠陥、転位の発生をさらに抑制することができる。
【００１２】
また、請求項２に記載のように、第１の素子は受動素子であり、第２の素子は能動素子であり、特に、請求項３に記載のように、受動素子は高周波を取り扱うものである場合に適用するとよい。
【００１３】
請求項４に記載の半導体基板の製造方法においては、半導体基板における第１の素子が配置される部位において、深さ１０μｍ以上の第１の溝と、この第１の溝を形成する領域の周囲に第１の溝の溝幅よりも大きな溝幅の第２の溝が同時に形成される。そして、熱酸化により第１および第２の溝の内面から酸化膜を成長させて第１の溝においては熱酸化膜によって埋設され、第２の溝においては側壁に熱酸化膜が第３の溝を残して形成される。さらに、第３の溝に多結晶半導体が充填される。これにより、請求項１に記載の半導体基板が得られる。
【００１４】
請求項５に記載の半導体基板の製造方法においては、半導体基板における第１の素子が配置される部位において、深さ１０μｍ以上の第１の溝が隣接して複数形成されるとともに第１の溝を形成する領域の周囲に第１の溝の溝幅よりも大きな溝幅の第２の溝が同時に形成される。そして、熱酸化により第１および第２の溝の内面から酸化膜を成長させて第１の溝においては熱酸化膜によって埋設されるとともに隣接する第１の溝の間が全て熱酸化膜とされ、第２の溝においては側壁に熱酸化膜が第３の溝を残して形成される。さらに、第３の溝に多結晶半導体が充填される。これにより、請求項１に記載の半導体基板が得られる。
【００１５】
この請求項４，５の発明によれば、第３の溝は、第１の溝の内部を酸化物で埋めていく時の酸化膜と半導体基板との熱膨張係数差に起因するストレスを吸収し、半導体基板部分に過大な応力が加わることが無いため、基板の反りを抑制することができる。
【００１６】
請求項６に記載のように、第１の溝と第２の溝を同時に形成する工程において、第２の溝の深さを第１の溝よりも深く形成することにより、請求項１に記載の半導体基板が得られる。この請求項６に記載の発明においては、基板製造プロセスにおいて、厚い酸化物層の領域下部まで効果的に酸化膜と半導体基板との熱膨張係数の差を吸収できるので、結晶欠陥、転位、基板（ウエハ）の反りの発生をさらに抑制することができる。
【００１７】
請求項７に記載のように、第３の溝に多結晶半導体を充填する工程は、半導体基板上に多結晶半導体を堆積させて第３の溝内に多結晶半導体を配した後、半導体基板の表面部に堆積した多結晶半導体を除去し、さらに、半導体基板の表面に残留した多結晶半導体を熱酸化する処理を含むようにする。このようにすると、熱酸化物層の表面部分の凹部を多結晶半導体で埋設して平坦化でき、さらにその後の熱酸化により凹部に残留した多結晶半導体が酸化され体積膨張するのでさらに表面が平坦化される。こうして形成された厚い熱酸化物層は表面が基板表面とほぼ同じ高さにすることができる。
【００１８】
請求項８に記載のように、第１の溝の溝幅を「Ｗ１」、第２の溝の溝幅を「Ｗ３」、半導体基板とその熱酸化物との熱膨張係数差を「Ａ」、熱酸化に伴なう第１の溝による熱酸化物層の最大幅を「Ｗ」、室温と最大熱酸化処理温度との温度差を「Ｔ」としたとき、
Ｗ３＞｛（Ａ・Ｗ・Ｔ）／２｝＋Ｗ１
を満足させると、第３の溝は、熱処理中の半導体とその酸化物の熱膨張率の違いによって基板の水平方向に発生する寸法差を吸収し、熱処理中に半導体基板に加わる応力を低減し、結晶欠陥、転位、基板（ウエハ）の反りの発生を抑制することができる。
【００１９】
請求項９に記載のように、第１の溝において、その溝幅に対する溝深さの寸法比であるアスペクト比が１０以上であると、一般的なＬＳＩ工程の範疇で形成できる膜厚１μｍ程度の熱酸化工程により、安価に深さ１０μｍ以上の厚い熱酸化物層を形成できる。
【００２０】
請求項１０に記載のように、第１の溝において、その溝幅に対する溝深さの寸法比であるアスペクト比が２０以上であると、安価に深さ２０μｍ以上の厚い熱酸化物層を形成でき、化合物半導体基板のように半絶縁性の基板上に形成した伝送線路並みの損失低減効果を得ることが可能となる。
【００２１】
請求項１１に記載のように、第１の溝において、その溝幅が１μｍ以下であると、第３の溝の側壁の酸化膜は１μｍ以下となり、より安価に厚い熱酸化物層を形成できるとともに、第２の素子形成領域の結晶欠陥の発生をより抑制できる。
【００２２】
請求項１２に記載のように、半導体基板としてＳＯＩ基板を用い、第１および第２の溝を形成する際に同溝がＳＯＩ基板の埋め込み酸化膜層に達していると、第２の素子形成過程の熱ストレスを溝および多結晶半導体に集中させることができ、第２の素子が形成される半導体基板領域の結晶欠陥、転位の発生をさらに抑制でき、第２の素子の動作不良を防止できる。
【００２３】
請求項１３に記載のように、第１の素子は受動素子であり、第２の素子は能動素子であり、特に、請求項１４に記載のように、受動素子は高周波を取り扱うものである場合に適用するとよい。
【００２４】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
本実施形態においては、図１，２に示す半導体基板１００を使用している。図１は半導体基板１００の縦断面図であり、図２は半導体基板１００の平面図である。図１に示すように、シリコン基板１の一方の表面側（素子形成面側）においてその一部領域に厚い熱酸化物層２が形成されている。熱酸化物層２は図２に示すように、四角形状をなしている。図１，２に示すように、熱酸化物層２の内部には溝３が形成され、この溝３は熱酸化物層２の外周面２ａから内方において同外周面２ａに沿って延びている。つまり、溝３は平面形状として四角環状をなしている。この溝３には多結晶シリコン（多結晶半導体）４が充填されている。即ち、熱酸化物層２の内部において熱酸化物層２の外周面２ａの近傍には多結晶シリコンによる壁（４）が埋設されている。
【００２５】
この半導体基板１００を用いて図３に示す高周波モノリシックＩＣを形成している。つまり、本実施の形態においては半導体装置として高周波モノリシックＩＣに具体化しており、図３には高周波モノリシックＩＣの一部分での縦断面図を示す。このモノリシックＩＣでの半導体基板１００において、厚い熱酸化物層２がその上に受動素子を配置するための絶縁物となる。
【００２６】
図３では、半導体基板１００に対し能動素子としてのトランジスタＱ１，Ｑ２と、受動素子としてのインダクタ５を集積化しており、高周波の発振器、アンプ、フィルタ等の回路を１チップ化している。
【００２７】
詳しくは、図３において、シリコン基板１上における受動素子形成領域Ａ１には１０μｍ以上の厚さの熱酸化物層２が形成されており、その上には、受動素子であるスパイラルインダクタ５が形成されている。高周波回路等においてはスパイラルインダクタ５の直下では強い電磁波が発生するため、熱酸化物層２の厚さｔ１は１０μｍ以上であることが好ましく、本例では３０μｍとしている。熱酸化物層２を構成するシリコン熱酸化膜は、比誘電率が「３．９」程度である。スパイラルインダクタ５は金属材料を用いて形成されており、本例では配線材料でもあるアルミ（Ａｌ）を用いている。ただし、材料はアルミ（Ａｌ）に限ったものではなく、Ｃｕ、Ａｕ等を用いてもよい。一方、シリコン基板１上における能動素子形成領域Ａ２には、ＮチャネルＭＯＳトランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２が形成されている。
【００２８】
図４は、酸化膜上に配置される配線（信号線路）に印加される周波数ｆを２ＧＨｚとしたときの、信号の伝送損失と酸化膜厚との関係を示したシミュレーション結果である。シミュレーションでは、シリコン基板の比抵抗を４Ω・ｃｍ、線路の材料をアルミ（Ａｌ）、厚さを１μｍ、幅を５０μｍ、グランド配線との間隔を３０μｍ、全長を１ｍｍとした。
【００２９】
図４から次のことが分かる。酸化膜厚が厚いほど伝送損失は小さくなるが、酸化膜厚が１０μｍ以上であると、酸化膜厚１μｍのときの１０分の１程度にできる。また、酸化膜厚が２０μｍ以上でほぼ損失は飽和している。損失が飽和する酸化膜厚は、信号の周波数、線路の抵抗値、寸法で異なってくるが、１００ＭＨｚ以上の高周波領域において、厚い酸化膜による伝送損失低減効果を十分に得るためには酸化膜の膜厚を１０μｍ以上にすることが好ましい。さらに、酸化膜厚が２０μｍ以上であれば、化合物半導体基板のように半絶縁性の基板上に形成した伝送線路並みの損失低減効果が得られる。
【００３０】
次に、モノリシックＩＣの製造プロセスを、図５，６，７，８を用いて説明する。
まず、図５（ａ）に示すように、シリコン基板１を用意し、その上面に酸化膜（ＳｉＯ2）２０を形成する。さらに、図５（ｂ）に示すように、酸化膜２０上にフォトレジスト（符号２１で示す部材）を塗布する。そして、所定領域つまり受動素子形成領域Ａ１での厚い熱酸化物層の形成予定領域に、幅１μｍ以下、例えば０．８μｍの縞状の溝パターン２２とその周囲の幅１μｍ以上、例えば１．６μｍの溝パターン２３を露光して開口させる。この時、開口した溝パターン２２の間の幅Ｗ２は、溝パターン２２の幅（開口部の幅）Ｗ１の８１．８％程度に設定する。例えば、溝パターン２２の幅（溝幅）Ｗ１が０．８μｍであれば溝パターン２２間の幅（溝間隔）Ｗ２を０．６５μｍ程度に設定する。
【００３１】
そして、図５（ｃ）に示すように、前記溝パターン２２，２３で、酸化膜２０をエッチングした後、レジスト２１を除去することで、酸化膜２０によるマスクを形成する。これにより、シリコン基板１の溝が形成されるべき部分が露出した状態となる。
【００３２】
引き続き、図６（ａ）および図８の平面図に示すように、シリコン基板１における受動素子５が配置される部位（Ａ１）において、深さ１０μｍ以上の第１の溝２４を隣接して複数形成するとともに第１の溝２４を形成する領域の周囲に第１の溝２４の溝幅Ｗ１よりも大きな溝幅Ｗ３の第２の溝２５を同時に形成する。広義には、シリコン基板１における受動素子５が配置される部位（Ａ１）において、深さ１０μｍ以上の第１の溝２４と、この第１の溝２４を形成する領域の周囲に第１の溝２４の溝幅Ｗ１よりも大きな溝幅Ｗ３の第２の溝２５を同時に形成する。詳しくは次のようにする。
【００３３】
異方性エッチングを用いて、シリコン基板１をエッチングして、溝２４，２５を同時に形成する。第１の溝２４の幅Ｗ１は１μｍ以下であり、第２の溝２５の幅Ｗ３は１μｍ以上であり、前述したように溝２４，２５の深さＬ１は１０μｍ以上である。溝形成の際に、フッ素系ガスを用いた反応性イオンエッチング、特に高密度プラズマエッチングによる異方性エッチングを用いる。これにより、基板１に対してほぼ垂直な側面を有するアスペクト比（Ｌ１／Ｗ１）が「１０」以上の深い溝を形成することができる。また、特開２０００−２９９３１０号公報に開示されているエッチング方法を用いることにより、アスペクト比が「２０」以上の深い溝を形成することも可能であり、幅１μｍ以下の溝幅であっても、深さは２０μｍ以上のほぼ垂直な溝を形成することができる。また、この時、シリコン基板１における縞状の溝２４の間のシリコン材料２６は、その幅（厚さ）Ｗ２が溝幅Ｗ１の８１．８％程度であり、高さが１０μｍ以上の薄板状になる。
【００３４】
そして、図６（ｂ）に示すように、熱酸化により第１および第２の溝２４，２５の内面から酸化膜２７を成長させて第１の溝２４においては熱酸化膜２７によって埋設するとともに隣接する第１の溝２４の間を全て熱酸化膜２７とし、第２の溝２５においては側壁に熱酸化膜２７を第３の溝３を残して形成する。広義には、熱酸化により第１および第２の溝２４，２５の内面から酸化膜２７を成長させて第１の溝２４においては熱酸化膜２７によって埋設し、第２の溝２５においては側壁に熱酸化膜２７を第３の溝３を残して形成する。詳しくは次のようにする。
【００３５】
シリコン基板１をウェットＯ2、スチームＯ2、Ｈ2およびＯ2混合燃焼気体中等の水素を含む酸化性雰囲気で酸化処理をする。この際、溝２４，２５内のシリコン基板１は酸化が進行していく時、酸化膜厚の４５％に相当する厚さ分、基板内部のシリコン層が酸化シリコン化し、酸化膜厚の５５％に相当する厚さ分、酸化前のシリコン基板側面より外側に膨張する。従って、酸化が進行するにつれて、縞状パターンの溝２４は酸化シリコン（熱酸化膜２７）で埋められていき、溝２４の両側の側壁に成長した酸化膜２７が互いに接触すると、その酸化膜同士で結合ができて、溝２４内は酸化シリコン（熱酸化膜２７）で完全に埋設できる。例えば、溝２４の幅Ｗ１が０．８μｍの場合では、膜厚０．７３μｍ程度の酸化膜を成長させるのに相当する酸化処理を行うことで埋設できる。
【００３６】
このような膜厚１μｍ以下の酸化膜２７を成長させる酸化処理は通常のＬＳＩ製作工程で用いられており、１０００℃以上、数時間の酸化工程で特殊な工程を必要とせず、従来技術（特許文献１）よりも安価に厚い酸化物層を形成できる。逆に、酸化膜厚２μｍ以上を必要とする場合には、１０時間以上の酸化工程が必要となり、コスト高になるとともに、シリコン領域の結晶欠陥の発生が増加することになる。また、溝幅Ｗ１がさらに小さければ、この酸化処理はさらに短時間にでき、低コストになるとともに、最外周に形成される酸化膜厚を薄くでき、シリコン領域の結晶欠陥の発生をより抑制できる。
【００３７】
なお、溝２４での側面に成長した酸化膜２７が互いに接触し、酸化膜同士で結合が形成される過程においては、水素の関与が必要であるため、上記のような水素を含む酸化性雰囲気での処理を行っている。しかし、この水素を含む酸化性雰囲気は酸化膜が互いに接触する直前から溝２４が酸化物で完全に埋設されるまでの間のみで、それ以外の時間は水素を含まないドライＯ2等の酸化性雰囲気であってもよい。縞状の溝２４が形成された領域内の薄板状シリコン材料２６は幅（板厚）Ｗ２が溝幅Ｗ１の８１．８％程度の場合には、溝２４の内部が酸化物で完全に埋設されると同時に、すべて酸化され、酸化シリコン化するため、縞状の溝２４を形成した領域全域に渡り、厚さが１０μｍ以上の厚い熱酸化物層２が形成できる。
【００３８】
また、厚い熱酸化物層２における基板表面付近では、酸化が基板１の表面（水平方向）とは直交する方向に進行するため、はじめにシリコンがあった部分はもり上がった状態になるため、微小な凹凸がある状態になっている。
【００３９】
さらに、第２の溝２５は第１の溝２４よりも溝幅が大きいため第２の溝２５での熱酸化により第３の溝３が残った状態となり、その溝幅Ｓは、初期の溝幅（第２の溝２５の幅）Ｗ３が１．６μｍで、Ｗ１＝０．８μｍの場合においては０．８μｍ程度となる。
【００４０】
この第３の溝３は、熱処理中のシリコンと酸化シリコンの熱膨張率の違いによって基板の水平方向に発生する寸法差を吸収する。つまり、溝２４の内部を酸化物で埋めていく時の酸化膜とシリコン基板との熱膨張係数の差を吸収する。これにより、熱処理中にシリコン基板１に加わる応力を低減し、結晶欠陥、転位、基板（ウエハ）の反りの発生を抑制することができる。
【００４１】
この寸法差について具体的には、シリコンと酸化シリコンとの熱膨張係数差Ａ（２．５×１０-6−０．５×１０-6＝２．０×１０-6／℃）と、熱酸化に伴なう第１の溝２４による熱酸化物層２の最大幅Ｗと、図６（ｂ）の酸化処理での室温と最大酸化処理温度との温度差Ｔとの積（Ａ×Ｗ×Ｔ）で計算される。例えば、Ｗ＝３００μｍ、Ｔ＝１１００℃では、Ａ＝２．０×１０-6／℃であるので、０．６６μｍの寸法差が生じる。従って、第２の溝２５の酸化処理後の溝幅、即ち、第３の溝３の溝幅Ｓは少なくとも０．３３（＝０．６６／２）μｍ以上残るようにしておく必要がある。
【００４２】
このように、第１の溝２４の溝幅を「Ｗ１」、第２の溝２５の溝幅を「Ｗ３」、シリコン基板とその熱酸化物との熱膨張係数差を「Ａ」、熱酸化に伴なう第１の溝２４による熱酸化物層の最大幅を「Ｗ」、室温と最大熱酸化処理温度との温度差を「Ｔ」としたとき、
Ｗ３＞｛（Ａ・Ｗ・Ｔ）／２｝＋Ｗ１
を満足させる。これにより、第３の溝３は、熱処理中のシリコンとその酸化物の熱膨張率の違いによって基板の水平方向に発生する寸法差を吸収し、熱処理中にシリコン基板１に加わる応力を低減し、結晶欠陥、転位、基板（ウエハ）の反りの発生を抑制することができることとなる。即ち、第３の溝３は、第１の溝２４の内部を酸化物で埋めていく時の熱酸化物層とシリコン基板との熱膨張係数差に起因するストレスを吸収し、シリコン基板部分に過大な応力が加わることが無いため、基板１の反りを抑制することができる。
【００４３】
なお、本工程の酸化処理は、図５（ａ）で形成した酸化膜（マスク材）２０を残した状態で行った例を示したが、図６（ｂ）の酸化処理の前に、酸化膜（マスク材）２０をエッチングして除去した後に、酸化処理を行ってもよい。また、酸化膜（マスク材）２０が窒化膜を含む膜でもよく、その場合、マスク材（２０）を残して図６（ｂ）の酸化処理を行うと、溝２４，２５の内面のみに酸化膜を成長させることができ、厚い熱酸化物層２の表面の凹凸を小さくできる。
【００４４】
また、図６（ａ）の溝形成工程の後では、エッチング条件によっては、形成された溝２４，２５の表面がエッチング時のダメージにより微小な凹凸ができていたり、溝２４，２５の最上部の角部が鋭角になり、図６（ｂ）の工程において溝面での酸化膜の成長が不均一になり、溝２４内が酸化物で完全に埋設されず、空洞が残る場合がある。この空洞は、後工程のＬＳＩプロセスに支障が無ければそのままでもよいが、場合によっては空洞にプロセス途中の薬液が残留して汚染源になったり、熱処理中に膨張して破損したりする危険性があるため、犠牲酸化工程などの溝が酸化物で埋まり易い形状に溝を整形する工程を追加してもよい。また、熱処理温度は９６５℃以上が好ましく、この温度以上では、酸化工程中の酸化膜の粘性流動の効果により、シリコン基板１に対して低応力で酸化膜２７が形成されるとともに、溝２４への酸化物の埋め込み性がよくなる。
【００４５】
また、図６（ｂ）の酸化処理において、溝２４，２５のアスペクト比が大きい場合には、溝２４，２５内に充填されている酸化処理前の雰囲気（例えば空気や窒素、アルゴンといった不活性雰囲気）が充満しているため、溝底部まで酸化性雰囲気が行き渡らず、酸化が進行しない場合がある。その場合には、図６（ｂ）の酸化処理前に基板を真空中に挿入した後、酸素雰囲気中に挿入し、溝２４，２５内に酸素を充満させるとよい。
【００４６】
次に、図６（ｃ），図７（ａ），（ｂ）に示す工程を経て第３の溝３に多結晶シリコン４を充填する。まず、図６（ｃ）に示すように、シリコン基板１上に例えばＬＰ−ＣＶＤ法等により、多結晶半導体である多結晶シリコン２８を１μｍ程度堆積して、第３の溝３内に多結晶シリコンを配する（埋設する）。また、厚い熱酸化物層２の表面の凹凸も多結晶シリコンを堆積（凹部に多結晶シリコンを埋設）させることでほぼ平坦化することができる。さらに、溝２４内が酸化物で完全に埋設されず、表面に開口する空洞が残る場合においても、多結晶シリコンは空洞を埋めることができ、プロセス途中の汚染や基板の破損の危険性を排除する効果もある。
【００４７】
引き続き、シリコン基板１の表面部に堆積した多結晶シリコン２８を、図７（ａ）に示すように、例えば反応性イオンエッチング法等により厚い熱酸化物層形成予定領域以外の表面の酸化膜が露出するまでエッチング除去する。これによって、表面の余剰な多結晶シリコン２８が除去され、厚い熱酸化物層２の表面の凹部と、その外周側の溝３のみに多結晶シリコンが残る形になる。
【００４８】
次に、図７（ｂ）に示すように、シリコン基板１に対し厚い熱酸化物層２の表面近傍の凹部に残った多結晶シリコンを酸化処理する。つまり、シリコン基板１の表面に残留した多結晶シリコン（２８）を熱酸化する。このような工程を経て、所定領域に１０μｍ以上の厚い熱酸化物層（厚い絶縁物層）２が形成される。また、厚い熱酸化物層２の表面部分の凹部に残留した多結晶シリコンが酸化されるとき体積膨張するのでさらに表面が平坦化される。こうして形成された厚い熱酸化物層２は、表面がシリコン基板面とほぼ同じ高さであるとともに、凹部に埋設された多結晶シリコンはほとんど酸化することが可能であるため、熱酸化物層２での表面が平坦でかつ１０μｍ以上の厚さを有することとなる。
【００４９】
以上のように形成された１０μｍ以上の厚い熱酸化物層２の表面は、ほぼ平坦で、十分な機械的強度を有している。そのため、この半導体基板に対して、通常のＬＳＩプロセスを用いて図３に示すようにモノリシックＩＣ、即ち、シリコン基板１に能動素子Ｑ１，Ｑ２（ＭＯＳトランジスタ）を、熱酸化物層２上に受動素子（スパイラルインダクタ）５を形成することができる。つまり、シリコン基板１の表層部にＰウェル領域６とＮウェル領域７を形成するとともに、Ｐウェル領域６上においてゲート絶縁膜を介してゲート電極８を配置し、さらに、ソース領域９とドレイン領域１０を形成する。同様に、Ｎウェル領域７上においてゲート絶縁膜を介してゲート電極１１を配置するとともに、ソース領域１２とドレイン領域１３を形成する。その後、受動素子（スパイラルインダクタ）５を含む金属配線、さらに基板表面にパッシベーション膜１４を形成する。
【００５０】
ここで、通常のＬＳＩプロセス、特に能動素子形成過程では、８００℃以上の高温の熱処理工程が多数繰り返されるが、その時のシリコンと酸化シリコンの熱膨張率の違いによって基板の水平方向に発生する寸法差を多結晶シリコン４が歪むことで吸収することができる。これにより、熱処理過程にシリコン基板１に加わる応力を低減し、結晶欠陥、転位、基板（ウエハ）の反りの発生を抑制することができる。そして、シリコン基板１を低結晶欠陥、低転位にできることから能動素子の動作不良を回避でき、能動素子を熱酸化物層２に近い位置に形成できデッドスペースが少なく高い集積度の高周波モノリシックＩＣを実現できる。また、既存のＬＳＩの製造プロセスを変更することなく素子を形成でき、安く、大量生産に向く高性能の高周波モノリシックＩＣを実現できる。
【００５１】
このように本実施形態においては、図３での半導体基板１００は、第１の素子としての受動素子５（高周波を取り扱う素子）を絶縁物の上に配置するとともに第２の素子としての能動素子Ｑ１，Ｑ２を作り込んだ半導体装置に用いるための半導体基板であって、受動素子５が配置される部位（Ａ１）において厚さ１０μｍ以上の熱酸化物層２が形成されるとともに、当該熱酸化物層２の外周面２ａから内方において同外周面２ａに沿って多結晶シリコン４を充填した溝３が形成されている。よって、この厚い熱酸化物層２にて素子機能を十分に発揮させることができる。具体的には、受動素子（スパイラルインダクタ）５に対する寄生容量及び寄生抵抗を十分に低減することができる。しかも受動素子５を空中配線構造としていないので十分な機械的強度を得ることが可能となる。また、熱酸化物層２の外周面２ａから内方において同外周面２ａに沿って多結晶シリコン４を充填した溝３を形成したので、多結晶シリコン４が能動素子Ｑ１，Ｑ２の形成工程における熱ストレスの吸収層として働くため、基板の反りや結晶欠陥、転位の発生を抑制でき、能動素子Ｑ１，Ｑ２の動作不良を防止できる。これによりデッドスペースを少なくでき、高い集積度の回路を実現することができる。
【００５２】
また、図６（ａ）での第１の溝２４において、その溝幅Ｗ１に対する溝深さＬ１の寸法比であるアスペクト比（Ｌ１／Ｗ１）が１０以上であると、一般的なＬＳＩ工程の範疇で形成できる膜厚１μｍ程度の熱酸化工程により、安価に深さ１０μｍ以上の厚い熱酸化物層２を形成できる。また、第１の溝２４において、その溝幅Ｗ１に対する溝深さＬ１の寸法比であるアスペクト比（Ｌ１／Ｗ１）が２０以上であると、安価に深さ２０μｍ以上の厚い熱酸化物層２を形成でき、化合物半導体基板のように半絶縁性の基板上に形成した伝送線路並みの損失低減効果が得られる。
【００５３】
また、第１の溝２４において、その溝幅Ｗ１が１μｍ以下であると、第３の溝３の側壁の酸化膜は１μｍ以下となり、より安価に厚い熱酸化物層２を形成できるとともに、第２の素子形成領域の結晶欠陥の発生をより抑制できる。
【００５４】
また、図６（ａ）における溝２４，２５の形成工程において、エッチングの条件によっては溝深さは溝幅が広いところほど深くすることができる。これを利用して、図６（ａ）に代わる図９（ａ）に示すように第１の溝２４と第２の溝２５を同時に形成する工程において、第２の溝２５の深さＬ１１を第１の溝２４よりも深く形成する。そして、図９（ｂ），（ｃ）に示すように、熱酸化および多結晶シリコン２８のデポを行う。この工程を経ることにより、図１０に示すように、第３の溝３に充填した多結晶シリコン４の深さＬ１２が、第１の溝２４を熱酸化して埋めて形成した熱酸化物層２の厚さｔ１よりも大きくなるようにしてもよい。つまり、多結晶シリコン４を充填した溝３の深さＬ１２が、熱酸化物層２の厚さｔ１よりも大きくなるようにしてもよい。詳しくは、溝３の深さＬ１２を、熱酸化物層２における溝３を形成した部位以外での厚さｔ１よりも大きくする。これにより、半導体基板１００に素子を形成する工程（ＬＳＩプロセス）において、厚い熱酸化物層２の領域下部まで効果的に熱ストレス（酸化膜とシリコン基板との熱膨張係数の差）を吸収できるので、基板内部の結晶欠陥、転位の発生、基板（ウエハ）の反りの発生をさらに抑制することができる。また、図９（ａ）の第２の溝２５の深さＬ１１が第１の溝２４よりも深いと、半導体基板１００の製造工程において、厚い熱酸化物層２の領域下部まで効果的に酸化膜とシリコン基板との熱膨張係数の差を吸収できるので、結晶欠陥、転位、基板（ウエハ）の反りの発生をさらに抑制することができる。
【００５５】
これまでの説明においては一般的なシリコン基板を用いた場合を示したが、基板としては、図１１に示すように、ＳＯＩ（Silicon On Insulator）基板２００を用いてもよい。図１１において、シリコン基板２０１の上に厚さ１μｍ程度の酸化膜層２０２を介して厚さ１０μｍ以上の単結晶シリコン層２０３が形成されている。また、単結晶シリコン層２０３の一部領域において熱酸化物層２が形成され、この熱酸化物層２は埋め込み酸化膜層２０２に達している。そのためには、図６（ａ）の工程の際に溝２４，２５が埋め込み酸化膜層２０２に達するまでエッチングする。即ち、溝形成工程においてＳＯＩ基板の埋め込み酸化膜層２０２に達する溝２４，２５を形成する。これにより、熱酸化物層形成予定領域のシリコン層とそれ以外の領域のシリコン層とが完全に酸化物で分離できる。そのため、その後の厚い熱酸化物層形成工程や能動素子形成過程の熱ストレスを外周部の溝３および多結晶シリコン４に集中させることができ、能動素子が形成されるシリコン基板領域の結晶欠陥、転位の発生をさらに抑制でき、能動素子の動作不良を防止できる。より具体的には、図３においては熱酸化物層２の下面部において欠陥が発生した場合には左右方向に広がっていき、能動素子形成領域でのトランジスタＱ１，Ｑ２に悪影響を及ぼす可能性がある。これに比べ、図１１において埋め込み酸化膜層２０２の存在によりそのようなことが回避される。
【００５６】
また、これまでの説明においてはトランジスタを能動素子とし、インダクタを受動素子とした場合について述べてきたが、ダイオード等を能動素子としたり、金属配線、抵抗、キャパシタ等を受動素子とした場合に適用してもよい。
【００５７】
なお、図２，８においては、厚い熱酸化物層２のパターンを四角形状としているが、そのパターンは四角形状に限らず、どのようなパターンでもよい。具体的には、例えば、図１２に示すように円形であっても、図１３に示すように複雑な多角形等であってもよい。あるいは、図１４に示すように、シリコン基板１において平面構造として熱酸化物層２が四角環状に形成されていてもよい。つまり、四角環状の熱酸化物層２の周りに単結晶シリコン１ａが存在するとともに四角環状の熱酸化物層２の内側に単結晶シリコン島１ｂが存在するパターンでもよい。この場合には、熱酸化物層２と単結晶シリコン領域（１ａ，１ｂ）との境界部分において、その熱酸化物層２の外周面２ａから内方において同外周面２ａに沿って多結晶シリコン４を充填した溝３が形成されている。
【００５８】
さらに、これまでの説明においては、本発明による半導体基板を高周波モノリシックＩＣに適用した例で説明した。つまり、第１の素子としての受動素子（インダクタ）５を熱酸化物層２の上に配置するとともに、第２の素子としての能動素子（トランジスタ）Ｑ１，Ｑ２を作り込んだ半導体装置に用いるための半導体基板であった。これに限らず、以下のようにしてもよい。
【００５９】
例えば、１ＧＨｚ以上のクロック周波数のマイクロプロセッサ用のＩＣに適用する。具体的には、シリコン層に第２の素子としてのマイクロプロセッサ構成素子（トランジスタ等）を作り込むとともに熱酸化物層２の上に第１の素子として配線材を配する。
【００６０】
あるいは、１０００ボルト以上の高耐圧を必要とするパワー素子を具備するＩＣに適用する。具体的には、シリコン層に第２の素子としてパワー素子を作り込むとともに熱酸化物層２にて素子分離を図り、かつ、熱酸化物層２の上に第１の素子として配線材を配する。この場合には、厚い熱酸化物層２により耐電圧性を向上させることができる。
【００６１】
あるいは、基板に対して熱絶縁が必要なセンサ素子を具備するＩＣに適用する。具体的には、熱酸化物層２の上に第１の素子としてセンサ素子を配するとともに、その横のシリコン層に第２の素子としてのセンサ信号処理回路構成素子（アンプ構成素子、Ａ／Ｄ変換素子）を作り込む。この場合には、厚い熱酸化物層２により熱遮断性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態における半導体基板の縦断面図。
【図２】半導体基板の平面図。
【図３】実施の形態におけるモノリシックＩＣの一部分を示す縦断面図。
【図４】信号の伝送損失と酸化膜厚についてのシミュレーション結果を示す図。
【図５】（ａ），（ｂ），（ｃ）はモノリシックＩＣの製造プロセスを示す断面図。
【図６】（ａ），（ｂ），（ｃ）はモノリシックＩＣの製造プロセスを示す断面図。
【図７】（ａ），（ｂ）はモノリシックＩＣの製造プロセスを示す断面図。
【図８】モノリシックＩＣの製造プロセスを示す平面図。
【図９】（ａ），（ｂ），（ｃ）は製造プロセスを示す断面図。
【図１０】半導体基板の縦断面図。
【図１１】ＳＯＩ基板に適用した場合のモノリシックＩＣの一部分を示す縦断面図。
【図１２】半導体基板の平面図。
【図１３】半導体基板の平面図。
【図１４】半導体基板を示す図。
【符号の説明】
１…シリコン基板、２…熱酸化物層、３…溝（第３の溝）、４…多結晶シリコン、５…受動素子（第１の素子）、２４…第１の溝、２５…第２の溝、２６…シリコン材料、２８…多結晶シリコン、２００…ＳＯＩ基板、２０２…埋め込み酸化膜層、Ａ１…受動素子形成領域、Ｑ１，Ｑ２…能動素子。

Claims (14)

  1. 第１の素子（５）を絶縁物の上に配置するとともに第２の素子（Ｑ１，Ｑ２）を作り込んだ半導体装置に用いるための半導体基板であって、
    第１の素子が配置される部位（Ａ１）において厚さ１０μｍ以上の熱酸化物層（２）が形成されるとともに、当該熱酸化物層（２）の外周面（２ａ）から内方において同外周面（２ａ）に沿って多結晶半導体（４）を充填した溝（３）が形成されており、
    前記多結晶半導体（４）を充填した溝（３）の深さ（Ｌ１２）が、熱酸化物層（２）の厚さ（ｔ１）よりも大きいことを特徴とする半導体基板。
  2. 前記第１の素子（５）は受動素子であり、前記第２の素子（Ｑ１，Ｑ２）は能動素子であることを特徴とする請求項１に記載の半導体基板。
  3. 前記受動素子（５）は高周波を取り扱うものであることを特徴とする請求項２に記載の半導体基板。
  4. 第１の素子（５）を絶縁物の上に配置するとともに第２の素子（Ｑ１，Ｑ２）を作り込んだ半導体装置に用いるための半導体基板の製造方法であって、
    半導体基板（１）における第１の素子（５）が配置される部位（Ａ１）において、深さ１０μｍ以上の第１の溝（２４）と、この第１の溝（２４）を形成する領域の周囲に第１の溝（２４）の溝幅よりも大きな溝幅の第２の溝（２５）を同時に形成する工程と、
    熱酸化により前記第１および第２の溝（２４，２５）の内面から酸化膜（２７）を成長させて第１の溝（２４）においては熱酸化膜（２７）によって埋設し、第２の溝（２５）においては側壁に熱酸化膜（２７）を第３の溝（３）を残して形成する工程と、
    前記第３の溝（３）に多結晶半導体（４）を充填する工程と、
    を備えたことを特徴とする半導体基板の製造方法。
  5. 第１の素子（５）を絶縁物の上に配置するとともに第２の素子（Ｑ１，Ｑ２）を作り込んだ半導体装置に用いるための半導体基板の製造方法であって、
    半導体基板（１）における第１の素子（５）が配置される部位（Ａ１）において、深さ１０μｍ以上の第１の溝（２４）を隣接して複数形成するとともに第１の溝（２４）を形成する領域の周囲に第１の溝（２４）の溝幅よりも大きな溝幅の第２の溝（２５）を同時に形成する工程と、
    熱酸化により前記第１および第２の溝（２４，２５）の内面から酸化膜（２７）を成長させて第１の溝（２４）においては熱酸化膜（２７）によって埋設するとともに隣接する第１の溝（２４）の間を全て熱酸化膜（２７）とし、第２の溝（２５）においては側壁に熱酸化膜（２７）を第３の溝（３）を残して形成する工程と、
    前記第３の溝（３）に多結晶半導体（４）を充填する工程と、
    を備えたことを特徴とする半導体基板の製造方法。
  6. 前記第１の溝（２４）と第２の溝（２５）を同時に形成する工程において、前記第２の溝（２５）の深さ（Ｌ１１）を第１の溝（２４）よりも深く形成したことを特徴とする請求項４または５に記載の半導体基板の製造方法。
  7. 前記第３の溝（３）に多結晶半導体（４）を充填する工程は、
    前記半導体基板（１）上に多結晶半導体（２８）を堆積させて前記第３の溝（３）内に多結晶半導体（２８）を配した後、前記半導体基板（１）の表面部に堆積した前記多結晶半導体（２８）を除去し、さらに、前記半導体基板（１）の表面に残留した多結晶半導体（２８）を熱酸化する処理を含むことを特徴とする請求項４〜６のいずれか１項に記載の半導体基板の製造方法。
  8. 前記第１の溝（２４）の溝幅を「Ｗ１」、前記第２の溝（２５）の溝幅を「Ｗ３」、半導体基板（１）とその熱酸化物との熱膨張係数差を「Ａ」、熱酸化に伴なう第１の溝（２４）による熱酸化物層の最大幅を「Ｗ」、室温と最大熱酸化処理温度との温度差を「Ｔ」としたとき、
    Ｗ３＞｛（Ａ・Ｗ・Ｔ）／２｝＋Ｗ１
    を満足するようにしたことを特徴とする請求項４〜７のいずれか１項に記載の半導体基板の製造方法。
  9. 前記第１の溝（２４）において、その溝幅（Ｗ１）に対する溝深さ（Ｌ１）の寸法比であるアスペクト比（Ｌ１／Ｗ１）が１０以上であることを特徴とする請求項４〜８のいずれか１項に記載の半導体基板の製造方法。
  10. 前記第１の溝（２４）において、その溝幅（Ｗ１）に対する溝深さ（Ｌ１）の寸法比であるアスペクト比（Ｌ１／Ｗ１）が２０以上であることを特徴とする請求項４〜８のいずれか１項に記載の半導体基板の製造方法。
  11. 前記第１の溝（２４）において、その溝幅（Ｗ１）が１μｍ以下であることを特徴とする請求項４〜１０のいずれか１項に記載の半導体基板の製造方法。
  12. 半導体基板としてＳＯＩ基板を用い、前記第１および第２の溝（２４，２５）を形成する際に同溝（２４，２５）がＳＯＩ基板の埋め込み酸化膜層（２０２）に達していることを特徴とする請求項４または５に記載の半導体基板の製造方法。
  13. 前記第１の素子（５）は受動素子であり、前記第２の素子（Ｑ１，Ｑ２）は能動素子であることを特徴とする請求項４〜１２のいずれか１項に記載の半導体基板の製造方法。
  14. 前記受動素子（５）は高周波を取り扱うものであることを特徴とする請求項１３に記載の半導体基板の製造方法。
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