JP3508965B2 - スイッチ素子の駆動回路 - Google Patents
スイッチ素子の駆動回路Info
- Publication number
- JP3508965B2 JP3508965B2 JP04422796A JP4422796A JP3508965B2 JP 3508965 B2 JP3508965 B2 JP 3508965B2 JP 04422796 A JP04422796 A JP 04422796A JP 4422796 A JP4422796 A JP 4422796A JP 3508965 B2 JP3508965 B2 JP 3508965B2
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- gate
- diode
- circuit
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源回
路、インバータ回路などにおいて使用されるスイッチ素
子の駆動回路の改良に関するものである。
路、インバータ回路などにおいて使用されるスイッチ素
子の駆動回路の改良に関するものである。
【０００２】
【従来の技術】従来のスイッチ素子の駆動回路には、図
４に示すように、２個のＮＰＮトランジスタ１０のエミ
ッタとＮＰＮトランジスタ１１のコレクタとを直列に接
続し、これらエミッタとコレクタの接続点から信号を出
力するトーテンポール回路１２と、図５に示すように、
ＮＰＮトランジスタ１３とＰＮＰトランジスタ１４を組
み合わせ、共通エミッタから信号を出力するコンプリメ
ンタリ回路１５があり、それぞれ次のような特徴を有す
る。
４に示すように、２個のＮＰＮトランジスタ１０のエミ
ッタとＮＰＮトランジスタ１１のコレクタとを直列に接
続し、これらエミッタとコレクタの接続点から信号を出
力するトーテンポール回路１２と、図５に示すように、
ＮＰＮトランジスタ１３とＰＮＰトランジスタ１４を組
み合わせ、共通エミッタから信号を出力するコンプリメ
ンタリ回路１５があり、それぞれ次のような特徴を有す
る。
【０００３】図４に示す前記トーテンポール回路１２
は、ベースを共通にせず、どちらかに信号を反転させる
インバータ回路１６を接続して、２個のＮＰＮトランジ
スタ１０、１１を交互にオン・オフさせるが、インバー
タ回路１６が必要なことから、制御ＩＣの内部回路とし
て使用される例が多く、スイッチ素子の近くで駆動回路
として用いる例は少ない。
は、ベースを共通にせず、どちらかに信号を反転させる
インバータ回路１６を接続して、２個のＮＰＮトランジ
スタ１０、１１を交互にオン・オフさせるが、インバー
タ回路１６が必要なことから、制御ＩＣの内部回路とし
て使用される例が多く、スイッチ素子の近くで駆動回路
として用いる例は少ない。
【０００４】図５に示す前記コンプリメンタリ回路１５
は、ＰＮＰトランジスタ１４とＮＰＮトランジスタ１３
の組み合わせなので、ベース回路を共通にして同一の制
御信号で駆動することができるが、各トランジスタ１
３、１４のベース・エミッタ間飽和電圧Ｖｂｅ（ｓａ
ｔ）を合わせないと、同時にオンして貫通電流が流れる
ことがある。
は、ＰＮＰトランジスタ１４とＮＰＮトランジスタ１３
の組み合わせなので、ベース回路を共通にして同一の制
御信号で駆動することができるが、各トランジスタ１
３、１４のベース・エミッタ間飽和電圧Ｖｂｅ（ｓａ
ｔ）を合わせないと、同時にオンして貫通電流が流れる
ことがある。
【０００５】スイッチ素子の近くで使用する駆動回路と
して、コンプリメンタリ回路１５を用いた図６の昇圧チ
ョッパ回路を例に説明すると、制御回路２３からトラン
ジスタ２２のベースに出力電圧を安定すべく調整された
時比率制御信号が印加されると、パルスがローレベル
（以下Ｌという）では、トランジスタ２２がオフ状態と
なり、駆動電圧Ｖｄが抵抗２０によりＮＰＮトランジス
タ１３を順バイアスしてオンし（このとき同時にＰＮＰ
トランジスタ１４は逆バイアスされてオフ）、抵抗１８
を介してスイッチ素子２４のゲート電荷を充電しオンす
る。
して、コンプリメンタリ回路１５を用いた図６の昇圧チ
ョッパ回路を例に説明すると、制御回路２３からトラン
ジスタ２２のベースに出力電圧を安定すべく調整された
時比率制御信号が印加されると、パルスがローレベル
（以下Ｌという）では、トランジスタ２２がオフ状態と
なり、駆動電圧Ｖｄが抵抗２０によりＮＰＮトランジス
タ１３を順バイアスしてオンし（このとき同時にＰＮＰ
トランジスタ１４は逆バイアスされてオフ）、抵抗１８
を介してスイッチ素子２４のゲート電荷を充電しオンす
る。
【０００６】逆に、制御回路２３からのパルスがハイレ
ベル（以下Ｈという）では、トランジスタ２２がオン状
態となり、ＮＰＮトランジスタ１３とＰＮＰトランジス
タ１４のベース端子がＬとなるため、ＰＮＰトランジス
タ１４はオンし（このとき同時にＮＰＮトランジスタ１
３はオフ）、抵抗１８と並列接続されたダイオード１９
を介して、スイッチ素子２４のゲート電荷を放電してオ
フする。
ベル（以下Ｈという）では、トランジスタ２２がオン状
態となり、ＮＰＮトランジスタ１３とＰＮＰトランジス
タ１４のベース端子がＬとなるため、ＰＮＰトランジス
タ１４はオンし（このとき同時にＮＰＮトランジスタ１
３はオフ）、抵抗１８と並列接続されたダイオード１９
を介して、スイッチ素子２４のゲート電荷を放電してオ
フする。
【０００７】制御回路２３には、抵抗３３、３４で分圧
して検出された出力電圧が帰還され、この制御回路２３
からは、出力電圧に比例した時比率制御信号が出力する
ので、上述のような動作によって、スイッチ素子２４は
オン、オフ駆動され、スイッチ素子２４のオン時に入力
電圧をインダクタンス素子２５とスイッチ素子２４で短
絡してインダクタンス素子２５にエネルギーを蓄積し、
スイッチ素子２４のオフ時にインダクタンス素子２５に
蓄積されたエネルギーをダイオード２６で整流し、コン
デンサ２９で平滑にして、出力電圧を昇圧して安定化す
る。
して検出された出力電圧が帰還され、この制御回路２３
からは、出力電圧に比例した時比率制御信号が出力する
ので、上述のような動作によって、スイッチ素子２４は
オン、オフ駆動され、スイッチ素子２４のオン時に入力
電圧をインダクタンス素子２５とスイッチ素子２４で短
絡してインダクタンス素子２５にエネルギーを蓄積し、
スイッチ素子２４のオフ時にインダクタンス素子２５に
蓄積されたエネルギーをダイオード２６で整流し、コン
デンサ２９で平滑にして、出力電圧を昇圧して安定化す
る。
【０００８】図６において、２７、２９は、それぞれ入
力、出力のコンデンサであり、また、抵抗３０とコンデ
ンサ２８は駆動電源回路３１を構成している。前記スイ
ッチ素子２４のゲートには、保護抵抗３２が接続されて
いる。
力、出力のコンデンサであり、また、抵抗３０とコンデ
ンサ２８は駆動電源回路３１を構成している。前記スイ
ッチ素子２４のゲートには、保護抵抗３２が接続されて
いる。
【０００９】
【発明が解決しようとする課題】図５に示す従来のコン
プリメンタリ回路１５では、制御回路２３のＨ信号によ
りトランジスタ２２とＰＮＰトランジスタ１４がオン
し、ダイオード１９の順方向電圧降下ＶＦとＰＮＰトラ
ンジスタ１４のベース・エミッタ間飽和電圧Ｖｂｅ（ｓ
ａｔ）とトランジスタ２２のコレクタ・エミッタ間飽和
電圧Ｖｃｅ（ｓａｔ）が加算されて、これがスイッチ素
子２４のゲート・ソース間に供給される。このため、図
７に示すようにスイッチ素子２４のゲート端子に電圧が
残り、スイッチ素子２４のゲートしきい値電圧Ｖｔｈの
ばらつきによっては、オフできない状態となり、回路を
破損する恐れがあった。
プリメンタリ回路１５では、制御回路２３のＨ信号によ
りトランジスタ２２とＰＮＰトランジスタ１４がオン
し、ダイオード１９の順方向電圧降下ＶＦとＰＮＰトラ
ンジスタ１４のベース・エミッタ間飽和電圧Ｖｂｅ（ｓ
ａｔ）とトランジスタ２２のコレクタ・エミッタ間飽和
電圧Ｖｃｅ（ｓａｔ）が加算されて、これがスイッチ素
子２４のゲート・ソース間に供給される。このため、図
７に示すようにスイッチ素子２４のゲート端子に電圧が
残り、スイッチ素子２４のゲートしきい値電圧Ｖｔｈの
ばらつきによっては、オフできない状態となり、回路を
破損する恐れがあった。
【００１０】本発明は、簡単な回路構成により、スイッ
チ素子オフ時のゲート・ソース間電圧（またはベース・
エミッタ間電圧）を低くし、確実にスイッチ素子を駆動
できる回路を提供することを目的とするものである。
チ素子オフ時のゲート・ソース間電圧（またはベース・
エミッタ間電圧）を低くし、確実にスイッチ素子を駆動
できる回路を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明は、ＮＰＮトラン
ジスタ１３におけるコレクタに駆動電源を接続し、ベー
ス・コレクタ間に抵抗２０を接続し、ベース・エミッタ
間に逆並列となるようにダイオード３６を接続し、エミ
ッタに抵抗１８を介して駆動すべきスイッチ素子２４の
ゲートを接続し、ベースにＮチャンネルＦＥＴ３５のド
レインを接続し、このＮチャンネルＦＥＴ３５のソース
を駆動電源に接地するとともに、前記スイッチ素子２４
のゲートと前記ＮチャンネルＦＥＴ３５のドレインとの
間を、スイッチ素子２４のゲート電荷を引き抜くための
ダイオード１９を介して接続し、このダイオード１９
は、ショットキバリアダイオードとしたことを特徴とす
るスイッチ素子の駆動回路である。
ジスタ１３におけるコレクタに駆動電源を接続し、ベー
ス・コレクタ間に抵抗２０を接続し、ベース・エミッタ
間に逆並列となるようにダイオード３６を接続し、エミ
ッタに抵抗１８を介して駆動すべきスイッチ素子２４の
ゲートを接続し、ベースにＮチャンネルＦＥＴ３５のド
レインを接続し、このＮチャンネルＦＥＴ３５のソース
を駆動電源に接地するとともに、前記スイッチ素子２４
のゲートと前記ＮチャンネルＦＥＴ３５のドレインとの
間を、スイッチ素子２４のゲート電荷を引き抜くための
ダイオード１９を介して接続し、このダイオード１９
は、ショットキバリアダイオードとしたことを特徴とす
るスイッチ素子の駆動回路である。
【００１２】
【作用】印加されたパルスがＬでは、ＮチャンネルＦＥ
Ｔ３５がオフ状態となり、駆動電圧Ｖｄが抵抗２０によ
りＮＰＮトランジスタ１３を順バイアスしてオンし、抵
抗１８を介してスイッチ素子２４のゲートをオンし、抵
抗１８を介してスイッチ素子のゲート電荷を充電して、
スイッチ素子２４が駆動される。逆に、Ｈ信号が印加さ
れると、ＮチャンネルＦＥＴ３５がオン状態となり、ダ
イオード１９を介して直接、スイッチ素子２４のゲート
を放電するが、電圧波形は、ダイオード１９の順方向電
圧降下ＶＦとＮチャンネルＦＥＴ３５のドレイン・ソー
ス間飽和電圧Ｖｄｓ（ｓａｔ）との合算電圧まで低下
し、スイッチ素子２４は確実にオフする。
Ｔ３５がオフ状態となり、駆動電圧Ｖｄが抵抗２０によ
りＮＰＮトランジスタ１３を順バイアスしてオンし、抵
抗１８を介してスイッチ素子２４のゲートをオンし、抵
抗１８を介してスイッチ素子のゲート電荷を充電して、
スイッチ素子２４が駆動される。逆に、Ｈ信号が印加さ
れると、ＮチャンネルＦＥＴ３５がオン状態となり、ダ
イオード１９を介して直接、スイッチ素子２４のゲート
を放電するが、電圧波形は、ダイオード１９の順方向電
圧降下ＶＦとＮチャンネルＦＥＴ３５のドレイン・ソー
ス間飽和電圧Ｖｄｓ（ｓａｔ）との合算電圧まで低下
し、スイッチ素子２４は確実にオフする。
【００１３】
【実施例】まず、本発明の基本回路の一実施例を図１に
基づき説明する。通常、スイッチ素子に用いられるエン
ハンスメント型のＮチャンネルＦＥＴは、次式のよう
に、ゲートしきい値電圧Ｖｔｈに対して、駆動電圧Ｖｄ
との差の電圧を順方向アドミタンスＹｆｓ倍したドレイ
ン電流Ｉｄが流せる。 Ｉｄ＝（Ｖｄ−Ｖｔｈ）×Ｙｆｓ
基づき説明する。通常、スイッチ素子に用いられるエン
ハンスメント型のＮチャンネルＦＥＴは、次式のよう
に、ゲートしきい値電圧Ｖｔｈに対して、駆動電圧Ｖｄ
との差の電圧を順方向アドミタンスＹｆｓ倍したドレイ
ン電流Ｉｄが流せる。 Ｉｄ＝（Ｖｄ−Ｖｔｈ）×Ｙｆｓ
【００１４】特にバッテリ駆動のＤＣ／ＤＣコンバータ
などでは、スイッチ素子の駆動電力を低下して総合効率
を改善するため、駆動電圧Ｖｄが低くともスイッチング
動作する、いわゆるゲートしきい値電圧Ｖｔｈの低いＦ
ＥＴが開発されており、４Ｖの駆動タイプなどでは、ゲ
ートしきい値電圧Ｖｔｈは、１Ｖ程度と低く、完全にオ
フさせるためには、ゲート・ソース間電圧をなるべく低
く０Ｖに近づける必要がある。
などでは、スイッチ素子の駆動電力を低下して総合効率
を改善するため、駆動電圧Ｖｄが低くともスイッチング
動作する、いわゆるゲートしきい値電圧Ｖｔｈの低いＦ
ＥＴが開発されており、４Ｖの駆動タイプなどでは、ゲ
ートしきい値電圧Ｖｔｈは、１Ｖ程度と低く、完全にオ
フさせるためには、ゲート・ソース間電圧をなるべく低
く０Ｖに近づける必要がある。
【００１５】また、ＮチャンネルＦＥＴ３５のゲートし
きい値電圧Ｖｔｈは、負の温度係数を持ち、一般的に約
−１０ｍＶ／℃であるから、高温になるほどゲートしき
い値電圧Ｖｔｈが低下し、完全にオフさせることが困難
となる。
きい値電圧Ｖｔｈは、負の温度係数を持ち、一般的に約
−１０ｍＶ／℃であるから、高温になるほどゲートしき
い値電圧Ｖｔｈが低下し、完全にオフさせることが困難
となる。
【００１６】図５に示す従来のコンプリメンタリ駆動回
路では、前述のようにトランジスタ１４は、ＰＮＰ型を
使用して出力端子２１に接続されるスイッチ素子２４の
ゲートを放電しているので、ダイオード１９の順方向電
圧降下ＶＦとＰＮＰトランジスタ１４のベース・エミッ
タ間飽和電圧Ｖｂｅ（ｓａｔ）とトランジスタ２２のコ
レクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が加算さ
れて、これがスイッチ素子２４のゲート・ソース間に供
給される。
路では、前述のようにトランジスタ１４は、ＰＮＰ型を
使用して出力端子２１に接続されるスイッチ素子２４の
ゲートを放電しているので、ダイオード１９の順方向電
圧降下ＶＦとＰＮＰトランジスタ１４のベース・エミッ
タ間飽和電圧Ｖｂｅ（ｓａｔ）とトランジスタ２２のコ
レクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が加算さ
れて、これがスイッチ素子２４のゲート・ソース間に供
給される。
【００１７】これに対し、本発明では、図１に示すよう
に、このスイッチ素子２４のゲートを放電する部分に、
ＮチャンネルＦＥＴ３５（またはＮＰＮトランジスタ３
７）を使用することにより、ＰＮＰトランジスタ１４に
起因するベース・エミッタ間飽和電圧Ｖｂｅ（ｓａｔ）
に相当する電圧降下を少なくして課題を解決するもので
ある。
に、このスイッチ素子２４のゲートを放電する部分に、
ＮチャンネルＦＥＴ３５（またはＮＰＮトランジスタ３
７）を使用することにより、ＰＮＰトランジスタ１４に
起因するベース・エミッタ間飽和電圧Ｖｂｅ（ｓａｔ）
に相当する電圧降下を少なくして課題を解決するもので
ある。
【００１８】すなわち、ＮＰＮトランジスタ１３のコレ
クタに駆動電源を接続し、ＮＰＮトランジスタ１３のベ
ース・コレクタ間に抵抗２０を接続し、ＮＰＮトランジ
スタ１３のベース・エミッタ間に逆並列となるようにダ
イオード３６を接続し、ＮＰＮトランジスタ１３のエミ
ッタに抵抗１８を介した出力端子２１に駆動すべきスイ
ッチ素子のゲートを接続し、ＮＰＮトランジスタ１３の
ベースにＮチャンネルＦＥＴ３５のドレインを接続し、
このＮチャンネルＦＥＴ３５のソースを駆動電源に接地
するとともに、前記駆動すべきスイッチ素子のゲートと
前記ＮチャンネルＦＥＴ３５のドレインとの間を、スイ
ッチ素子のゲート電荷を引き抜くためのショットキバリ
アダイオードからなるダイオード１９を介して接続した
スイッチ素子の駆動回路である。
クタに駆動電源を接続し、ＮＰＮトランジスタ１３のベ
ース・コレクタ間に抵抗２０を接続し、ＮＰＮトランジ
スタ１３のベース・エミッタ間に逆並列となるようにダ
イオード３６を接続し、ＮＰＮトランジスタ１３のエミ
ッタに抵抗１８を介した出力端子２１に駆動すべきスイ
ッチ素子のゲートを接続し、ＮＰＮトランジスタ１３の
ベースにＮチャンネルＦＥＴ３５のドレインを接続し、
このＮチャンネルＦＥＴ３５のソースを駆動電源に接地
するとともに、前記駆動すべきスイッチ素子のゲートと
前記ＮチャンネルＦＥＴ３５のドレインとの間を、スイ
ッチ素子のゲート電荷を引き抜くためのショットキバリ
アダイオードからなるダイオード１９を介して接続した
スイッチ素子の駆動回路である。
【００１９】この図１に示す駆動回路おいて、Ｎチャン
ネルＦＥＴ３５に入力端子１７からＬ信号が印加される
と、このＮチャンネルＦＥＴ３５がオフ状態になる。こ
のＮチャンネルＦＥＴ３５がオフになると、ＮＰＮトラ
ンジスタ１３は、駆動電圧Ｖｄにより抵抗２０を介して
順バイアスされてオンし、抵抗１８を介してスイッチ素
子のゲート電荷を充電して、スイッチ素子２４が駆動さ
れる。これは、図５に示す従来回路と同様である。
ネルＦＥＴ３５に入力端子１７からＬ信号が印加される
と、このＮチャンネルＦＥＴ３５がオフ状態になる。こ
のＮチャンネルＦＥＴ３５がオフになると、ＮＰＮトラ
ンジスタ１３は、駆動電圧Ｖｄにより抵抗２０を介して
順バイアスされてオンし、抵抗１８を介してスイッチ素
子のゲート電荷を充電して、スイッチ素子２４が駆動さ
れる。これは、図５に示す従来回路と同様である。
【００２０】逆に、ＮチャンネルＦＥＴ３５にＨ信号が
印加されると、このＮチャンネルＦＥＴ３５がオン状態
となり、ダイオード１９を介して直接スイッチ素子のゲ
ート電荷を放電するが、ダイオード１９とＮチャンネル
ＦＥＴ３５のドレイン・ソース間飽和電圧Ｖｄｓ（ｓａ
ｔ）の合算電圧まで低下する。ドレイン・ソース間飽和
電圧Ｖｄｓ（ｓａｔ）が低いので、スイッチ素子のゲー
ト電圧は、従来よりも低い電圧となり、スイッチ素子を
確実に駆動することができる。
印加されると、このＮチャンネルＦＥＴ３５がオン状態
となり、ダイオード１９を介して直接スイッチ素子のゲ
ート電荷を放電するが、ダイオード１９とＮチャンネル
ＦＥＴ３５のドレイン・ソース間飽和電圧Ｖｄｓ（ｓａ
ｔ）の合算電圧まで低下する。ドレイン・ソース間飽和
電圧Ｖｄｓ（ｓａｔ）が低いので、スイッチ素子のゲー
ト電圧は、従来よりも低い電圧となり、スイッチ素子を
確実に駆動することができる。
【００２１】つぎに、本発明による駆動回路を使用した
昇圧チョッパ回路例を図２により説明する。入力端子３
８、３９間に、コンデンサ２７を接続するとともに、コ
ンデンサ２８と抵抗３０からなる駆動電源回路３１を接
続し、前記コンデンサ２８の両端間に制御回路２３を接
続し、この制御回路２３の出力側の端子１７に、本発明
によるスイッチ素子の駆動回路９を接続する。このスイ
ッチ素子の駆動回路９の出力端子２１には、Ｎチャンネ
ルＦＥＴからなるスイッチ素子２４が接続され、このス
イッチ素子２４のゲートと電源の負側間には保護抵抗３
２が接続されている。
昇圧チョッパ回路例を図２により説明する。入力端子３
８、３９間に、コンデンサ２７を接続するとともに、コ
ンデンサ２８と抵抗３０からなる駆動電源回路３１を接
続し、前記コンデンサ２８の両端間に制御回路２３を接
続し、この制御回路２３の出力側の端子１７に、本発明
によるスイッチ素子の駆動回路９を接続する。このスイ
ッチ素子の駆動回路９の出力端子２１には、Ｎチャンネ
ルＦＥＴからなるスイッチ素子２４が接続され、このス
イッチ素子２４のゲートと電源の負側間には保護抵抗３
２が接続されている。
【００２２】その他、インダクタンス素子２５、ダイオ
ード２６、コンデンサ２９、抵抗３３、抵抗３４は、従
来回路と同一であり、抵抗３３と抵抗３４の両端は、出
力端子４０、４１に接続され、また抵抗３３と抵抗３４
の接続点は、前記制御回路２３に接続されている。
ード２６、コンデンサ２９、抵抗３３、抵抗３４は、従
来回路と同一であり、抵抗３３と抵抗３４の両端は、出
力端子４０、４１に接続され、また抵抗３３と抵抗３４
の接続点は、前記制御回路２３に接続されている。
【００２３】以上、図２のように構成された昇圧チョッ
パ回路の作用を説明する。制御回路２３より出力電圧を
安定化すべく時比率制御されたパルスがＮチャンネルＦ
ＥＴ３５のゲートに印加される。パルスがＬでは、Ｎチ
ャンネルＦＥＴ３５がオフ状態となり、駆動電圧Ｖｄが
抵抗２０によりＮＰＮトランジスタ１３を順バイアスし
てオンし、抵抗１８を介してスイッチ素子２４のゲート
をオンし、抵抗１８を介してスイッチ素子のゲート電荷
を充電して、スイッチ素子２４が駆動される。これは、
図５に示す従来回路と同様である。
パ回路の作用を説明する。制御回路２３より出力電圧を
安定化すべく時比率制御されたパルスがＮチャンネルＦ
ＥＴ３５のゲートに印加される。パルスがＬでは、Ｎチ
ャンネルＦＥＴ３５がオフ状態となり、駆動電圧Ｖｄが
抵抗２０によりＮＰＮトランジスタ１３を順バイアスし
てオンし、抵抗１８を介してスイッチ素子２４のゲート
をオンし、抵抗１８を介してスイッチ素子のゲート電荷
を充電して、スイッチ素子２４が駆動される。これは、
図５に示す従来回路と同様である。
【００２４】逆に、ＮチャンネルＦＥＴ３５にＨ信号が
印加されると、ＮチャンネルＦＥＴ３５がオン状態とな
り、ダイオード１９を介して直接、スイッチ素子２４の
ゲートを放電するが、図３に示す電圧波形のようにダイ
オード１９の順方向電圧降下ＶＦとＮチャンネルＦＥＴ
３５のドレイン・ソース間飽和電圧Ｖｄｓ（ｓａｔ）と
の合算電圧まで低下し、スイッチ素子２４は確実にオフ
する。
印加されると、ＮチャンネルＦＥＴ３５がオン状態とな
り、ダイオード１９を介して直接、スイッチ素子２４の
ゲートを放電するが、図３に示す電圧波形のようにダイ
オード１９の順方向電圧降下ＶＦとＮチャンネルＦＥＴ
３５のドレイン・ソース間飽和電圧Ｖｄｓ（ｓａｔ）と
の合算電圧まで低下し、スイッチ素子２４は確実にオフ
する。
【００２５】このように、トランジスタ３５がＮチャン
ネルＦＥＴであることから、ドレイン・ソース間飽和電
圧Ｖｄｓ（ｓａｔ）が低く、スイッチ素子２４をオフさ
せるときのゲート電圧は、従来よりも低い電圧となり、
スイッチ素子２４のゲートしきい値電圧Ｖｔｈのばらつ
きなどに左右されることなく、スイッチ素子２４を確実
に駆動することができる。
ネルＦＥＴであることから、ドレイン・ソース間飽和電
圧Ｖｄｓ（ｓａｔ）が低く、スイッチ素子２４をオフさ
せるときのゲート電圧は、従来よりも低い電圧となり、
スイッチ素子２４のゲートしきい値電圧Ｖｔｈのばらつ
きなどに左右されることなく、スイッチ素子２４を確実
に駆動することができる。
【００２６】出力電圧を安定化するように制御回路２３
で調整された時比率制御信号により、スイッチ素子２４
が駆動される。そして、スイッチ素子２４のオン時に入
力電圧が、インダクタンス素子２５とスイッチ素子２４
により短絡されてインダクタンス素子２５にエネルギー
を蓄積する。スイッチ素子２４がオフすると、インダク
タンス素子２５に蓄積されたエネルギーをダイオード２
６で整流し、コンデンサ２９で平滑化して、出力電圧を
昇圧して安定化する。
で調整された時比率制御信号により、スイッチ素子２４
が駆動される。そして、スイッチ素子２４のオン時に入
力電圧が、インダクタンス素子２５とスイッチ素子２４
により短絡されてインダクタンス素子２５にエネルギー
を蓄積する。スイッチ素子２４がオフすると、インダク
タンス素子２５に蓄積されたエネルギーをダイオード２
６で整流し、コンデンサ２９で平滑化して、出力電圧を
昇圧して安定化する。
【００２７】ＮＰＮトランジスタ１３のベース・エミッ
タ間に逆並列に接続したダイオード３６は、ＮＰＮトラ
ンジスタ１３を不飽和状態で導通させ、ベースの余剰キ
ャリアを少なくしてオフを早くするように働く回路であ
る。その他の部品は、図６と同じ動作である。
タ間に逆並列に接続したダイオード３６は、ＮＰＮトラ
ンジスタ１３を不飽和状態で導通させ、ベースの余剰キ
ャリアを少なくしてオフを早くするように働く回路であ
る。その他の部品は、図６と同じ動作である。
【００２８】前記実施例では、トランジスタ３５として
ＮチャンネルＦＥＴとしたが、これに限られるものでは
なく、ＮＰＮトランジスタ３７であってもよい。このよ
うに、ＮＰＮトランジスタ３７である場合もＮチャンネ
ルＦＥＴ３５の場合と同様、コレクタ・エミッタ間飽和
電圧Ｖｃｅ（ｓａｔ）が低く、スイッチ素子２４のゲー
ト電圧は、従来よりも低い電圧となり、スイッチ素子２
４のゲートしきい値電圧Ｖｔｈのばらつきなどに左右さ
れることなく、スイッチ素子２４を確実に駆動すること
ができる。
ＮチャンネルＦＥＴとしたが、これに限られるものでは
なく、ＮＰＮトランジスタ３７であってもよい。このよ
うに、ＮＰＮトランジスタ３７である場合もＮチャンネ
ルＦＥＴ３５の場合と同様、コレクタ・エミッタ間飽和
電圧Ｖｃｅ（ｓａｔ）が低く、スイッチ素子２４のゲー
ト電圧は、従来よりも低い電圧となり、スイッチ素子２
４のゲートしきい値電圧Ｖｔｈのばらつきなどに左右さ
れることなく、スイッチ素子２４を確実に駆動すること
ができる。
【００２９】
（１）本発明のスイッチ素子の駆動回路は、上述のよう
に構成したので、スイッチ素子２４をオフするときのゲ
ート・ソース間電圧を低くすることが可能となり、スイ
ッチ素子２４を確実に安定して動作させることができ
る。
に構成したので、スイッチ素子２４をオフするときのゲ
ート・ソース間電圧を低くすることが可能となり、スイ
ッチ素子２４を確実に安定して動作させることができ
る。
【００３０】（２）本発明によるスイッチ素子の駆動回
路は、実施例に示したように昇圧チョッパ回路に利用で
きるだけでなく、エンハンスメント型のＮチャンネルＦ
ＥＴを使用する、たとえば、モータやソレノイドの駆動
回路などにも幅広く応用することができる。
路は、実施例に示したように昇圧チョッパ回路に利用で
きるだけでなく、エンハンスメント型のＮチャンネルＦ
ＥＴを使用する、たとえば、モータやソレノイドの駆動
回路などにも幅広く応用することができる。
【図１】本発明によるスイッチ素子の駆動回路の一実施
例を示す電気回路である。
例を示す電気回路である。
【図２】本発明によるスイッチ素子の駆動回路を昇圧チ
ョッパ回路として応用した一実施例を示す電気回路であ
る。
ョッパ回路として応用した一実施例を示す電気回路であ
る。
【図３】本発明によるスイッチ素子の駆動回路の電圧波
形図である。
形図である。
【図４】従来のトーテンポール回路図である。
【図５】従来のコンプリメンタリ回路図である。
【図６】従来の昇圧チョッパ回路図である。
【図７】従来のスイッチ素子の駆動回路の電圧波形図で
ある。
ある。
９…スイッチ素子の駆動回路、１０…ＮＰＮトランジス
タ、１１…ＮＰＮトランジスタ、１２…トーテンポール
回路、１３…ＮＰＮトランジスタ、１４…ＰＮＰトラン
ジスタ、１５…コンプリメンタリ回路、１６…インバー
タ回路、１７…入力端子、１８…抵抗、１９…ダイオー
ド、２０…抵抗、２１…出力端子、２２…トランジス
タ、２３…制御回路、２４…スイッチ素子、２５…イン
ダクタンス素子、２６…ダイオード、２７…コンデン
サ、２８…コンデンサ、２９…コンデンサ、３０…抵
抗、３１…駆動電源回路、３２…抵抗、３３…抵抗、３
４…抵抗、３５…ＮチャンネルＦＥＴ、３６…ダイオー
ド、３７…ＮＰＮトランジスタ、３８…入力端子、３９
…入力端子、４０…出力端子、４１…出力端子、４２…
抵抗。
タ、１１…ＮＰＮトランジスタ、１２…トーテンポール
回路、１３…ＮＰＮトランジスタ、１４…ＰＮＰトラン
ジスタ、１５…コンプリメンタリ回路、１６…インバー
タ回路、１７…入力端子、１８…抵抗、１９…ダイオー
ド、２０…抵抗、２１…出力端子、２２…トランジス
タ、２３…制御回路、２４…スイッチ素子、２５…イン
ダクタンス素子、２６…ダイオード、２７…コンデン
サ、２８…コンデンサ、２９…コンデンサ、３０…抵
抗、３１…駆動電源回路、３２…抵抗、３３…抵抗、３
４…抵抗、３５…ＮチャンネルＦＥＴ、３６…ダイオー
ド、３７…ＮＰＮトランジスタ、３８…入力端子、３９
…入力端子、４０…出力端子、４１…出力端子、４２…
抵抗。
Claims (4)
- 【請求項１】 ＮＰＮトランジスタ１３におけるコレク
タに駆動電源を接続し、ベース・コレクタ間に抵抗２０
を接続し、ベース・エミッタ間に逆並列となるようにダ
イオード３６を接続し、エミッタに抵抗１８を介して駆
動すべきスイッチ素子２４のゲートを接続し、ベースに
ＮチャンネルＦＥＴ３５のドレインを接続し、このＮチ
ャンネルＦＥＴ３５のソースを駆動電源に接地するとと
もに、前記スイッチ素子２４のゲートと前記Ｎチャンネ
ルＦＥＴ３５のドレインとの間を、スイッチ素子２４の
ゲート電荷を引き抜くためのダイオード１９を介して接
続したことを特徴とするスイッチ素子の駆動回路。 - 【請求項２】 スイッチ素子２４のゲートとＮチャンネ
ルＦＥＴ３５のドレインとの間に介在したダイオード１
９は、ショットキバリアダイオードとしたことを特徴と
する請求項１記載のスイッチ素子の駆動回路。 - 【請求項３】 ＮＰＮトランジスタ１３におけるコレク
タに駆動電源を接続し、ベース・コレクタ間に抵抗２０
を接続し、ベース・エミッタ間に逆並列となるようにダ
イオード３６を接続し、エミッタに抵抗１８を介して駆
動すべきスイッチ素子２４のゲートを接続し、ベースに
ＮＰＮトランジスタ３７のコレクタを接続し、このＮＰ
Ｎトランジスタ３７のエミッタを駆動電源に接地すると
ともに、前記スイッチ素子２４のゲートと前記ＮＰＮト
ランジスタ３７のコレクタとの間を、スイッチ素子２４
のゲート電荷を引き抜くためのダイオード１９を介して
接続したことを特徴とするスイッチ素子の駆動回路。 - 【請求項４】 スイッチ素子２４のゲートとＮＰＮトラ
ンジスタ３７のコレクタとの間に介在したダイオード１
９は、ショットキバリアダイオードとしたことを特徴と
する請求項３記載のスイッチ素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04422796A JP3508965B2 (ja) | 1996-02-06 | 1996-02-06 | スイッチ素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04422796A JP3508965B2 (ja) | 1996-02-06 | 1996-02-06 | スイッチ素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214311A JPH09214311A (ja) | 1997-08-15 |
| JP3508965B2 true JP3508965B2 (ja) | 2004-03-22 |
Family
ID=12685664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04422796A Expired - Fee Related JP3508965B2 (ja) | 1996-02-06 | 1996-02-06 | スイッチ素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3508965B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015154591A (ja) * | 2014-02-14 | 2015-08-24 | ローム株式会社 | ゲート駆動回路および電源装置 |
| JP6443518B1 (ja) * | 2017-09-29 | 2018-12-26 | サンケン電気株式会社 | ゲート駆動回路 |
-
1996
- 1996-02-06 JP JP04422796A patent/JP3508965B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09214311A (ja) | 1997-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7199636B2 (en) | Active diode | |
| US4356416A (en) | Voltage controlled non-saturating semiconductor switch and voltage converter circuit employing same | |
| US5952740A (en) | Load drive device | |
| US20080303580A1 (en) | Control circuit for a high-side semiconductor switch for switching a supply voltage | |
| JP3508965B2 (ja) | スイッチ素子の駆動回路 | |
| JPH05252006A (ja) | 電力ｍｏｓトランジスタを高電位側駆動構成において駆動するためのブートストラップ回路 | |
| JPH0688194U (ja) | 同期整流回路 | |
| JP2001308688A (ja) | 出力回路 | |
| US4859927A (en) | Power supply with improved switching regulator | |
| JP3118424B2 (ja) | 自励式スイッチング電源 | |
| JP4151163B2 (ja) | Ｍｏｓトランジスタのドライブ回路 | |
| JP3730354B2 (ja) | 非可制御スイッチング手段 | |
| JP4581231B2 (ja) | 電圧駆動型半導体素子のゲート駆動回路 | |
| JP3396605B2 (ja) | 同期整流回路の制限回路 | |
| JPH0833314A (ja) | 負荷駆動装置 | |
| JPH04157918A (ja) | スイッチング装置 | |
| JPH0431829Y2 (ja) | ||
| JPH0619325Y2 (ja) | スイッチング電源回路 | |
| JP2805349B2 (ja) | スイッチング回路 | |
| KR0111806Y1 (ko) | 스위칭 소자 구동 회로 | |
| JPH04128435U (ja) | パワーｍｏｓ ｆｅｔ用絶縁形ドライブ回路 | |
| JPH04150766A (ja) | チョッパ型ｆｅｔスイッチング電源装置 | |
| JP2969381B2 (ja) | 複合電力用素子 | |
| JPH05344718A (ja) | 電力変換装置の駆動回路 | |
| JP3008029U (ja) | ターンオフタイム改善回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031218 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |