JP3396605B2 - 同期整流回路の制限回路 - Google Patents
同期整流回路の制限回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
の同期整流回路に係り、特に整流素子及び転流素子に電
界効果トランジスタ（ＭＯＳＦＥＴ）を用いた同期整流
回路の制限回路に関する。 【０００２】 【従来の技術】同期整流回路の整流動作において、電源
の起動／停止時や入出力に変動が生じた場合に、転流素
子制御部の信号遅延等によって整流素子と転流素子が同
時に導通（以下、短絡と記す。）する場合がある。この
短絡期間には、極めて大きな電流が流れ、素子に大きな
ダメージを与える。このような短絡期間を短縮するため
に、同期整流回路の転流素子を駆動する駆動パルスのパ
ルス幅を制限する制限回路が用いられている。 【０００３】従来の同期整流回路の制限回路の構成を図
７に示す。同図において、５０は同期整流回路を構成す
る転流素子７０に駆動パルスを供給する同期整流制御回
路であり、同期整流制御回路５０は、駆動パルスを生成
する制御回路５２と、制御回路５２により生成された駆
動パルスを所定のレベルまで増幅する駆動回路５４とか
ら構成されている。 【０００４】また６０は制限回路であり、制限回路６０
は転流素子７０（本例ではＮチャンネルのＭＯＳＦＥＴ
である。）のドレイン・ソース間電圧ＶDSを検出し、ド
レイン・ソース間電圧ＶDSに基づいて同期整流回路の整
流動作が短絡期間に突入したか否かを検出する検出回路
６２と、同期整流制御回路５０と転流素子７０との間に
接続され検出回路６２の検出出力に基づいて転流素子７
０が短絡状態になった際に同期整流制御回路５０の駆動
回路５４から出力される駆動パルスのパルス幅を制限す
るスイッチ回路６４とから構成されている。この場合に
従来の制限回路では同期整流制御回路から出力される駆
動パルスのパルス幅を制限するスイッチ回路の機能をス
イッチ回路に用いるスイッチング素子固有のスレッシュ
ホールド電圧ＶTHを利用することにより実現していた。 【０００５】 【発明が解決しようとする課題】しかしながら、上述し
た従来の同期整流回路の制限回路では単に同期整流制御
回路から出力される駆動パルスのパルス幅を制限するス
イッチ回路の機能をスイッチ回路に用いるスイッチング
素子固有のスレッシュホールド電圧ＶTHを利用すること
により実現していたため、スイッチ回路に使用するスイ
ッチング素子によって様々な問題が有った。すなわち、
スイッチ回路を構成するスイッチング素子としてバイポ
ーラトランジスタ（ＢＪＴ）を使用する場合には図７に
示す従来例で転流素子７０としてのＮチャンネルのＭＯ
ＳＦＥＴが非導通期間においてそのＭＯＳＦＥＴのドレ
イン・ソース間電圧ＶDSは高電位となる。検出回路６２
で検出されたドレイン・ソース間電圧ＶDSはスイッチ回
路を構成するスイッチング素子としてのバイポーラトラ
ンジスタ（ＢＪＴ）のベース・エミッタ間に供給される
ために、ＭＯＳＦＥＴ７０が非導通状態にある期間で
は、スイッチング素子としてのバイポーラトランジスタ
（ＢＪＴ）に常にベース電流が流れ、大きな電力損失が
発生するという問題が有った。 【０００６】またスイッチ回路を構成するスイッチング
素子として電界効果トランジスタ（ＦＥＴ）を使用する
場合には電界効果トランジスタが導通状態になるための
スレッシュホールド電圧ＶTHは約２〜４Ｖと高いため、
転流素子７０としてのＭＯＳＦＥＴが短絡状態となり、
転流素子７０のドレイン・ソース間電圧ＶDSがスレッシ
ュホールド電圧ＶTH以下となると、スイッチ回路を構成
するスイッチング素子としての電界効果トランジスタが
非導通状態となり、転流素子７０を非導通状態にするこ
とができなくなり、制限回路としての機能を果たさなく
なるという問題が有った。 【０００７】本発明はこのような事情に鑑みてなされた
ものであり、電力損失の低減及び同期整流回路の転流素
子における短絡期間の短縮化を図った同期整流回路の制
限回路を提供することを目的とする。 【０００８】 【課題を解決するための手段】 【０００９】 【００１０】 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】本発明は、整流素子及び転流素子として電
界効果トランジスタを用いた同期整流回路の前記転流素
子に同期整流制御回路より供給する駆動パルスのパルス
幅を制限する同期整流回路の制限回路において、前記転
流素子としての電界効果トランジスタのドレイン・ソー
ス間電圧を検出する電圧検出手段と、前記電圧検出手段
の検出結果に基づいて前記同期整流回路の整流動作が短
絡期間に突入した際に前記電界効果トランジスタを非導
通状態にする動作電圧の低いスイッチング手段と、前記
同期整流回路の整流動作が短絡期間に突入した際に前記
同期整流制御回路より前記スイッチング手段に流れる出
力電流を制限するコンデンサと、前記電圧検出手段とス
イッチング手段との間に接続され前記電界効果トランジ
スタが非導通状態になり、前記短絡期間が終了した時点
で前記状態検出手段とスイッチング手段との間を切り離
す回路切離し手段と、を有することを特徴とする。 【００１７】上記構成の同期整流回路の制限回路では、
電圧検出手段により前記転流素子としての電界効果トラ
ンジスタのドレイン・ソース間電圧が検出されると、動
作電圧の低いスイッチング手段は前記電圧検出手段の検
出結果に基づいて前記同期整流回路の整流動作が短絡期
間に突入した際に前記電界効果トランジスタを非導通状
態にする。 【００１８】一方、コンデンサは前記同期整流回路の整
流動作が短絡期間に突入した際に前記同期整流制御回路
より前記スイッチング手段に流れる出力電流を制限し、
前記電圧検出手段とスイッチング手段との間に接続され
た回路切離し手段は前記電界効果トランジスタが非導通
状態になり、前記短絡期間が終了した時点で前記電圧検
出手段とスイッチング手段との間を切り離す。 【００１９】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧ＶTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【００２０】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記同期整流回路の整流動作が短絡期間に突入した
際に前記同期整流制御回路より前記スイッチング手段に
流れる出力電流を制限するコンデンサを付加したことに
より電力損失を大幅に低減することができる。 【００２１】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の第１の実施の形態に係る
同期整流回路の制限回路の構成を図１に示す。同図にお
いて、同期整流制御回路１０は同期整流回路を構成する
転流素子３０に駆動パルスを供給する機能を有し、駆動
パルスを生成する制御回路１２と、制御回路１２から出
力された駆動パルスを電力増幅する駆動回路１４とから
構成されている。 【００２２】また同期整流制御回路１０から出力される
駆動パルスのパルス幅を制限する制限回路２０は、転流
素子３０としての電界効果トランジスタＭＯＳＦＥＴ１
のドレイン・ソース間電圧ＶDSを検出することにより同
期整流回路の整流動作が、同期整流回路を構成する整流
素子及び転流素子が同時に導通状態となる短絡期間に突
入したことを検出する検出回路２２（本発明の状態検出
手段または電圧検出手段に相当する。）と、同期整流回
路の整流動作が短絡期間に突入した際に転流素子３０を
非導通状態にするスイッチング動作を行うのに必要な動
作電圧の低いスイッチ回路２４（本発明のスイッチング
手段に相当する。）と、検出回路２２とスイッチ回路２
４との間に接続され上記短絡期間が終了した時点で検出
回路２２とスイッチ回路２４との間の接続を切り離す切
離し回路２６（本発明の回路切離し手段に相当する。）
とを有している。 【００２３】上記構成において、制御回路１２により駆
動パルスが生成されると、駆動回路１４はこの駆動パル
スを電力増幅し、制限回路２０のスイッチ回路２４を介
して同期整流回路を構成する転流素子３０としての電界
効果トランジスタＭＯＳＦＥＴｌを駆動する。 【００２４】検出回路２２は電界効果トランジスタＭＯ
ＳＦＥＴ１のドレイン・ソース間電圧ＶDSを検出し、ス
イッチ回路２４は短絡期間に入ると直ちに電界効果トラ
ンジスタＭＯＳＦＥＴ１のゲート電圧を低電位にし、電
界効果トランジスタＭＯＳＦＥＴ１を非導通状態とす
る。 【００２５】切離し回路２６は、ＭＯＳＦＥＴ１が非導
通状態になり、短絡期間が終了した時点で検出回路２２
とスイッチ回路２４との間の接続を切り離すことにより
スイッチ回路２４の機能を停止させる。 【００２６】次に、図１に示した本発明の第１の実施の
形態に係る同期整流回路の制限回路の具体的構成を図２
に示す。同図において、同期整流制御回路ｌ０の出力端
は転流素子３０としての電界効果トランジスタＭＯＳＦ
ＥＴ１のゲート（Ｇ）に接続されている。電界効果トラ
ンジスタＭＯＳＦＥＴ１のソース（Ｓ）は、接地されて
いる。検出回路２２を構成する抵抗Ｒ１の一端は電界効
果トランジスタＭＯＳＦＥＴ１のドレイン（Ｄ）に接続
され、この抵抗Ｒ１の他端は切離し回路２６を構成する
電界効果トランジスタＭＯＳＦＥＴ２のドレインに接続
されている。電界効果トランジスタＭＯＳＦＥＴ２のゲ
ートは、電界効果トランジスタＭＯＳＦＥＴ１のゲート
に接続されている。電界効果トランジスタＭＯＳＦＥＴ
２のソースはスイッチ回路２４を構成するバイポーラト
ランジスタＢＪＴｌのベース（Ｂ）と抵抗Ｒ２の一端に
接続されている。抵抗Ｒ２の他端は接地されている。バ
イポーラトランジスタＢＪＴｌのコレクタ（Ｃ）は電界
効果トランジスタＭＯＳＦＥＴ２のゲートに接続され、
またエミッタ（Ｅ）は接地されている。 【００２７】次に図２に示した同期整流回路の制限回路
の動作を、図３に示す各部の動作波形を参照しながら説
明する。 【００２８】転流素子３０としての電界効果トランジス
タＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSが高電位
になると、電界効果トランジスタＭＯＳＦＥＴ１は導通
状態となり（図３（ａ），（ｂ））、ドレイン電流ＩD
が電界効果トランジスタＭＯＳＦＥＴ１のソースからド
レインに流れるため（図３（ｃ））、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは僅
かに負電位となる（図３（ｂ））。この時、バイポーラ
トランジスタＢＪＴ１のベース・エミッタ間電圧ＶBEが
約０．７Ｖであることより、電界効果トランジスタＭＯ
ＳＦＥＴ２のゲート・ソース間電圧ＶGSは電界効果トラ
ンジスタＭＯＳＦＥＴ１とほぼ同じ電圧となり（図３
（ｄ））、電界効果トランジスタＭＯＳＦＥＴ２は導通
状態にある（図３（ｅ））。しかし、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSが負
電位であるため（図３（ｂ））、バイポーラトランジス
タＢＪＴｌにはベース電流が流れず（図３（ｈ））、バ
イポーラトランジスタＢＪＴ１は非導通状態を維持する
（図３（ｇ））。 【００２９】この時、時刻ｔ１で同期整流回路の整流動
作が短絡期間（Ｔ１）に突入すると、電界効果トランジ
スタＭＯＳＦＥＴｌのドレイン電流ＩD はドレインから
ソースに流れ（図３（ｃ））、電界効果トランジスタＭ
ＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは約１〜２
Ｖとなる（図３（ｂ））。電界効果トランジスタＭＯＳ
ＦＥＴ２は導通状態にあるため（図３（ｅ））、抵抗Ｒ
１、電界効果トランジスタＭＯＳＦＥＴ２を通ってバイ
ポーラトランジスタＢＪＴｌにベース電流が流れ（図３
（ｈ））、バイポーラトランジスタＢＪＴｌは導通状
態、すなわちコレクタ・エミッタ間電圧ＶCEがほぼ零の
状態になる（図３（ｇ））。この結果、電界効果トラン
ジスタＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSは低
電位に固定され（図３（ａ））、電界効果トランジスタ
ＭＯＳＦＥＴ１は非導通状態となる（図３（ｂ））。 【００３０】電界効果トランジスタＭＯＳＦＥＴ２も遅
延時間のため若干遅れて非導通状態になるため（図３
（ｄ），（ｅ））、バイポーラトランジスタＢＪＴ１に
供給されるベース電流はなくなり（図３（ｈ））、バイ
ポーラトランジスタＢＪＴｌも非導通状態となる。 【００３１】図３において期間Ｔ２は、同期整流制御回
路１の出力が本来高電位である期間であり転流素子３０
が短絡状態となる短絡期間のうち短縮された期間であ
る。 【００３２】本発明の第１の実施の形態に係る同期整流
回路の制限回路によれば、スイッチング動作を行うのに
必要な動作電圧の低いスイッチング手段として例えば、
スレッシュホールド電圧ＶTHの低いバイポーラトランジ
スタを使用することにより、同期整流回路を構成する転
流素子の短絡状態の検出能力を高めることができ、それ
故、転流素子の短絡期間を極度に短縮することができる
と共に、短絡期間終了後に電圧検出手段とスイッチング
手段との間の接続を切り離す回路切離し手段を設けたの
で、電力損失を大幅に低減することができる。 【００３３】次に本発明の第２の実施の形態に係る同期
整流回路の制限回路の構成を図４に示す。本実施の形態
に係る同期整流回路の制限回路が第１の実施の形態に係
る同期整流回路の制限回路と構成上、異なるのは同期整
流回路の整流動作が短絡期間に突入した際に同期整流制
御回路１０からスイッチ回路２４’に流れる出力電流を
制限する電流制限回路４０（本発明の電流制限手段に相
当する。）を同期整流制御回路１０を構成する駆動回路
１４とスイッチ回路２４’との間に付加した点であり、
その他の構成は基本的に同じである。 【００３４】上記構成において、制御回路１２により駆
動パルスが生成されると、駆動回路１４はこの駆動パル
スを電力増幅し、制限回路２０の電流制限回路４０、ス
イッチ回路２４’を介して同期整流回路を構成する転流
素子３０としての電界効果トランジスタＭＯＳＦＥＴｌ
を駆動する。 【００３５】検出回路２２は電界効果トランジスタＭＯ
ＳＦＥＴ１のドレイン・ソース間電圧ＶDSを検出し、ス
イッチ回路２４’は短絡期間に入ると直ちに電界効果ト
ランジスタＭＯＳＦＥＴ１のゲート電圧を低電位にし、
電界効果トランジスタＭＯＳＦＥＴ１を非導通状態とす
る。この時、電流制限回路４０により同期整流制御懐炉
１０の出力電流は制限される。この後に切離し回路２６
は、電界効果トランジスタＭＯＳＦＥＴ１が非導通状態
になり、短絡期間が終了した時点で検出回路２２とスイ
ッチ回路２４’との間の接続を切り離すことによりスイ
ッチ回路２４’の機能を停止させる。 【００３６】次に、図４に示した本発明の第２の実施の
形態に係る同期整流回路の制限回路の具体的構成を図５
に示す。同図において、同期整流制御回路ｌ０の出力端
は電流制限回路４０を構成するコンデンサＣ１を介して
転流素子３０としての電界効果トランジスタＭＯＳＦＥ
Ｔ１のゲート（Ｇ）に接続されている。電界効果トラン
ジスタＭＯＳＦＥＴ１のソース（Ｓ）は、接地されてい
る。検出回路２２を構成する抵抗Ｒ１の一端は電界効果
トランジスタＭＯＳＦＥＴ１のドレイン（Ｄ）に接続さ
れ、この抵抗Ｒ１の他端は切離し回路２６を構成する電
界効果トランジスタＭＯＳＦＥＴ２のドレインに接続さ
れている。電界効果トランジスタＭＯＳＦＥＴ２のゲー
トは、同期整流制御回路１０の出力端に接続されてい
る。電界効果トランジスタＭＯＳＦＥＴ２のソースはス
イッチ回路２４’を構成するバイポーラトランジスタＢ
ＪＴｌのベース（Ｂ）と抵抗Ｒ２の一端に接続されてい
る。抵抗Ｒ２の他端は接地されている。バイポーラトラ
ンジスタＢＪＴｌのコレクタ（Ｃ）は電界効果トランジ
スタＭＯＳＦＥＴ２のゲートに接続され、またエミッタ
（Ｅ）は接地されている。またスイッチ回路２４’を構
成するクランプ用ダイオードＤ１のカソードはバイポー
ラトランジスタＢＪＴｌのコレクタ（Ｃ）に接続され、
アノードは接地されている。 【００３７】次に図５に示した同期整流回路の制限回路
の動作を、図６に示す各部の動作波形を参照しながら説
明する。 【００３８】転流素子３０としての電界効果トランジス
タＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSが高電位
になると、電界効果トランジスタＭＯＳＦＥＴ１は導通
状態となり（図６（ａ），（ｂ））、ドレイン電流ＩD
が電界効果トランジスタＭＯＳＦＥＴ１のソースからド
レインに流れるため（図６（ｃ））、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは僅
かに負電位となる（図６（ｂ））。この時、バイポーラ
トランジスタＢＪＴ１のベース・エミッタ間電圧ＶBEが
約０．７Ｖであることより、電界効果トランジスタＭＯ
ＳＦＥＴ２のゲート・ソース間電圧ＶGSは電界効果トラ
ンジスタＭＯＳＦＥＴ１とほぼ同じ電圧となり（図６
（ｄ））、電界効果トランジスタＭＯＳＦＥＴ２は導通
状態にある（図６（ｅ））。しかし、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSが負
電位であるため（図６（ｂ））、バイポーラトランジス
タＢＪＴｌにはベース電流が流れず（図６（ｈ））、バ
イポーラトランジスタＢＪＴ１は非導通状態を維持する
（図６（ｇ））。 【００３９】この時、時刻ｔ１で同期整流回路の整流動
作が短絡期間（Ｔ１）に突入すると、電界効果トランジ
スタＭＯＳＦＥＴｌのドレイン電流ＩD はドレインから
ソースに流れ（図６（ｃ））、電界効果トランジスタＭ
ＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは約１〜２
Ｖとなる（図６（ｂ））。電界効果トランジスタＭＯＳ
ＦＥＴ２は導通状態にあるため（図６（ｅ））、抵抗Ｒ
１、電界効果トランジスタＭＯＳＦＥＴ２を通ってバイ
ポーラトランジスタＢＪＴｌにベース電流が流れ（図６
（ｈ））、バイポーラトランジスタＢＪＴｌは導通状
態、すなわちコレクタ・エミッタ間電圧ＶCEがほぼ零の
状態になる（図６（ｇ））。この結果、電界効果トラン
ジスタＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSは低
電位に固定され（図６（ａ））、電界効果トランジスタ
ＭＯＳＦＥＴ１は非導通状態となる（図６（ｂ））。同
時に同期整流制御回路１０から出力される電流は、コン
デンサＣ１、バイポーラトランジスタＢＪＴ１を通って
コンデンサＣ１を充電するが、コンデンサＣ１の充電が
完了すると、同期整流制御回路１０からコンデンサＣ１
を介してバイポーラトランジスタＢＪＴ１に電流が流れ
なくなる（図６（ｉ））。 【００４０】電界効果トランジスタＭＯＳＦＥＴ２は電
界効果トランジスタＭＯＳＦＥＴ１が非導通状態になっ
た時点から時間Ｔ２が経過した時点で非導通状態になる
ため（図６（ｄ），（ｅ））、バイポーラトランジスタ
ＢＪＴ１に供給されるベース電流はなくなり（図６
（ｈ））、バイポーラトランジスタＢＪＴｌも非導通状
態となる。 【００４１】図６において期間Ｔ２は、同期整流制御回
路１０の出力が本来高電位である期間であり転流素子３
０が短絡状態となる短絡期間のうち短縮された期間であ
る。 【００４２】本発明の第２の実施の形態に係る同期整流
回路の制限回路によれば、同期整流回路を構成する転流
素子に同期整流制御回路より供給する駆動パルスのパル
ス幅が回路素子等の遅延時間により極めて長くなった場
合においても、スイッチング動作を行うのに必要な動作
電圧の低いスイッチング手段として例えば、スレッシュ
ホールド電圧ＶTHの低いバイポーラトランジスタを使用
することにより、同期整流回路を構成する転流素子の短
絡状態の検出能力を高めることができ、それ故、前記転
流素子の短絡期間を短時間内に抑制することができる。 【００４３】尚、本発明の第１、第２の実施の形態では
スイッチ回路を構成するバイポーラトランジスタＢＪＴ
１を直接、転流素子としてのＭＯＳＦＥＴ１のゲートに
接続するように構成しているが、これに限らず、スイッ
チ回路を構成するバイポーラトランジスタＢＪＴ１をＭ
ＯＳＦＥＴ１のゲートに直接、接続せずに別に追加した
スイッチ等でＭＯＳＦＥＴ１を非導通状態にするための
制御信号生成素子として構成してもよい。 【００４４】また、検出回路２２にコンパレータ等を用
いて構成しても第１、第２の実施の形態と同様に動作さ
せることが可能である。 【００４５】 【発明の効果】 【００４６】 【００４７】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧ＶTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【００４８】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記転流素子が短絡期間に突入した際に前記同期整
流制御回路より前記スイッチング手段に流れる出力電流
を制限するコンデンサを付加したことにより電力損失を
大幅に低減することができる。
の同期整流回路に係り、特に整流素子及び転流素子に電
界効果トランジスタ（ＭＯＳＦＥＴ）を用いた同期整流
回路の制限回路に関する。 【０００２】 【従来の技術】同期整流回路の整流動作において、電源
の起動／停止時や入出力に変動が生じた場合に、転流素
子制御部の信号遅延等によって整流素子と転流素子が同
時に導通（以下、短絡と記す。）する場合がある。この
短絡期間には、極めて大きな電流が流れ、素子に大きな
ダメージを与える。このような短絡期間を短縮するため
に、同期整流回路の転流素子を駆動する駆動パルスのパ
ルス幅を制限する制限回路が用いられている。 【０００３】従来の同期整流回路の制限回路の構成を図
７に示す。同図において、５０は同期整流回路を構成す
る転流素子７０に駆動パルスを供給する同期整流制御回
路であり、同期整流制御回路５０は、駆動パルスを生成
する制御回路５２と、制御回路５２により生成された駆
動パルスを所定のレベルまで増幅する駆動回路５４とか
ら構成されている。 【０００４】また６０は制限回路であり、制限回路６０
は転流素子７０（本例ではＮチャンネルのＭＯＳＦＥＴ
である。）のドレイン・ソース間電圧ＶDSを検出し、ド
レイン・ソース間電圧ＶDSに基づいて同期整流回路の整
流動作が短絡期間に突入したか否かを検出する検出回路
６２と、同期整流制御回路５０と転流素子７０との間に
接続され検出回路６２の検出出力に基づいて転流素子７
０が短絡状態になった際に同期整流制御回路５０の駆動
回路５４から出力される駆動パルスのパルス幅を制限す
るスイッチ回路６４とから構成されている。この場合に
従来の制限回路では同期整流制御回路から出力される駆
動パルスのパルス幅を制限するスイッチ回路の機能をス
イッチ回路に用いるスイッチング素子固有のスレッシュ
ホールド電圧ＶTHを利用することにより実現していた。 【０００５】 【発明が解決しようとする課題】しかしながら、上述し
た従来の同期整流回路の制限回路では単に同期整流制御
回路から出力される駆動パルスのパルス幅を制限するス
イッチ回路の機能をスイッチ回路に用いるスイッチング
素子固有のスレッシュホールド電圧ＶTHを利用すること
により実現していたため、スイッチ回路に使用するスイ
ッチング素子によって様々な問題が有った。すなわち、
スイッチ回路を構成するスイッチング素子としてバイポ
ーラトランジスタ（ＢＪＴ）を使用する場合には図７に
示す従来例で転流素子７０としてのＮチャンネルのＭＯ
ＳＦＥＴが非導通期間においてそのＭＯＳＦＥＴのドレ
イン・ソース間電圧ＶDSは高電位となる。検出回路６２
で検出されたドレイン・ソース間電圧ＶDSはスイッチ回
路を構成するスイッチング素子としてのバイポーラトラ
ンジスタ（ＢＪＴ）のベース・エミッタ間に供給される
ために、ＭＯＳＦＥＴ７０が非導通状態にある期間で
は、スイッチング素子としてのバイポーラトランジスタ
（ＢＪＴ）に常にベース電流が流れ、大きな電力損失が
発生するという問題が有った。 【０００６】またスイッチ回路を構成するスイッチング
素子として電界効果トランジスタ（ＦＥＴ）を使用する
場合には電界効果トランジスタが導通状態になるための
スレッシュホールド電圧ＶTHは約２〜４Ｖと高いため、
転流素子７０としてのＭＯＳＦＥＴが短絡状態となり、
転流素子７０のドレイン・ソース間電圧ＶDSがスレッシ
ュホールド電圧ＶTH以下となると、スイッチ回路を構成
するスイッチング素子としての電界効果トランジスタが
非導通状態となり、転流素子７０を非導通状態にするこ
とができなくなり、制限回路としての機能を果たさなく
なるという問題が有った。 【０００７】本発明はこのような事情に鑑みてなされた
ものであり、電力損失の低減及び同期整流回路の転流素
子における短絡期間の短縮化を図った同期整流回路の制
限回路を提供することを目的とする。 【０００８】 【課題を解決するための手段】 【０００９】 【００１０】 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】本発明は、整流素子及び転流素子として電
界効果トランジスタを用いた同期整流回路の前記転流素
子に同期整流制御回路より供給する駆動パルスのパルス
幅を制限する同期整流回路の制限回路において、前記転
流素子としての電界効果トランジスタのドレイン・ソー
ス間電圧を検出する電圧検出手段と、前記電圧検出手段
の検出結果に基づいて前記同期整流回路の整流動作が短
絡期間に突入した際に前記電界効果トランジスタを非導
通状態にする動作電圧の低いスイッチング手段と、前記
同期整流回路の整流動作が短絡期間に突入した際に前記
同期整流制御回路より前記スイッチング手段に流れる出
力電流を制限するコンデンサと、前記電圧検出手段とス
イッチング手段との間に接続され前記電界効果トランジ
スタが非導通状態になり、前記短絡期間が終了した時点
で前記状態検出手段とスイッチング手段との間を切り離
す回路切離し手段と、を有することを特徴とする。 【００１７】上記構成の同期整流回路の制限回路では、
電圧検出手段により前記転流素子としての電界効果トラ
ンジスタのドレイン・ソース間電圧が検出されると、動
作電圧の低いスイッチング手段は前記電圧検出手段の検
出結果に基づいて前記同期整流回路の整流動作が短絡期
間に突入した際に前記電界効果トランジスタを非導通状
態にする。 【００１８】一方、コンデンサは前記同期整流回路の整
流動作が短絡期間に突入した際に前記同期整流制御回路
より前記スイッチング手段に流れる出力電流を制限し、
前記電圧検出手段とスイッチング手段との間に接続され
た回路切離し手段は前記電界効果トランジスタが非導通
状態になり、前記短絡期間が終了した時点で前記電圧検
出手段とスイッチング手段との間を切り離す。 【００１９】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧ＶTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【００２０】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記同期整流回路の整流動作が短絡期間に突入した
際に前記同期整流制御回路より前記スイッチング手段に
流れる出力電流を制限するコンデンサを付加したことに
より電力損失を大幅に低減することができる。 【００２１】 【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の第１の実施の形態に係る
同期整流回路の制限回路の構成を図１に示す。同図にお
いて、同期整流制御回路１０は同期整流回路を構成する
転流素子３０に駆動パルスを供給する機能を有し、駆動
パルスを生成する制御回路１２と、制御回路１２から出
力された駆動パルスを電力増幅する駆動回路１４とから
構成されている。 【００２２】また同期整流制御回路１０から出力される
駆動パルスのパルス幅を制限する制限回路２０は、転流
素子３０としての電界効果トランジスタＭＯＳＦＥＴ１
のドレイン・ソース間電圧ＶDSを検出することにより同
期整流回路の整流動作が、同期整流回路を構成する整流
素子及び転流素子が同時に導通状態となる短絡期間に突
入したことを検出する検出回路２２（本発明の状態検出
手段または電圧検出手段に相当する。）と、同期整流回
路の整流動作が短絡期間に突入した際に転流素子３０を
非導通状態にするスイッチング動作を行うのに必要な動
作電圧の低いスイッチ回路２４（本発明のスイッチング
手段に相当する。）と、検出回路２２とスイッチ回路２
４との間に接続され上記短絡期間が終了した時点で検出
回路２２とスイッチ回路２４との間の接続を切り離す切
離し回路２６（本発明の回路切離し手段に相当する。）
とを有している。 【００２３】上記構成において、制御回路１２により駆
動パルスが生成されると、駆動回路１４はこの駆動パル
スを電力増幅し、制限回路２０のスイッチ回路２４を介
して同期整流回路を構成する転流素子３０としての電界
効果トランジスタＭＯＳＦＥＴｌを駆動する。 【００２４】検出回路２２は電界効果トランジスタＭＯ
ＳＦＥＴ１のドレイン・ソース間電圧ＶDSを検出し、ス
イッチ回路２４は短絡期間に入ると直ちに電界効果トラ
ンジスタＭＯＳＦＥＴ１のゲート電圧を低電位にし、電
界効果トランジスタＭＯＳＦＥＴ１を非導通状態とす
る。 【００２５】切離し回路２６は、ＭＯＳＦＥＴ１が非導
通状態になり、短絡期間が終了した時点で検出回路２２
とスイッチ回路２４との間の接続を切り離すことにより
スイッチ回路２４の機能を停止させる。 【００２６】次に、図１に示した本発明の第１の実施の
形態に係る同期整流回路の制限回路の具体的構成を図２
に示す。同図において、同期整流制御回路ｌ０の出力端
は転流素子３０としての電界効果トランジスタＭＯＳＦ
ＥＴ１のゲート（Ｇ）に接続されている。電界効果トラ
ンジスタＭＯＳＦＥＴ１のソース（Ｓ）は、接地されて
いる。検出回路２２を構成する抵抗Ｒ１の一端は電界効
果トランジスタＭＯＳＦＥＴ１のドレイン（Ｄ）に接続
され、この抵抗Ｒ１の他端は切離し回路２６を構成する
電界効果トランジスタＭＯＳＦＥＴ２のドレインに接続
されている。電界効果トランジスタＭＯＳＦＥＴ２のゲ
ートは、電界効果トランジスタＭＯＳＦＥＴ１のゲート
に接続されている。電界効果トランジスタＭＯＳＦＥＴ
２のソースはスイッチ回路２４を構成するバイポーラト
ランジスタＢＪＴｌのベース（Ｂ）と抵抗Ｒ２の一端に
接続されている。抵抗Ｒ２の他端は接地されている。バ
イポーラトランジスタＢＪＴｌのコレクタ（Ｃ）は電界
効果トランジスタＭＯＳＦＥＴ２のゲートに接続され、
またエミッタ（Ｅ）は接地されている。 【００２７】次に図２に示した同期整流回路の制限回路
の動作を、図３に示す各部の動作波形を参照しながら説
明する。 【００２８】転流素子３０としての電界効果トランジス
タＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSが高電位
になると、電界効果トランジスタＭＯＳＦＥＴ１は導通
状態となり（図３（ａ），（ｂ））、ドレイン電流ＩD
が電界効果トランジスタＭＯＳＦＥＴ１のソースからド
レインに流れるため（図３（ｃ））、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは僅
かに負電位となる（図３（ｂ））。この時、バイポーラ
トランジスタＢＪＴ１のベース・エミッタ間電圧ＶBEが
約０．７Ｖであることより、電界効果トランジスタＭＯ
ＳＦＥＴ２のゲート・ソース間電圧ＶGSは電界効果トラ
ンジスタＭＯＳＦＥＴ１とほぼ同じ電圧となり（図３
（ｄ））、電界効果トランジスタＭＯＳＦＥＴ２は導通
状態にある（図３（ｅ））。しかし、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSが負
電位であるため（図３（ｂ））、バイポーラトランジス
タＢＪＴｌにはベース電流が流れず（図３（ｈ））、バ
イポーラトランジスタＢＪＴ１は非導通状態を維持する
（図３（ｇ））。 【００２９】この時、時刻ｔ１で同期整流回路の整流動
作が短絡期間（Ｔ１）に突入すると、電界効果トランジ
スタＭＯＳＦＥＴｌのドレイン電流ＩD はドレインから
ソースに流れ（図３（ｃ））、電界効果トランジスタＭ
ＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは約１〜２
Ｖとなる（図３（ｂ））。電界効果トランジスタＭＯＳ
ＦＥＴ２は導通状態にあるため（図３（ｅ））、抵抗Ｒ
１、電界効果トランジスタＭＯＳＦＥＴ２を通ってバイ
ポーラトランジスタＢＪＴｌにベース電流が流れ（図３
（ｈ））、バイポーラトランジスタＢＪＴｌは導通状
態、すなわちコレクタ・エミッタ間電圧ＶCEがほぼ零の
状態になる（図３（ｇ））。この結果、電界効果トラン
ジスタＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSは低
電位に固定され（図３（ａ））、電界効果トランジスタ
ＭＯＳＦＥＴ１は非導通状態となる（図３（ｂ））。 【００３０】電界効果トランジスタＭＯＳＦＥＴ２も遅
延時間のため若干遅れて非導通状態になるため（図３
（ｄ），（ｅ））、バイポーラトランジスタＢＪＴ１に
供給されるベース電流はなくなり（図３（ｈ））、バイ
ポーラトランジスタＢＪＴｌも非導通状態となる。 【００３１】図３において期間Ｔ２は、同期整流制御回
路１の出力が本来高電位である期間であり転流素子３０
が短絡状態となる短絡期間のうち短縮された期間であ
る。 【００３２】本発明の第１の実施の形態に係る同期整流
回路の制限回路によれば、スイッチング動作を行うのに
必要な動作電圧の低いスイッチング手段として例えば、
スレッシュホールド電圧ＶTHの低いバイポーラトランジ
スタを使用することにより、同期整流回路を構成する転
流素子の短絡状態の検出能力を高めることができ、それ
故、転流素子の短絡期間を極度に短縮することができる
と共に、短絡期間終了後に電圧検出手段とスイッチング
手段との間の接続を切り離す回路切離し手段を設けたの
で、電力損失を大幅に低減することができる。 【００３３】次に本発明の第２の実施の形態に係る同期
整流回路の制限回路の構成を図４に示す。本実施の形態
に係る同期整流回路の制限回路が第１の実施の形態に係
る同期整流回路の制限回路と構成上、異なるのは同期整
流回路の整流動作が短絡期間に突入した際に同期整流制
御回路１０からスイッチ回路２４’に流れる出力電流を
制限する電流制限回路４０（本発明の電流制限手段に相
当する。）を同期整流制御回路１０を構成する駆動回路
１４とスイッチ回路２４’との間に付加した点であり、
その他の構成は基本的に同じである。 【００３４】上記構成において、制御回路１２により駆
動パルスが生成されると、駆動回路１４はこの駆動パル
スを電力増幅し、制限回路２０の電流制限回路４０、ス
イッチ回路２４’を介して同期整流回路を構成する転流
素子３０としての電界効果トランジスタＭＯＳＦＥＴｌ
を駆動する。 【００３５】検出回路２２は電界効果トランジスタＭＯ
ＳＦＥＴ１のドレイン・ソース間電圧ＶDSを検出し、ス
イッチ回路２４’は短絡期間に入ると直ちに電界効果ト
ランジスタＭＯＳＦＥＴ１のゲート電圧を低電位にし、
電界効果トランジスタＭＯＳＦＥＴ１を非導通状態とす
る。この時、電流制限回路４０により同期整流制御懐炉
１０の出力電流は制限される。この後に切離し回路２６
は、電界効果トランジスタＭＯＳＦＥＴ１が非導通状態
になり、短絡期間が終了した時点で検出回路２２とスイ
ッチ回路２４’との間の接続を切り離すことによりスイ
ッチ回路２４’の機能を停止させる。 【００３６】次に、図４に示した本発明の第２の実施の
形態に係る同期整流回路の制限回路の具体的構成を図５
に示す。同図において、同期整流制御回路ｌ０の出力端
は電流制限回路４０を構成するコンデンサＣ１を介して
転流素子３０としての電界効果トランジスタＭＯＳＦＥ
Ｔ１のゲート（Ｇ）に接続されている。電界効果トラン
ジスタＭＯＳＦＥＴ１のソース（Ｓ）は、接地されてい
る。検出回路２２を構成する抵抗Ｒ１の一端は電界効果
トランジスタＭＯＳＦＥＴ１のドレイン（Ｄ）に接続さ
れ、この抵抗Ｒ１の他端は切離し回路２６を構成する電
界効果トランジスタＭＯＳＦＥＴ２のドレインに接続さ
れている。電界効果トランジスタＭＯＳＦＥＴ２のゲー
トは、同期整流制御回路１０の出力端に接続されてい
る。電界効果トランジスタＭＯＳＦＥＴ２のソースはス
イッチ回路２４’を構成するバイポーラトランジスタＢ
ＪＴｌのベース（Ｂ）と抵抗Ｒ２の一端に接続されてい
る。抵抗Ｒ２の他端は接地されている。バイポーラトラ
ンジスタＢＪＴｌのコレクタ（Ｃ）は電界効果トランジ
スタＭＯＳＦＥＴ２のゲートに接続され、またエミッタ
（Ｅ）は接地されている。またスイッチ回路２４’を構
成するクランプ用ダイオードＤ１のカソードはバイポー
ラトランジスタＢＪＴｌのコレクタ（Ｃ）に接続され、
アノードは接地されている。 【００３７】次に図５に示した同期整流回路の制限回路
の動作を、図６に示す各部の動作波形を参照しながら説
明する。 【００３８】転流素子３０としての電界効果トランジス
タＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSが高電位
になると、電界効果トランジスタＭＯＳＦＥＴ１は導通
状態となり（図６（ａ），（ｂ））、ドレイン電流ＩD
が電界効果トランジスタＭＯＳＦＥＴ１のソースからド
レインに流れるため（図６（ｃ））、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは僅
かに負電位となる（図６（ｂ））。この時、バイポーラ
トランジスタＢＪＴ１のベース・エミッタ間電圧ＶBEが
約０．７Ｖであることより、電界効果トランジスタＭＯ
ＳＦＥＴ２のゲート・ソース間電圧ＶGSは電界効果トラ
ンジスタＭＯＳＦＥＴ１とほぼ同じ電圧となり（図６
（ｄ））、電界効果トランジスタＭＯＳＦＥＴ２は導通
状態にある（図６（ｅ））。しかし、電界効果トランジ
スタＭＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSが負
電位であるため（図６（ｂ））、バイポーラトランジス
タＢＪＴｌにはベース電流が流れず（図６（ｈ））、バ
イポーラトランジスタＢＪＴ１は非導通状態を維持する
（図６（ｇ））。 【００３９】この時、時刻ｔ１で同期整流回路の整流動
作が短絡期間（Ｔ１）に突入すると、電界効果トランジ
スタＭＯＳＦＥＴｌのドレイン電流ＩD はドレインから
ソースに流れ（図６（ｃ））、電界効果トランジスタＭ
ＯＳＦＥＴ１のドレイン・ソース間電圧ＶDSは約１〜２
Ｖとなる（図６（ｂ））。電界効果トランジスタＭＯＳ
ＦＥＴ２は導通状態にあるため（図６（ｅ））、抵抗Ｒ
１、電界効果トランジスタＭＯＳＦＥＴ２を通ってバイ
ポーラトランジスタＢＪＴｌにベース電流が流れ（図６
（ｈ））、バイポーラトランジスタＢＪＴｌは導通状
態、すなわちコレクタ・エミッタ間電圧ＶCEがほぼ零の
状態になる（図６（ｇ））。この結果、電界効果トラン
ジスタＭＯＳＦＥＴ１のゲート・ソース間電圧ＶGSは低
電位に固定され（図６（ａ））、電界効果トランジスタ
ＭＯＳＦＥＴ１は非導通状態となる（図６（ｂ））。同
時に同期整流制御回路１０から出力される電流は、コン
デンサＣ１、バイポーラトランジスタＢＪＴ１を通って
コンデンサＣ１を充電するが、コンデンサＣ１の充電が
完了すると、同期整流制御回路１０からコンデンサＣ１
を介してバイポーラトランジスタＢＪＴ１に電流が流れ
なくなる（図６（ｉ））。 【００４０】電界効果トランジスタＭＯＳＦＥＴ２は電
界効果トランジスタＭＯＳＦＥＴ１が非導通状態になっ
た時点から時間Ｔ２が経過した時点で非導通状態になる
ため（図６（ｄ），（ｅ））、バイポーラトランジスタ
ＢＪＴ１に供給されるベース電流はなくなり（図６
（ｈ））、バイポーラトランジスタＢＪＴｌも非導通状
態となる。 【００４１】図６において期間Ｔ２は、同期整流制御回
路１０の出力が本来高電位である期間であり転流素子３
０が短絡状態となる短絡期間のうち短縮された期間であ
る。 【００４２】本発明の第２の実施の形態に係る同期整流
回路の制限回路によれば、同期整流回路を構成する転流
素子に同期整流制御回路より供給する駆動パルスのパル
ス幅が回路素子等の遅延時間により極めて長くなった場
合においても、スイッチング動作を行うのに必要な動作
電圧の低いスイッチング手段として例えば、スレッシュ
ホールド電圧ＶTHの低いバイポーラトランジスタを使用
することにより、同期整流回路を構成する転流素子の短
絡状態の検出能力を高めることができ、それ故、前記転
流素子の短絡期間を短時間内に抑制することができる。 【００４３】尚、本発明の第１、第２の実施の形態では
スイッチ回路を構成するバイポーラトランジスタＢＪＴ
１を直接、転流素子としてのＭＯＳＦＥＴ１のゲートに
接続するように構成しているが、これに限らず、スイッ
チ回路を構成するバイポーラトランジスタＢＪＴ１をＭ
ＯＳＦＥＴ１のゲートに直接、接続せずに別に追加した
スイッチ等でＭＯＳＦＥＴ１を非導通状態にするための
制御信号生成素子として構成してもよい。 【００４４】また、検出回路２２にコンパレータ等を用
いて構成しても第１、第２の実施の形態と同様に動作さ
せることが可能である。 【００４５】 【発明の効果】 【００４６】 【００４７】本発明によれば、同期整流回路を構成する
転流素子に同期整流制御回路より供給する駆動パルスの
パルス幅が回路素子等の遅延時間により極めて長くなっ
た場合においても、スイッチング動作を行うのに必要な
動作電圧の低いスイッチング手段として例えば、スレッ
シュホールド電圧ＶTHの低いバイポーラトランジスタを
使用することにより、同期整流回路を構成する転流素子
の短絡状態の検出能力を高めることができ、それ故、前
記転流素子の短絡期間を短時間内に抑制することができ
る。 【００４８】また短絡期間終了後に電圧検出手段とスイ
ッチング手段との間の接続を切り離す回路切離し手段
と、前記転流素子が短絡期間に突入した際に前記同期整
流制御回路より前記スイッチング手段に流れる出力電流
を制限するコンデンサを付加したことにより電力損失を
大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る同期整流回路
の制限回路の構成を示すブロック図。 【図２】本発明の第１の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図３】図２に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図４】本発明の第２の実施の形態に係る同期整流回路
の制限回路の構成を示すブロック図。 【図５】本発明の第２の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図６】図５に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図７】従来の同期整流回路の制限回路の構成を示すブ
ロック。 【符号の説明】 １０ 同期整流制御回路 １２ 制御回路 １４ 駆動回路 ２０ 制限回路 ２２ 検出回路 ２４ スイッチ回路 ２４’ スイッチ回路 ２６ 切離し回路 ３０ 転流素子 ４０ 電流制限回路 ５０ 同期整流制御回路 ６０ 制限回路
の制限回路の構成を示すブロック図。 【図２】本発明の第１の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図３】図２に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図４】本発明の第２の実施の形態に係る同期整流回路
の制限回路の構成を示すブロック図。 【図５】本発明の第２の実施の形態に係る同期整流回路
の制限回路の具体的構成を示す回路図。 【図６】図５に示した同期整流回路の制限回路の動作状
態を示す波形図。 【図７】従来の同期整流回路の制限回路の構成を示すブ
ロック。 【符号の説明】 １０ 同期整流制御回路 １２ 制御回路 １４ 駆動回路 ２０ 制限回路 ２２ 検出回路 ２４ スイッチ回路 ２４’ スイッチ回路 ２６ 切離し回路 ３０ 転流素子 ４０ 電流制限回路 ５０ 同期整流制御回路 ６０ 制限回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/00 - 3/44
H02M 7/00 - 7/40
H03K 17/00 - 17/70
H01L 27/06 - 27/08
G05F 1/00 - 3/30
H02P 6/00 - 6/02
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 整流素子及び転流素子として電界効果ト
ランジスタを用いた同期整流回路の前記転流素子に同期
整流制御回路より供給する駆動パルスのパルス幅を制限
する同期整流回路の制限回路において、 前記転流素子としての電界効果トランジスタのドレイン
・ソース間電圧を検出する電圧検出手段と、 前記電圧検出手段の検出結果に基づいて前記同期整流回
路の整流動作が短絡期間に突入した際に前記電界効果ト
ランジスタを非導通状態にする動作電圧の低いスイッチ
ング手段と、 前記同期整流回路の整流動作が短絡期間に突入した際に
前記同期整流制御回路より前記スイッチング手段に流れ
る出力電流を制限するコンデンサと、 前記電圧検出手段とスイッチング手段との間に接続され
前記電界効果トランジスタが非導通状態になり、前記短
絡期間が終了した時点で前記状態検出手段とスイッチン
グ手段との間の接続を切り離す回路切離し手段と、 を有することを特徴とする同期整流回路の制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27912597A JP3396605B2 (ja) | 1997-10-13 | 1997-10-13 | 同期整流回路の制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27912597A JP3396605B2 (ja) | 1997-10-13 | 1997-10-13 | 同期整流回路の制限回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11122916A JPH11122916A (ja) | 1999-04-30 |
| JP3396605B2 true JP3396605B2 (ja) | 2003-04-14 |
Family
ID=17606786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27912597A Expired - Fee Related JP3396605B2 (ja) | 1997-10-13 | 1997-10-13 | 同期整流回路の制限回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3396605B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100505496C (zh) * | 2005-11-08 | 2009-06-24 | 台达电子工业股份有限公司 | 自适应同步整流控制电路及方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421262B1 (en) * | 2000-02-08 | 2002-07-16 | Vlt Corporation | Active rectifier |
| JP6589667B2 (ja) * | 2016-02-02 | 2019-10-16 | Tdk株式会社 | ブリッジレスｐｆｃコンバータ |
-
1997
- 1997-10-13 JP JP27912597A patent/JP3396605B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100505496C (zh) * | 2005-11-08 | 2009-06-24 | 台达电子工业股份有限公司 | 自适应同步整流控制电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11122916A (ja) | 1999-04-30 |
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