JP3505907B2 - 信号遅延装置およびデジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号遅延装置および
デジタル信号処理装置に関し、特に音声や楽音信号など
の遅延処理を実行する場合に適用して好適なものであ
る。

【０００２】

【従来の技術】フィルター操作や変復調操作などの実時
間信号処理をディジタル値の代数演算によって高精度か
つ高安定に行なうことのできるデジタル信号処理装置
（ＤＳＰ）が、オーディオ信号やビデオ信号の処理、音
声情報処理などの多くの分野で用いられている。電子楽
器においても、エフェクタや音源としてＤＳＰが利用さ
れている。電子楽器におけるこのような処理は常にサン
プリング周期（ＤＡＣサイクル）毎に行われなければな
らず、このような一定の周期毎に所定の処理を必ず実行
しなければならない場合に適用して好適なＤＳＰが本出
願人により提案されている（特開平５−１５０９７７号
公報）。この本出願人により提案されたＤＳＰは、マイ
クロプログラムが固定数のステップにより記述されてお
り、かつ、１サンプリング周期でこのマイクロプログラ
ムの全てのステップを順次読み出して処理を行なうもの
であるので、当該マイクロプログラムは必ず所定の周期
毎に実行されることとなり、実時間の信号処理が保証さ
れるとともにプログラム作成段階においてプログラムの
実行時間を容易に把握することができるというものであ
る。

【０００３】図６の（ａ）に、ＤＳＰをエフェクタとし
て使用している電子楽器のブロック図を示す。この図に
おいて、１は電子楽器全体の動作を制御するＣＰＵ（中
央処理装置）、２は制御プログラムやＤＳＰ内のマイク
ロプログラムメモリに格納すべき複数個のマイクロプロ
グラムなどが格納されているＲＯＭ、３は処理に必要な
データが格納されるＲＡＭ、４は鍵盤や各種設定を行な
うためのスイッチなどからなる操作子、５は装置の動作
状態や各種設定情報を表示するための表示装置、６は楽
音信号を生成する音源、７は波形データを遅延させるた
めなどに用いられる外部ＲＡＭ、８は音源６により生成
された楽音信号に対して各種の効果を施すためのエフェ
クタであり、信号処理装置（ＤＳＰ）により実現されて
いる。９はＤＳＰ８において所定のエフェクトをかけら
れた楽音信号をＤＡ変換した後増幅し、音響信号として
出力するサウンドシステム、１０はデータ転送を行なう
ためのＣＰＵバスである。

【０００４】ＤＳＰ８は、１サンプリング周期毎に音源
回路６から入力される楽音信号に対してリバーブやビブ
ラートなど各種のエフェクト処理を実行するものであ
り、その内部に例えば５１２ステップのマイクロ命令を
格納することができるマイクロプログラムメモリを有し
ており、当該処理において必要とされるエフェクト処理
に対応するマイクロプログラムブロックがＣＰＵ１の制
御によりマイクロプログラムメモリに格納されている。
そして、処理が開始されると、１サンプリング周期毎に
該５１２ステップのマイクロプログラムにより対応する
エフェクト処理が実行されるものである。

【０００５】リバーブやディレイなどの遅延系のエフェ
クトを施す場合には、波形データを外部メモリ７に書き
込み、所定の遅延時間後に該波形データを読み出すこと
により遅延処理が行なわれる。このような遅延処理のた
めに波形メモリ７に設定される遅延領域を図６の（ｂ）
に示す。図示するように外部ＲＡＭ７において、先頭ア
ドレスから順に遅延領域Ａ、Ｂ、Ｃ・・・に対する領域
が確保される。すなわち、外部ＲＡＭ７の先頭アドレス
を遅延領域Ａの書込アドレスＷ１とし、該書込アドレス
Ｗ１から当該遅延領域Ａに設定される遅延時間に相当す
るアドレス分だけ後方のアドレスＲ１が該遅延領域Ａの
読み出しアドレスとして設定される。次の遅延領域Ｂに
対しては、前記遅延領域Ａの読み出しアドレスＲ１の次
のアドレスを該遅延領域Ｂの書込アドレスＷ２とし、該
書込アドレスＷ２から当該遅延領域Ｂに設定される遅延
時間に相当するアドレスだけ離れたアドレスを読出アド
レスＲ２として該遅延領域Ｂが設定される。このように
して、先頭アドレスから順次各遅延領域Ａ、Ｂ、Ｃ・・
・が設定されている。なお、この外部ＲＡＭ７は、初期
状態において何もデータが書き込まれていない状態とさ
れる。

【０００６】そして、ＤＳＰ８内のマイクロプログラム
により遅延領域Ａを用いて遅延すべき波形データが書込
命令により外部ＲＡＭ７の書込アドレスＷ１に書き込ま
れ、対応する読出命令により外部ＲＡＭ７の読出アドレ
スＲ１から読み出される。なお、このときはアドレスＲ
１にはなんらデータが書き込まれていない。次のＤＡＣ
サイクルにおいて、遅延領域Ａの最終番地Ｒ１を書込ア
ドレスとして波形データを書込み、アドレスＲ１−１か
ら波形データが読み出される。このように書込アドレス
および読出アドレスを１ＤＡＣサイクル毎に１ずつ減算
していき、遅延領域Ａの大きさに等しいＤＡＣサイクル
が経過すると読出アドレスがＷ１になり、最初にＷ１に
書き込まれた波形データが読み出される。このようにし
て、波形データを遅延領域の大きさ（読出アドレスＲ１
と書込アドレスＷ１の差）に相当するＤＡＣサイクル分
の時間だけ遅延して読み出すことができる。また、遅延
領域Ｂ、Ｃ・・・についても、同様にして、対応する波
形データの遅延が行なわれる。

【０００７】

【発明が解決しようとする課題】上述のようにして外部
メモリ７を使用して遅延処理が行なわれ、リバーブやデ
ィレイなどのエフェクト処理が行なわれるのであるが、
この外部メモリ７としては、通常、コストや速度の点か
らＤＲＡＭが用いられている。

【０００８】一般に、ＤＲＡＭはアドレス線が多重化さ
れており、まず最初に行アクセスストローブ（ＲＡＳ；
row-access strobe ）が有効になってアドレスの上位半
分が指定され、次に列アクセスストローブ（ＣＡＳ；co
lumn-access strobe）が有効になりアドレスの下位半分
が指定されるようになっている。この行アクセスと列ア
クセスとに要する時間の和がＤＲＡＭのアクセス時間と
なるのであるが、ＤＲＡＭは、列アクセスに先立って１
行分のデータをＤＲＡＭ内のバッファにいったん読み出
してくるため、行バッファ内のデータに連続してアクセ
スするときは、行アクセス時間を省いてアクセスを高速
化できるようになっている。このような高速アクセス・
モードとして、高速ページ・モードやＥＤＯ（extended
data out ）モードなどが知られている（日経エレクト
ロニクス、1995.7.31 、( Ｎｏ．６４１）、Ｐ．１１２
−１２５などを参照されたい。）。

【０００９】前述したようなＤＳＰにおいて遅延処理に
使用する外部メモリへのアクセスを高速に実行すること
ができるならば、遅延チャンネル数を増加することが可
能となり、また、アクセスが終了するまで待ち合わせ時
間を短縮することができ、マイクロプログラミングの自
由度が大きくなる。しかしながら、従来の外部メモリに
おいては、各遅延領域をブロック構成としていたため
に、各遅延領域に対する書込、読出がランダムなアドレ
ッシングとなり、高速アクセス・モードを使用すること
ができなかった。

【００１０】そこで、本発明は、信号遅延領域が設けら
れるＤＲＡＭに対して、高速にアクセスすることができ
る信号遅延装置およびデジタル信号処理装置を提供する
ことを目的としている。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の信号遅延装置は、高速アクセス・モードで
アクセス可能なＤＲＡＭにより構成された記憶装置に、
複数ｎ個の信号遅延領域を設け、各信号遅延領域にそれ
ぞれ信号データを書き込み、所定時間経過後に該信号デ
ータを読み出すことにより、複数の信号を遅延させる信
号遅延装置であって、前記複数の信号遅延領域は、それ
ぞれの書込位置が前記記憶装置においてｎアドレスおき
となり、かつ、それらの先頭アドレスが連続したアドレ
スとなるように設定されており、前記各信号遅延領域に
対する信号データの書込が高速アクセス・モードにより
一括して実行されるものである。

【００１２】また、本発明の信号処理装置は、プログラ
ムメモリに格納されている複数ステップの制御プログラ
ムを繰り返し実行することによりデジタル信号処理を行
う、外部に遅延処理のための高速アクセス・モードでア
クセス可能なＤＲＡＭが接続されたデジタル信号処理装
置であって、前記ＤＲＡＭは、複数ｎ個の信号遅延領域
が設けられ、各信号遅延領域にそれぞれ信号データを書
き込み、所定時間経過後に該信号データを読み出すこと
により、複数の信号を遅延させるものであって、該複数
の信号遅延領域は、それぞれの書込位置がｎアドレスお
きとなり、かつ、それらの先頭アドレスが連続したアド
レスとなるように設定されているものであり、前記ＤＲ
ＡＭに対する書込アドレス及び書込データを複数格納可
能なバッファ手段と、前記制御プログラムの実行中に高
速書込命令が読み出される度に、その高速書込命令にお
ける書込アドレスと書込データを前記バッファ手段に順
次記憶する手段と、前記制御プログラム中の所定のステ
ップにおいて、前記バッファ手段に記憶されている複数
の書込アドレス及び書込データに対応する前記ＤＲＡＭ
に対する書込を高速アクセス・モードにより一括して実
行する手段とを有するものである。

【００１３】

【発明の実施の形態】図１（ａ）は、本発明の実施の形
態において外部メモリ上に設定される遅延領域を示す図
である。この図において、横方向の０〜ｎ−１はＤＲＡ
Ｍの下位アドレスすなわち行アドレスを示し、縦方向は
ＤＲＡＭの上位アドレスすなわち列アドレスを示す。図
の斜線で示した遅延領域Ａ、Ｂ、Ｃ、Ｄ、Ｅ・・・は、
いずれも、それらの先頭アドレスが同一の列アドレス
で、行アドレスが０〜ｎ−１となるようになされてい
る。また、ＤＲＡＭの空き領域には他の遅延領域を設定
することもできる。この遅延領域Ａ、Ｂ、Ｃ、Ｄ、Ｅ・
・・のようにそれぞれの先頭アドレスが同一の列アドレ
ス上に配置されていることによって、これらの遅延領域
へのアクセスするときには、前述した高速アクセス・モ
ードを利用することができるようになる。

【００１４】図１（ｂ）はｎ＝８の場合におけるメモリ
マップを１次元的に配列したもので、縦軸はメモリアド
レスを示し、Ｗ１、Ｗ２、Ｗ３・・・Ｗ８はそれぞれ遅
延領域Ａ、Ｂ、Ｃ・・・Ｈのための書込位置を示してい
る。図示するように、８番地毎に各遅延領域の書込位置
が割り当てられており、メモリアドレスの８の剰余が
「０」のときは遅延領域Ａ、「１」のときは遅延領域
Ｂ、・・・「０」のときは遅延領域Ｈとされている。

【００１５】図２は、上述したように遅延領域が配置さ
れている外部メモリを使用して波形データの遅延処理を
実行するためのＤＳＰ８の構成を示す図である。この図
において、ＤＲＡＭである外部メモリ７、ＤＳＰ８、Ｃ
ＰＵバス１０は図６に関して前述したものと同一であ
る。１１はＤＳＰ８の動作を制御するためのマイクロプ
ログラムメモリ、１２は該マイクロプログラムメモリか
ら読み出されたマイクロプログラムをデコードするデコ
ーダ、１２１〜１２５は該デコーダ１２の出力信号線、
１３は、音源などからの入力信号やデータバス２５上の
データを格納するとともに、演算部１４に入力する信号
を選択するセレクタおよびレジスタ部、１４は加減算や
乗算などの演算処理を実行する演算部、１５は出力デー
タを格納するための出力レジスタである。

【００１６】１６はデータバス２５上のデータを格納す
るための第１のＦＩＦＯ（ファーストインファーストア
ウト）バッファ、１７は前記デコーダ１２から出力され
るアドレス信号を格納する第２のＦＩＦＯバッファ、１
８はデータバス２５上のデータと前記第１のＦＩＦＯバ
ッファ１６からの出力を選択して、ＤＲＡＭ７に接続す
るための第１のセレクタ、１９は前記デコーダ１２から
信号線１２２に出力されるアドレスデータと前記第２の
ＦＩＦＯバッファ１７に格納されているアドレス信号と
を選択して出力するための第２のセレクタである。ま
た、２０は前記デコーダ１２から信号線１２１に１ＤＡ
Ｃサイクル毎に出力される信号により８ずつ減算する減
算カウンタ、２１は外部ＲＡＭ７の先頭アドレスが格納
されるオフセットアドレスレジスタ、２２はセレクタ１
９と減算カウンタ２０の出力とを加算する加算器、２３
は加算器２２の出力と前記オフセットアドレスカウンタ
２１の出力とを加算する加算器、２４は前記加算器２３
から出力されるアドレスに基づいてＤＲＡＭ７にＲＡ
Ｓ、ＣＡＳ信号およびアドレスデータなどを供給するメ
モリインターフェース回路である。

【００１７】このように構成されたＤＳＰ８を制御する
ために前記マイクロプログラムメモリ１１に格納される
マイクロプログラムの一例を図３に示す。この図には外
部メモリ７への書込および読出に関するマイクロ命令の
みが記載されている。ここで、「ＨＷ」と記載されてい
るのは遅延領域への高速書込命令である。また、「Ｒ」
と記載されているのは遅延領域からの読出命令である。
さらに、これらの命令のオペランドである「ａ」、
「ｂ」、「ｃ」・・・は書込あるいは読出の対象となる
遅延領域を指定するための相対書込アドレスであり、遅
延領域Ａが「０」、遅延領域Ｂが「１」、遅延領域Ｃが
「２」・・・というように、各遅延領域に対してモジュ
ロｎの数値で決定されている。「delay1」、「delay
2」、「delay3」・・・は当該遅延処理による遅延時間
を指示する相対読出アドレスであり、（所望の遅延サン
プル数）×ｎ＋（各遅延領域の相対書込アドレス）とさ
れている。また、「reg1」、「reg2」、「reg3」・・・
は当該読出命令により読み出された波形データを書き込
むレジスタ名である。また、マイクロプログラムの後部
にはＤＲＡＭ７に対して高速アクセス・モードで書込む
ことを指示する命令が配置されており、この命令による
ＤＲＡＭ書込中にはＤＲＡＭに対する他のアクセスは禁
止される。

【００１８】図示するように、このマイクロプログラム
例においては、外部メモリ７への書込読出に関する命令
として、最初から順に、領域Ａへの高速書込命令「ＨＷ
ａ」、領域Ｂへの高速書込命令「ＨＷ ｂ」、領域Ａ
からdelay1で指示される遅延時間後にreg1に波形データ
を読み出す読出命令「Ｒ ａ delay1 reg1」、領域Ｃ
への高速書込命令「ＨＷ ｃ」、領域Ｂからの第１の読
出命令「Ｒ ｂ delay2 reg2」、領域Ｂからの第２の
読出命令「Ｒ ｂ delay3 reg4」、領域Ｄへの高速書
込命令「ＨＷ ｄ」、領域Ｃからの読出命令「Ｒ ｃ
delay4 reg5」、「高速モードで書込」命令が記載され
ている。

【００１９】このようなマイクロプログラムが前記マイ
クロプログラムメモリ１１に格納されているときにおけ
る前記図２のＤＳＰ８の動作について、図４の（ａ）に
示す外部メモリ７のメモリマップを参照しながら説明す
る。図２において、マイクロプログラムメモリ１１には
図３に示したマイクロプログラムがＣＰＵからＣＰＵバ
ス１０を介して格納されており、このＤＳＰ８において
は、１ＤＡＣサイクル期間にこのマイクロプログラムメ
モリ１１に格納されている全マイクロプログラムステッ
プを一巡するように構成されている。マイクロプログラ
ムメモリ１１から読み出されたマイクロ命令はマイクロ
命令デコーダ１２においてデコードされ、そのマイクロ
命令の内容に従って各信号線１２１〜１２５にデコード
出力信号が出力される。

【００２０】信号線１２１には１ＤＡＣサイクル終了毎
にそのことを示す信号が出力され、それにより減算カウ
ンタ２０からｎ（この例においては８）が減算される。
なお、減算カウンタ２０には初期値として「０」が格納
されており、減算カウンタ２０が１６ビット構成のもの
であるときには、１ＤＡＣサイクル終了時に該減算カウ
ンタ２０の値は「ＦＦＦ８Ｈ」（Ｈは１６進数であるこ
とを示す、以下同じ）となる。信号線１２２には、デコ
ードされたマイクロ命令が通常の書込命令「Ｗ」および
読出命令「Ｒ」のときに、当該命令のオペランド部すな
わち読出あるいは書込のアドレスが出力される。このア
ドレスはセレクタ１９に入力される。

【００２１】信号線１２３にはデコードされたマイクロ
命令が「高速モードで書込」命令であるときに前記セレ
クタ１８および１９を切り換えるための信号が出力され
る。信号線１２４には、デコードされたマイクロ命令が
高速書込命令「ＨＷ」であるときに信号が出力され、Ｆ
ＩＦＯバッファ１７に当該高速演算命令のオペランド部
ａ、ｂ、ｃ・・・すなわち相対書込アドレスが格納され
る。また、その時点においてデータバス２５上に存在し
ている書き込むべき波形データをＦＩＦＯ１６に取り込
むための制御信号が該ＦＩＦＯバッファ１６に印加され
る。信号線１２５には、その他のマイクロ命令をデコー
ドして得られた制御信号が出力され、それぞれ、対応す
る被制御部分に印加される。

【００２２】さて、図３に記載したマイクロプログラム
がマイクロプログラムメモリ１１から順次読み出され、
デコーダ１２において高速書込命令「ＨＷ ａ」が読み
出されたとする。このとき、前述したように信号線１２
４に該マイクロ命令のオペランド部ａに格納されている
遅延領域Ａに対応する相対書込アドレス「０」とＦＩＦ
Ｏバッファ１６に対する書込コマンドが出力される。こ
れにより、ＦＩＦＯバッファ１７にアドレスデータ
「０」が書き込まれ、またＦＩＦＯバッファ１６には、
データバス２５上に存在しているその前のマイクロ命令
による演算結果データが書き込まれる。以上により高速
演算命令「ＨＷ ａ」に対応する処理は終了し、外部メ
モリ７に対する実際の書込処理はこの時点では実行され
ない。

【００２３】マイクロプログラムメモリ１１に格納され
ているマイクロ命令に対する処理が進行して、高速書込
命令「ＨＷ ｂ」がデコーダ１２においてデコードされ
ると、前述した場合と同様にして、ＦＩＦＯバッファ１
７に領域Ｂに対応する相対書込アドレス「１」が書き込
まれ、ＦＩＦＯバッファ１６に対応する書込データが格
納される。

【００２４】読出命令「Ｒ ａ delay1 reg1 」がデコ
ーダ１２においてデコードされると、信号線１２２から
該読出命令の第２オペランドである相対読出アドレス
「delay1」が出力され、セレクタ１９に入力される。図
４の（ａ）には、delay1＝「０２０８Ｈ」であるものと
して記載されている。なお、セレクタ１９は通常時は信
号線１２２の出力を選択し、信号線１２３からの出力が
あるときのみＦＩＦＯバッファ１７の出力が選択される
ようになされている。また、セレクタ１８は、通常時
は、データバス２５が選択され、信号線１２３からの出
力があるときのみＦＩＦＯバッファ１６が選択されるよ
うになされている。

【００２５】したがって、前記信号線１２２から出力さ
れるアドレスはセレクタを介して加算器２２に入力さ
れ、減算カウンタ２０の出力と加算される。初期状態に
おいて、減算カウンタ２０は「０」とされているので、
この加算結果は信号線１２２上のアドレス信号となり、
この加算結果はさらに加算器２３に入力されてオフセッ
トレジスタ２１の出力と加算される。この例において
は、外部メモリの先頭アドレスは「００００Ｈ」とされ
ているので、オフセットレジスタの内容は「０」であ
り、該加算器２３からは前述した信号線１２２上のアド
レスデータがそのまま出力される。この加算器２３から
出力されるアドレス信号はメモリインターフェース回路
２４に供給され、ＲＡＳ、ＣＡＳ信号とともにアドレス
信号として外部メモリ７に印加される。

【００２６】これにより、外部メモリ７の対応するアド
レスからデータが読み出されるが、初期状態においては
外部メモリ７には「０」が書き込まれているので、外部
メモリ７から読み出されたデータが格納されるレジスタ
１には、セレクタ１８、データバス２５を介してデータ
「０」が書き込まれる。

【００２７】高速演算命令「ＨＷ ｃ」がデコードされ
たときには、前述した場合と同様に、ＦＩＦＯバッファ
１７に遅延領域Ｃに対応する相対書込アドレス「２」が
書き込まれ、ＦＩＦＯバッファ１６に対応する書込デー
タが格納される。

【００２８】次に、読出命令「Ｒ ａ delay2 reg2」
がデコードされると、前述の読出命令の場合と同様に、
信号線１２２上に相対読出アドレスdelay2（図４（ａ）
においては、delay2＝「１００９Ｈ」）が出力される。
このアドレスデータは、セレクタ１９を介して加算器２
２に入力され、減算カウンタ２０の内容（「０」）と加
算され、さらに加算器２３においてオフセットレジスタ
２１の内容（「０」）と加算されて、インターフェース
回路２４に入力される。これにより、外部メモリ７から
読み出された当該アドレスのデータはセレクタ１８およ
びデータバス２５を介してレジスタ２に読み出される
が、このアドレスにはデータが格納されていないので、
読み出されたデータは「０」である。

【００２９】次に、再び読出命令「Ｒ ａ delay3 re
g3」がデコードされると、前述の場合と同様に、信号線
１２２上に相対読出アドレスdelay3（図４（ａ）の例で
は、delay3＝「８０４８Ｈ」）が出力される。このアド
レスデータはセレクタ１９を介して加算器２２に入力さ
れ、減算カウンタ２０の内容（「０」）と加算され、さ
らに加算器２３においてオフセットレジスタ２１の内容
（「０」）と加算されて、インターフェース回路２４に
入力される。これにより、外部メモリ７から読み出され
た当該アドレスのデータはセレクタ１８およびデータバ
ス２５を介してレジスタ２に読み出されるが、このアド
レスにはデータが格納されていないので、読み出された
データは「０」である。

【００３０】なお、この例のように同一の遅延領域Ｂに
対して２通りの読出命令を設定することができる。この
ようにすることにより、同一の波形データに対して相対
読出アドレスdelay1およびdelay2に対応する２通りの遅
延時間を設定することができる。これは、図４の（ｂ）
に示すように、遅延線の異なる２つの位置にタップを設
けた場合に相当している。すなわち、読出命令「Ｒ ａ
delay2 reg2」は、図４の（ｂ）に示す遅延線の入力
からdelay2に対応する距離だけ離れた位置に設けられた
タップＲ１に対応し、読出命令「Ｒ ａ delay3 reg
3」は、delay3に対応する距離だけ離れた位置に設けら
れたタップＲ２に対応している。この一方の遅延時間を
与えられた波形データは、例えば、右チャンネルに出力
され、他方の遅延時間を与えられた波形データは左チャ
ンネルに出力される。

【００３１】次に、高速書込命令「ＨＷ ｄ」がデコー
ドされ、また、読出命令「Ｒ ｃdelay4 reg5」がデコ
ードされると、それぞれ、前述した場合と同様に処理が
行なわれる。このようにしてマイクロ命令ステップが進
行し、「高速モードで書込」命令がデコードされると、
信号線１２３にそのことを示す信号が発生される。前述
したように、この信号が出力されている期間においては
セレクタ１９はＦＩＦＯバッファ１７を選択し、セレク
タ１６はＦＩＦＯバッファ１６を選択する。また信号線
１２３上の信号はＦＩＦＯバッファ１７およびＦＩＦＯ
バッファ１６にも印加され、これにより、ＦＩＦＯバッ
ファ１７に格納されていた各高速書込命令に対応する各
遅延領域に対応するアドレスデータがセレクタ１９を介
して加算器２２に入力され、減算カウンタ２２の内容と
加算される。この例の場合には、ＦＩＦＯバッファ１７
には、先頭から順に、高速書込命令「ＨＷ ａ」に対応
するアドレス「０」、「ＨＷ ｂ」に対応するアドレス
「１」、「ＨＷ ｃ」に対応するアドレス「２」および
「ＨＷ ｄ」に対応するアドレス「３」が格納されてい
る。

【００３２】加算器２２においてＦＩＦＯバッファ１７
から順次読み出された各アドレスデータ「０」、
「１」、「２」および「３」が順次減算カウンタ２０の
内容（「０」）と加算され、該出力が加算器２３に入力
される。この加算器２３において各加算結果はオフセッ
トレジスタ２１の内容（「０」）と加算され、該加算結
果がインターフェース回路２４に入力される。インタフ
ェース回路２４に入力される書込アドレスは連続したア
ドレスとなっており、インタフェース回路は高速ページ
・モードやＥＤＯモードなどの高速アクセス・モードを
使用して外部メモリ７にアクセスする。すなわち、先頭
のデータ（この場合には、「００００Ｈ」）について
は、行アドレスと列アドレスを送出し、連続する２番目
以降のアドレス（「０００１Ｈ」、「０００２Ｈ」、
「０００３Ｈ」・・・）については、列アドレスのみを
送出する。また、前記信号線１２３上の信号により、Ｆ
ＩＦＯバッファ１７からのアドレスの送出と同期して、
ＦＩＦＯバッファ１６に格納されている対応する波形デ
ータが順次読み出され、セレクタ１８を介して外部メモ
リ７に書き込まれる。

【００３３】このようにして、高速書込命令に対応する
データの書込はマイクロプログラムの最後方に配置され
た「高速モードで書込」ステップにより、まとめて実行
される。なお、この高速モードでの書込が実行されてい
る期間は他の命令によるＤＲＡＭへのアクセスは禁止さ
れる。しかし、ＤＲＡＭへのアクセスに関係のない演算
命令などは記述でき、実行させることができる。

【００３４】このようにしてマイクロプログラムメモリ
１１に格納されている全マイクロ命令の実行が終了する
と、信号線１２１に信号が出力され、減算カウンタ２０
に対してｎ（この場合は８）を減算する指令が入力され
る。これにより、減算カウンタ２０の内容は「ＦＦＦ８
Ｈ」となる。

【００３５】続いて、次のＤＡＣサイクルに入り、マイ
クロプログラムメモリ１１の先頭番地から再びマイクロ
命令が読み出されてデコーダ１２に供給される。高速書
込命令「ＨＷ ａ」が読み出されると、前述の場合と同
様にしてＦＩＦＯバッファ１７に当該遅延領域Ａに対応
する相対書込アドレス「０」が書き込まれ、ＦＩＦＯバ
ッファ１６には当該波形データが書き込まれる。他の高
速書込命令「ＨＷ ｂ」、「ＨＷ ｃ」、「ＨＷ ｄ」
・・・に対しても、同様に処理が行なわれる。

【００３６】また、読出命令「Ｒ ａ delay1 reg1」
がデコードされたときは、前述の場合と同様に相対読出
アドレスdelay1がセレクタ１９を介して加算器２２に入
力され、減算カウンタ２０の内容（このときは「ＦＦＦ
８Ｈ」）と加算され、その加算結果がさらに加算器２３
においてオフセットレジスタ２１の内容（「０」）と加
算されて、読出アドレスとしてインターフェース回路２
４に出力される。この読出アドレスにはデータは書き込
まれていないので、読み出されるデータは「０」であ
る。他の読出命令「Ｒ ｂ delay2 reg2」、「Ｒ ｂ
delay3 reg4」、「Ｒｃ delay4 reg5」についても
同様に処理されるが、いずれの場合にもこの段階では読
み出されるデータは「０」である。

【００３７】「高速モードで書込」命令がデコードされ
たときは、前述の場合と同様にして、ＦＩＦＯバッファ
１７に格納されている各高速書込命令に対応するアドレ
スを用いて、ＦＩＦＯバッファ１６に格納されている対
応する各波形データが外部メモリ７に書き込まれること
となるが、この場合には、減算カウンタ２０の内容が
「ＦＦＦ８Ｈ」となっているので、遅延領域Ａのデータ
は外部メモリ７のＦＦＦ８Ｈ番地に、遅延領域Ｂのデー
タはＦＦＦ９Ｈ番地、領域ＣのデータはＦＦＦＡ番地
に、それぞれ書き込まれる。このようにして処理が進行
し、マイクロプログラムの最後に達すると、信号線１２
１からの出力により、減算カウンタ２０から８が減算さ
れ、減算カウンタ２０の内容は「ＦＦＦ０Ｈ」となる。

【００３８】このようにして、前記遅延領域Ａのdelay1
「０２０８Ｈ」（５２０）に対応する遅延時間（５２０
／８＝６５ＤＡＣサイクル）が経過すると、前記減算カ
ウンタ２０の内容は「ＦＤＦ８Ｈ」（＝「００００Ｈ」
−「０２０８Ｈ」（６５×８））となり、読出命令「Ｒ
ａ delay1 reg1」がデコードされたときに加算器２
３から出力される読出アドレスは「００００Ｈ」とな
る。したがって、このときに外部メモリ７から６５ＤＡ
Ｃサイクル前に高速書込命令「ＨＷ ａ」により書き込
まれた波形データが読み出され、レジスタreg1に書き込
まれる。

【００３９】同様にして、各読出命令において指定され
る遅延時間delay2、delay3、delay4に対応するＤＡＣサ
イクルを経過した後に、対応する書込命令により外部メ
モリ７に書き込まれた波形データがそれぞれ、読み出さ
れることとなる。このようにして、所望の遅延時間を得
ることができる。

【００４０】図３に示したような高速書込命令を有する
マイクロプログラムは、使用者が最初から全て記述しし
てもよいが、次のようにして自動的に生成することがで
きる。この生成方法について、図５を参照して説明す
る。まず、使用者は高速書込命令を使用することなく通
常の書込命令を使用してマイクロプログラムを記述する
（ステップＳ１０）。次に、このマイクロプログラムを
アセンブラに入力して、実際にマイクロプログラムメモ
リ１１に格納する制御コードを生成する（ステップＳ２
０）。そして、このアセンブルされた出力（制御コー
ド）をＤＳＰ８内のマイクロプログラムメモリ１１に転
送格納する（ステップＳ３０）。

【００４１】前記ステップＳ２０を実行するアセンブラ
は、まず、ステップＳ２１において、使用者により記述
されたマイクロプログラムを読み込んで、いくつの遅延
領域が設定されているかを判断し、外部メモリ７にそれ
らの遅延領域を最適にマッピングする。次に、ステップ
Ｓ２２において、マッピングされた各遅延領域の先頭に
対応する書込命令を高速書込命令「ＨＷ １」〜「ＨＷ
ｎ」（上述の例においてはｎ＝８）に書き替える。な
お、使用者により記述されたマイクロプログラム中の書
込命令の数がｎよりも多いときは、ｎを越える書込命令
は高速書込命令に書き替えられないままとなる。

【００４２】次に、ステップＳ２３において、高速書込
命令ＨＷ１〜ＨＷ８が割り当てられた書込命令に対応す
る読出命令を検索して、対応する相対読出アドレスを算
出する。例えば、「ＨＷ １」に対しては相対書込アド
レスを「０」として、対応する相対読出アドレス（前述
のdelayi）を「遅延サンプル数×ｎ＋０」と決定する。
また、「ＨＷ ５」に対しては相対書込アドレスを
「４」として、対応する相対読出アドレスを「遅延サン
プル数×ｎ＋４」とする。

【００４３】次にステップＳ２４において、先頭以外の
領域に対応する書込命令の書込アドレスおよび読出アド
レスを設定する。この書込命令は高速書込命令に割り当
てられなかった書込命令であり、これらの書込アドレス
は、高速書込命令により書き込まれた領域の読出アドレ
ス＋ｎのアドレスに設定することができ、当該読出アド
レスは「該書込アドレス＋遅延サンプル数×ｎ」とす
る。

【００４４】次に、ＤＲＡＭに対する書込、読出命令以
外の命令については、通常どおりアセンブルを行なう
（ステップＳ２５）。このようにして、使用者が記述し
たマイクロプログラムからＤＳＰ８内のマイクロプログ
ラムメモリ１１に格納すべき制御コードを自動的に生成
することができる。

【００４５】なお、前述した実施の形態においては、書
込のみを高速アクセス・モードにより実行し、読出は通
常のアクセス・モードにより実行しているが、これは、
通常、遅延時間は個々の遅延領域により異なっているた
めに読出のタイミングが揃わないためである。かりに、
複数の遅延領域において遅延時間が等しく、読出のタイ
ミングが同一のＤＡＣサイクルとなる場合には、読出の
場合にも高速アクセス・モードを使用することができ
る。

【００４６】また、前述した実施の形態においてはｎ＝
８の場合を例にとって説明したが、これに限られること
はない。通常、ＤＲＡＭにおいてはアドレスの上半分が
行アドレス、下半分が列アドレスとされており、外部メ
モリのアドレスが前述の例のように「００００Ｈ」〜
「ＦＦＦＦＨ」の１６ビットの場合には、ｎとして最大
２５６までの値を採用することができる。さらに、上述
の実施の形態においては、マイクロプログラム制御の信
号処理装置を使用して遅延処理を実行しているが、これ
に限られることはなく、ＤＲＡＭを使用して遅延処理を
実行するものであれば、いかなる場合であっても適用す
ることができる。

【００４７】

【発明の効果】本発明によれば、ＤＲＡＭを外部メモリ
として使用したときに、該外部メモリを高速アクセス・
モードによりアクセスすることができ、短いアクセス時
間でアクセスすることが可能となる。したがって、１Ｄ
ＡＣサイクル期間中に外部メモリへアクセスする回数を
増加させることができ、多くの遅延領域を設定すること
が可能となる。また、高速アクセス・モードによるアク
セスはまとめて実行しているので、通常のアクセスを高
速書込命令の直後に配置することができ、マイクロプロ
グラミングにおける自由度を増加することができる。

【図面の簡単な説明】

【図１】 本発明における遅延領域の設定方法を説明す
るための図である。

【図２】 本発明の信号処理装置の要部ブロック図であ
る。

【図３】 マイクロプログラムの一例を示す図である。

【図４】 遅延が実行される様子を説明するための図で
ある。

【図５】 マイクロプログラムの生成を説明するための
図である。

【図６】 電子楽器に組み込まれたＤＳＰの例および従
来の遅延領域を説明するための図である。

【符号の説明】

１ ＣＰＵ、２ ＲＯＭ、３ ＲＡＭ、４ 操作子、５
ディスプレイ装置、６ 音源、７ 外部ＲＡＭ、８
ＤＳＰ、９ サウンドシステム、１０ ＣＰＵバス、１
１ マイクロプログラムメモリ、１２ デコーダ、１３
セレクタ兼レジスタ、１４ 演算部、１５ 出力レジ
スタ、１６、１７ ＦＩＦＯバッファ、１８、１９ セ
レクタ、２０ 減算カウンタ、２１ オフセットアドレ
スカウンタ、２２、２３ 加算器、２４ インターフェ
ース回路、２５ データバス、１２１〜１２５ 信号線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ１１Ｃ 7/00 ３１１ Ｇ１０Ｋ 15/00 Ｍ (56)参考文献 特開 平２−108295（ＪＰ，Ａ) 特開 平４−123241（ＪＰ，Ａ) 特開 平５−249970（ＪＰ，Ａ) 特開 昭58−208982（ＪＰ，Ａ) 特開 平３−266896（ＪＰ，Ａ) 特開 平６−110453（ＪＰ，Ａ) 特開 平８−166795（ＪＰ，Ａ) 特開 平６−60631（ＪＰ，Ａ) 特開 平６−162762（ＪＰ，Ａ) 特開 昭61−117789（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓ ｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒ ｐｏｒａｔｉｏｎ（（株）ユニテック 訳），ＰｏｗｅｒＰＣ アーキテクチ ャ，日本，インターナショナル・トムソ ン・パブリッシング・ジャ，1995年12月 20日，ｐ．302−303 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 - 7/12 G06F 12/08 G10K 15/00 G11C 7/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 高速アクセス・モードでアクセス可能な
   ＤＲＡＭにより構成された記憶装置に、複数ｎ個の信号
   遅延領域を設け、各信号遅延領域にそれぞれ信号データ
   を書き込み、所定時間経過後に該信号データを読み出す
   ことにより、複数の信号を遅延させる信号遅延装置であ
   って、 前記複数の信号遅延領域は、それぞれの書込位置が前記
   記憶装置においてｎアドレスおきとなり、かつ、それら
   の先頭アドレスが連続したアドレスとなるように設定さ
   れており、 前記各信号遅延領域に対する信号データの書込が高速ア
   クセス・モードにより一括して実行される ことを特徴と
   する信号遅延装置。
2. 【請求項２】 プログラムメモリに格納されている複数
   ステップの制御プログラムを繰り返し実行することによ
   りデジタル信号処理を行う、外部に遅延処理のための高
   速アクセス・モードでアクセス可能なＤＲＡＭが接続さ
   れたデジタル信号処理装置であって、前記ＤＲＡＭは、複数ｎ個の信号遅延領域が設けられ、
   各信号遅延領域にそれぞれ信号データを書き込み、所定
   時間経過後に該信号データを読み出すことにより、複数
   の信号を遅延させるものであって、該複数の信号遅延領
   域は、それぞれの書込位置がｎアドレスおきとなり、か
   つ、それらの先頭アドレスが連続したアドレスとなるよ
   うに設定されているものであり、 前記ＤＲＡＭに対する書込アドレス及び書込データを複
   数格納可能なバッファ手段と、 前記制御プログラムの実行中に高速書込命令が読み出さ
   れる度に、その高速書込命令における書込アドレスと書
   込データを前記バッファ手段に順次記憶する手段と、 前記制御プログラム中の所定のステップにおいて、前記
   バッファ手段に記憶されている複数の書込アドレス及び
   書込データに対応する前記ＤＲＡＭに対する書込を高速
   アクセス・モードにより一括して実行する手段とを有す
   ることを特徴とするデジタル信号処理装置。