JPH0719246B2 - デジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、時系列で入力されるデータを所定のアルゴリ
ズムに基いて処理し、時系列データとして出力するデジ
タル信号処理装置及び信号処理方法に関する。

（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源は、アナログ信号であることが多い。このアナ
ログ信号をデジタル的な手法によって処理するシステム
がデジタル信号処理装置（デジタル・シグナル・プロセ
ッシング・システム:DSPシステム）である。

近年、デジタル回路のLSI化が急速に進み、ワンチップ
上にDSPシステムが容易に実現できるようになり、更
に、アナログ信号処理に比べて高精度処理が可能、パラ
メータの設定により任意の特性が安定して均一に得られ
る、無調整化が可能となる等の特徴を有するため、DSP
システムが急速に実用化されるようになった。また、DS
Pシステムの応用範囲は、音声信号処理、通信信号処
理、計測信号処理、画像信号処理、地震波信号処理、水
中音響信号処理等に広がり利用されている。

また、オーディオ分野に於いてもCD（コンパクト・ディ
スク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号をデジタル処理するDS
Pシステムが実用化されている。

従来のDSPシステムは、デジタルフィルタを容易に形成
できるように第12図に示すアーキテクチャを有してい
る。

第12図に於いて、データバス（１）には、入出力回路
（I/O）（２）、データRAM（３）、乗算器（４）、演算
回路（ALU）（５）、アキュームレータ（ACC）（６）等
が接続され、データRAM（３）の出力とデータROM（７）
の出力が乗算器（４）に接続され、乗算器（４）の乗算
結果出力がALU（５）の一方の入力に印加されている。
これらの各回路は、プログラムROM（８）から順次読み
出される命令を解読するデコーダ（９）からその命令に
応じて出力されるマイクロコード信号によって制御され
る。

デジタルフィルタの実現に於いては Ｙ＝Ａ・Xi＋Ｂ・Xi_-1＋CXi_-2…… という形の積和演算が繰返し表われる。このデジタルフ
ィルタをDSPシステムで実現する場合には、フィルタ内
の節点の計算順序を決定して、プログラムを作成し、そ
のプログラムをプログラムROM（８）に格納すると共に
データROM（７）内に計算式の定数を格納しておく。そ
して、プログラムを実行することにより、積和演算が為
され、演算結果はデータRAM（３）に順次記憶される。

（ハ）発明が解決しようとする課題 第12図に示されたDSPシステムをオーディオ分野に使用
した場合、グラフィックイコライザ機能、バス・トレブ
ル、ラウドネス、ローブースト機能、サラウンド効果機
能等のオーディオに必要な機能を実現できるが、オーデ
ィオ信号は左と右の２チャンネルの信号があるため、上
述の機能を実現するための処理を左と右のチャンネルの
信号に各々施さなければならない。また、左と右のチャ
ンネルを独立して特性を変えるためには、各々異なった
定数をデータROMに書き込んでおかなければならない。

従って、CDプレーヤやDATプレーヤでは、信号のサンプ
リング周期が44.1KHzや48KHzのように高い周波数である
ため、上述の機能を実現するための処理をすべてサンプ
リング周期の間に、左と右のチャンネルの各々に実行し
終えなければならない。ゆえに、DSPシステムの処理速
度に応じては、上述の機能のいずれかが実現できなくな
ることもある。即ち、DSPシステムのスループットが悪
くなる欠点があった。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
デジタルデータを転送するための一対のデータバスと、
該データバスに各々接続された一対のデジタル処理手段
と、該一対のデジタル処理手段の動作を予めプログラム
された手順に従って同時に制御する制御手段と、外部に
接続される記憶装置にアドレスデータを送り、デジタル
データの送受を行うための外部メモリインターフェイス
手段と、外部から印加されるデジタルデータを外部から
印加される制御信号に基いて入力し、その入力された複
数のデジタルデータを定められた順序に従って前記一対
のデータバスに転送すると共に、一対のデータバスに送
出された処理済のデータを外部に出力するインターフェ
イス手段と、該インターフェイス手段から一対のデータ
バスに送出されたデジタルデータを一対のデジタル処理
手段の内部に記憶させるか否かを制御する記憶制御レジ
スタ手段と、前記一対のデータバス間に互いのデジタル
データを交換するデジタルデータ交換手段と、前記一対
のデータバスの一方又は両方に送出されたデータが設定
され、そのデータに基いてジャンプ条件を制御する条件
分岐制御手段とを備えたものであり、更に、前記デジタ
ル処理手段は、外部接続される記憶装置の特定メモリ領
域を巡回してアクセスするためのアドレスデータ、入力
されるデジタルデータに乗算される係数を作成するため
の定数「１」、「ａ」、「ｂ」、デジタルフィルタを構
成するための係数、処理前及び処理中のデジタルデータ
等を記憶する記憶手段と、乗算手段及び演算手段とを備
え、また、前記制御回路は、プログラムを記憶するプロ
グラムメモリ手段と、該プログラムメモリ手段のアドレ
スを指定するプログラムカウンタ手段と、前記プログラ
ムメモリ手段から読み出された命令を解読するデコーダ
手段と、前記一対のデータバスの一方あるいは両方に接
続されたジャンプ先のアドレスデータが設定されるジャ
ンプアドレス手段と、該ジャンプアドレス手段に設定さ
れたジャンプ先アドレスを選択的に前記プログラムカウ
ンタ手段に印加するマルチプレクサ手段と、前記一対の
データバスの一方あるいは両方に接続され、同じ命令の
実行回数が設定されるループカウンタとを備えることに
より、定められた期間内に効率よく多くの機能を達成す
ることを目的とする。

（ホ）作用 上述した手段に於いて、外部メモリインターフェイス手
段を介して外部接続された記憶装置の特定メモリ領域を
巡回アクセスする場合、デジタル処理手段の記憶手段か
らアドレスデータを読み出して演算手段でインクリメン
トあるいはデクリメントし、その結果が特定メモリ領域
の境界でないときにはその結果を出力し、特定メモリ領
域の境界であるときには記憶手段に記憶されている所定
値を出力する動作が単一の命令で行われ、その出力のア
ドレスデータを再び記憶手段に転送すると共にアドレス
データに特定メモリ領域の先頭アドレスを加算して実ア
ドレスデータを作成し、外部メモリインターフェイス手
段に送出することにより、外部接続された記憶装置のア
クセスが容易になる。

また、外部から入力されたデジタルデータをデジタル処
理手段で処理中にオーバーフローが生じた場合、次に入
力されるデジタルデータに乗算する係数を調整するため
に、記憶手段に記憶された定数「１」、「ａ」、「ｂ」
（ａ＜１、ｂ＜１）を選択し、そのときの係数に乗算す
ることによって入力されたデジタルデータのレベルをオ
ーバーフローが生じない大きさに調整する。

また、デジタル処理手段内に記憶手段に外部からデータ
を書き込む場合、書き込むデジタルデータとそのデータ
数を示す値、書き込み先アドレス、及び、一対のデジタ
ル処理手段のいずれかを指示するデータの複合データを
インターフェイス手段に印加し保持させると、最初に複
合データがインターフェイス手段から取り出され、制御
手段のループカウンタ手段、記憶手段のアドレスを指定
するアドレス指定手段、及び記憶制御レジスタ手段に各
々のデータがセットされ、これらに基いて書き込まれる
べきデータがそのデータ数だけインターフェイス手段か
ら取り出され、記憶手段に書き込まれるので、外部から
のデータ転送が容易になる。

更に、デジタルデータ交換手段によって、一対のデータ
バスに送出されたデジタルデータ、あるいは、一対のデ
ジタル処理手段の内部データを一命令の実行によって互
いに交換することが可能になる。

また、制御手段内に設けられたジャンプアドレスレジス
タ手段にインターフェイス手段を介してジャンプ先アド
レスデータを外部からセットすることにより、ジャップ
命令や条件分岐命令の実行時に、プログラムカウンタ手
段にジャンプアドレスレジスタ手段のアドレスデータが
転送されるため、プログラムの流れを外部から制御する
ことが可能となる。

更に、条件分岐制御手段内の条件設定レジスタ手段に設
定されたデータにより、各々のデジタル処理手段に接続
されたフラグ手段の出力を選択し、ジャンプ制御信号を
発生するために、一方のデジタル処理手段のみ、あるい
は、他方のデジタル処理手段のみ条件が成立した場合、
あるいは、いずれか一方のデジタル処理手段の条件が成
立した場合、両方のデジタル処理手段の条件が成立した
場合をプログラムあるいは外部からのデータで選択する
ことができる。

上述の作用により、機能の向上と共に動作の効率化が図
られ、デジタル信号処理装置のスループットが向上する
のである。

（ヘ）実施例 第１図は、本発明の実施例を示すブロック図であり、一
対のデータバス（BUS1）（BUS2）（11）と、該データバ
ス（BUS1）（BUS2）（11）に接続されたデジタル処理回
路（12）（13）と、同様にデータバス（BUS1）（BUS2）
（11）に接続されたデータ入出力回路（14）、インター
フェイス回路（15）、外部メモリインターフェイス回路
（16）、データ交換レジスタ（17）と、データバス（BU
S2）に接続された記憶制御レジスタ（18）、条件分岐制
御回路（19）と、データバス（BUS2）に接続され、前記
各回路の動作を制御する制御回路（20）とから構成され
たオーディオ信号処理用のDSPシステムであり、このDSP
システムはワンチップ半導体素子上に集積されるもので
ある。

データバス（11）は、各々８ビット×３の24ビットで構
成される。データ入出力回路（14）は、入力端子INに外
部から印加される16ビットの左チャンネルと右チャンネ
ルのサンプリングデータ（例えば、CDプレーヤの場合は
サンプリング周波数が44.1KHzでサンプリングされたデ
ジタルデータ）をシリアルに入力し、右チャンネルのデ
ータはデータバスBUS1に、左チャンネルのデータはデー
タバスBUS2に送出し、更に、データバスBUS1に送出され
た処理済の右チャンネルのデータとデータバスBUS2に送
出された処理済の左チャンネルのデータを受け取り、出
力端子OUTから交互にシリアル出力するものである。

データ処理回路（12）は右チャンネルのデータ処理用
で、データ処理回路（13）は左チャンネルのデータ処理
用であり、各々全く同じ構成である。即ち、データ処理
回路（12）（13）は、データRAM（21）、定数RAM（2
2）、定数ROM（23）、アドレスポインタ（24）（25）
（26）、乗算器（MUL）（27）、ALU（28）、アキューム
レータ（ACC）（29）、テンポラリーレジスタ（TMP1〜T
MP8）（30）を有している。データRAM（21）は、データ
入出力回路（14）から送出された処理前のデータ、及
び、演算処理後のデータを記憶する24ビット×128の容
量を有し、データバス（11）及び乗算器（27）の入力に
接続される。定数RAM（22）は、インターフェイス回路
（15）から送出されるデジタルフィルタの係数、及び、
外部メモリインターフェイス回路（16）を介して接続さ
れる外部メモリ装置（図示せず）のアドレスデータ等を
記憶する16ビット×256の容量を有し、データバス（1
1）、乗算器（27）の入力、及び、ALU（28）の入力に接
続される。また、定数ROM（23）は、外部メモリ装置に
設定された特定メモリ領域の先頭アドレスデータ、及
び、アドレス幅やデータ入出力回路（14）から送出され
たデジタルデータに乗算する係数を作成するための定数
「１」、「ａ」（例えばａ＝0.99）、「ｂ」（例えばｂ
＝1.01）や乗算あるいは演算結果がオーバーフローした
ときに設定される最大値及び最小値等を固定記憶する24
ビット×256のリードオンリメモリであり、データバス
（11）及び乗算器（27）の入力に接続される。

アドレスポインタ（24）は、８ビットで構成されデータ
RAM（21）のアドレス指定を行うものであり、制御回路
（20）から出力されるマイクロコードINC1及びDEC1で制
御され、保持しているアドレスデータをインクリメント
（＋１）及びデクリメント（−１）する機能、及び、ア
ドレスデータ「０」と設定値の間を循環する循環アドレ
ス機能を有している。また、アドレスポインタ（25）は
定数RAM（22）のアドレスを指定する10ビットのポイン
タであり、制御回路（20）から出力されるマイクロコー
ドINC2で制御され、アドレスデータをインクリメントす
る機能と、制御回路（20）から出力されるマイクロコー
ドCLEAR2によって「０」にクリアされる機能を有してい
る。更に、アドレスポインタ（26）は、定数ROM（23）
のアドレスを指定する８ビットのポインタであり、制御
回路（20）から出力されるマイクロコードDEC3によって
アドレスデータをデクリメントする機能を有している。

乗算器（27）は、24ビット×16ビットの乗算をするもの
であり、Ａ入力は24ビット、Ｂ入力は16ビットで、その
乗算結果は１サイクル後に確定するものである。更に、
乗算器（27）のＡ入力とＢ入力には、入力選択回路MPXA
とMPXBが設けられ、入力選択回路MPXAは、制御回路（2
0）からのマイクロコードＡ−BUSによりデータバス（1
1）を選択し、マイクロコードＡ−DRAMによりデータRAM
（21）を選択してＡ入力に印加し、入力選択回路MPXB
は、マイクロコードＢ−BUSによりデータバス（11）を
選択し、マイクロコードＢ−CRAMにより定数RAM（22）
を選択し、マイクロコードＢ−CRAMにより定数ROM（2
3）を選択してＢ入力に印加する。乗算結果は32ビット
で出力される。

ALU（28）は32ビットの演算回路であり、一方に入力さ
れた32ビットの乗算結果と他方に入力された32ビットの
ACC（29）のデータをマイクロコードADDによって加算処
理して、その結果をACC（29）に転送する。ACC（29）の
32ビットのうち、上位24ビットはデータバス（11）と接
続され、下位８ビットは補助バス（31）によってテンポ
ラリーレジスタ（30）の下位８ビットと接続されてい
る。テンポラリーレジスタ（30）は、32ビットのレジス
タTMP1,TMP2……TMP8で構成され、32ビットのデータを
最大８個保持するレジスタであり、各々の上位24ビット
はデータバス（11）と接続される。データバス（11）と
補助バス（31）によって、テンポラリーレジスタ（30）
とACC（29）間で32ビットデータの転送が行われる。

制御回路（20）は、予めプログラムされた手順に従っ
て、各部回路を制御するものであり、その構成は第２図
に示される如く、命令コードの組み合わせから成るプロ
グラムを記憶するプログラムROM（32）と、プログラムR
OM（32）のアドレスを指定するプログラムカウンタ（P
C）（33）と、プログラムROM（32）から読み出された命
令を解読し、各種制御信号を出力するインストラクショ
ンデコーダ（Ｉ−DEC）（34）と、プログラムカウンタ
（33）のアドレスデータをインクリメントするインクリ
メンタ（35）と、割込み処理時の戻り先アドレスを記憶
するスタック（36）と、データバスBUS2に接続されジャ
ンプ先アドレスデータがプリセットされるジャンプアド
レスレジスタ（VAR1）（37）及び（VAR2）（38）と、イ
ンクリメンタ（35）の出力、スタック（36）の出力、ジ
ャンプアドレスレジスタ（37）及び（38）の出力、及
び、プログラムROM（32）に記憶されたアドレスデータ
出力を選択するマルチプレクサ（39）と、プログラムカ
ウンタ（33）のデータをそのままにして同じ命令を実行
させる回数が設定されるループカウンタ（LOOP）（40）
とから成る。プログラムROM（32）は32ビット×512の容
量を有し、デジタルフィルタを実現するためのプログラ
ム、外部接続された外部メモリ装置のアドレス指定を行
うプログラム、インターフェイス回路（15）からデジタ
ルデータを取り出すプログラム、及び、その他必要なプ
ログラムが格納される。また、プログラムROM（32）か
らは読み出された命令コード中に含まれるダジタルデー
タやアドレスデータがデータバス（11）に送出できるよ
うにもなっている。インストラクションデコーダ（34）
からは、アドレスポインタ（24）（25）（26）を制御す
るINC1,INC2,DEC1,CLEAR2,DEC3や、入力選択回路MPXA,M
PXBも制御するＡ−BUS,A−DRAM,B−BUS,B−CRAM,B−CRO
Mや、ALU（28）を制御するADD,THR,MDや、データ交換レ
ジスタ（17）を制御するCHGや、条件分岐制御回路（1
9）を制御するOVFR,SIFR,CAFR,BOFRや、記憶制御レジス
タ（18）を制御するMBDL等が出力される。また、マルチ
プレクサ（39）は、条件分岐制御回路（19）から出力さ
れるジャンプ制御信号JMPとインストラクションデコー
ダ（34）からジャンプ命令、スキップ命令、あるいはリ
ターン命令等の実行時に出力される制御信号PRGCによっ
て、その選択動作が制御される。ループカウンタ（40）
は、データバスBUS2に接続され、インターフェイス回路
（15）からデータを取り出す際の最初の転送命令の実行
時にインストラクションデコーダ（34）から出力される
制御信号MBDLにより、データバスBUS2に送出されたデー
タを入力する。

インターフェイス回路（15）は、DSPシステムと外部の
制御装置、例えば、マイクロコンピータ（不図示）の間
のデータ送受を行うものであり、第３図に示される如
く、入力レジスタ（SIPO）（41）と、保持レジスタ（LI
FO）（42）と、転送終了フラグ（Ｆ）（43）と、出力レ
ジスタ（44）とを備えている。入力レジスタ（41）は、
マイクロコンピータから印加されるシリアル入力データ
SINを同期クロックSCLKによって順次入力する16ビット
のシフトレジスタであり、16ビットのデータ入力が終了
するとそのパラレル出力により、入力されたデジタルデ
ータが保持レジスタ（42）に保持される。保持レジスタ
（42）は16ビット×８の容量を有するレジスタであり、
保持レジスタ（42）の８アドレスは、アドレスポインタ
（45）によって指定される。アドレスポインタ（45）
は、保持レジスタ（42）に書き込みが為される毎にイン
クリメントされ、また、読み出しが為される毎にデクリ
メントされるものであり、従って、保持レジスタ（42）
を読み出す際には、書き込まれた順序とは逆の順序でデ
ジタルデータの取り出しが為される。保持レジスタ（4
2）の読み出しの結果、アドレスポインタ（45）が
「０」になると、読み出しが終了したことを示す信号SE
MPがマイクロコンピータに出力される。一方、マイクロ
コンピータは、データの転送が終了すると終了信号SRDY
を印加し転送終了フラグ（43）をセットする。出力レジ
スタ（44）は、データバスBUS1及びBUS2に接続された16
ビットのシフトレジスタであり、データバス（11）に転
送されたデータをパラレルに入力し、マイクロコンピー
タからの転送クロックSOCLKにより、シリアルデータSOU
Tを出力する。

外部メモリインターフェイス回路（16）は、DSPシステ
ムに外部接続されるメモリとの間で、アドレス指定及び
データの送受を行うための回路で、第４図の如く、デー
タバス（11）に接続されたアドレス保持レジスタ（RMA
D）（46）（47）と、アドレス保持レジスタ（46）（4
7）に接続された出力レジスタ（48）と、外部メモリ装
置（不図示）から取り出されたデジタルデータを入力す
る入力レジスタ（49）と、入力レジスタ（49）とデータ
バス（11）に接続された入力データ保持レジスタ（RMR
D）（50）（51）と、データバス（11）に接続された出
力データ保持レジスタ（RMWR）（52）（53）と、出力レ
ジスタ（54）とから構成される。アドレス保持レジスタ
（46）（47）は各々17ビットであり、出力レジスタ（4
8）は、17ビットのアドレスデータを９ビットと８ビッ
トに分割して異なるタイミングで外部メモリ装置に印加
するものである。入力レジスタ（49）は、外部メモリ装
置から読み出された16ビットのデータが８ビットに分割
されて印加され、これらを16ビットにまとめて、16ビッ
トの入力データ保持レジスタ（50）（51）に印加するも
のである。また、出力データ保持レジスタ（52）（53）
は、16ビットで構成され、データバス（11）に送出され
た出力データを保持し、出力レジスタ（54）に出力す
る。出力レジスタ（54）は、16ビットに出力データを８
ビットに分割して外部メモリ装置に出力する。

本実施例において、外部メモリ装置は、反射音及び残響
音の作成に使用されるものであり、例えば、第５図に示
される如く、領域が分けられている。第５図に於いて、
外部メモリ装置のアドレス「０」から「Ａ−１」まで
は、１次反射音、２次反射音、３次反射音…ｍ次反射音
を作成するための領域でオーディオ信号のデジタルデー
タを遅延するために使用され、「Ａ」から「Ａ＋ｎ」ま
での領域は残響音を作成するための領域で、独立したア
ドレスデータ「０」〜「ｎ」で巡回してアクセスするこ
とができるようになっている。そのための処理について
は後に述べる。

データ交換レジスタ（17）は、データバスBUS1に送出さ
れたデータを保持し、データバスBUS2に出力する24ビッ
トのＲ→Ｌレジスタ（17a）と、データバスBUS2に送出
されたデータを保持し、データバスBUS1に出力する24ビ
ットのＬ→Ｒレジスタ（17b）から構成され、交換命令
の実行時に制御回路（20）から出力される制御信号CHG
により、１命令サイクル中に、データの保持と出力がＲ
→Ｌレジスタ（17a）及びＬ→Ｒレジスタ（17b）で同時
に行われる。従って、右チャンネルのデジタルデータと
左チャンネルのデジタルデータを互いに交換し、各々相
手チャンネルのデータに所定の係数を乗算し、自分のデ
ジタルデータに加算あるいは減算するといった信号操作
が行える。

記憶制御レジスタ（18）は、２ビットのレジスタであ
り、インターフェイス回路（15）からデータを取り出す
ための転送命令が実行されたとき、制御回路（20）から
出力される制御信号MBDLによって、２ビットのデータが
セットされる。記憶制御レジスタ（18）の２ビット出力
は、各々デジタル処理回路（12）（13）のデータRAM（2
1）及び定数RAM（22）に印加され、それらの書き込み動
作を制御している。即ち、インターフェイス回路（15）
から取り出したデータをデータRAM（21）あるいは定数R
AM（22）に転送する転送命令実行時に、その書き込み動
作の制御が為される。例えば、定数RAM（22）に書き込
まれたデジタルフィルタの定数を変える場合、右チャン
ネル及び左チャンネルを一度に変えるには、予め記憶制
御レジスタ（18）の２ビット共に「１」をセットすれば
良く、右チャンネルと左チャンネルを独立して変えるに
は、変えたい方のチャンネルに対応するビットを
「１」、他方のビット「０」とすれば良い。この記憶制
御レジスタ（18）へのデータセットは、制御回路（20）
のループカウンタ（40）（第２図）とアドレスポインタ
（24）（25）へのデータセットと同時に行われる。即
ち、マイクロコンピータは、インターフェイス回路（1
5）の保持レジスタ（42）（第３図）にデータを転送す
る際に、そのデータ数を示すデータとそのデータを書き
込む先頭アドレスを示すアドレスデータと右チャンネル
あるいは左チャンネルを示すデータから成る複合データ
を最後に転送する。複合データの割当ては、第６図に示
す如く、16ビットのデータのうち、下位10ビットがアド
レスデータを示し、上位４ビットがデータ数を示し、残
り２ビットが右チャンネルと左チャンネルを指定するデ
ータである。従って、インターフェイス回路（15）から
データを取り出す際に、最初ループカウンタ（40）、ア
ドレスポインタ（25）、記憶制御レジスタ（18）への転
送命令を実行することにより、複合データが取り出さ
れ、各々のセットが為されるのであり、次の転送命令の
実行では複合データの内容に基いた転送が為されるので
ある。

条件分岐制御回路（19）は、各々のデジタル処理回路
（12）（13）のALU（28）のデジタル処理出力が所定の
状態になったときに出力される信号を、データバスBUS2
から印加されたデータに基いて選択しジャンプ制御信号
JMPを発生するものであり、第７図に示される如く、２
ビットの条件設定レジスタ（55）と、各々のALU（28）
から出力されるボロー信号BOR（Ｒ），（Ｌ）でセット
されるボローフラグ（Ｒ），（Ｌ）（56）と、キャリー
信号CAY（Ｒ），（Ｌ）でセットされるキャリーフラグ
（Ｒ），（Ｌ）（57）と、ALU（28）で処理した結果の
データが負であることを示すサイン信号SIN（Ｒ），
（Ｌ）でセットされるサインフラグ（Ｒ），（Ｌ）（5
8）と、デジタルデータがオーバーフロー、即ち、「7FF
FFFFF」（36ビット）以上になったとき、及び、「80000
000」（36ビット）以下（負のオーバーフロー）になっ
たとき出力されるオーバーフロー信号OVF（Ｒ），
（Ｌ）でセットされるオーバーフローフラグ（Ｒ），
（Ｌ）（59）と、条件設定レジスタ（55）の２ビット出
力及びその反転出力で制御され、各々のフラグ（56）
（57）（58）（59）の（Ｒ）と（Ｌ）の出力を選択する
選択回路（60）とから構成される。この選択回路（60）
は、ANDゲート（61）とORゲート（62）で構成され、条
件設定レジスタ（55）のB₁,B₂が各々「１」「１」の場
合には、各々のフラグ（56）（57）（58）（59）の
（Ｒ）あるいは（Ｌ）のいずれか一方がセットされれば
ジャンプ制御信号JMPが出力され、B₁,B₂が各々「１」
「０」の場合には各々のフラグ（56）（57）（58）（5
9）の（Ｒ）側のみ、即ち、デジタル処理回路（12）の
条件のみでジャンプ制御信号JMPが出力され、逆にB₁,B₂
が各々「０」「１」の場合には、各々のフラグ（56）
（57）（58）（59）の（Ｌ）側のみ、即ち、デジタル処
理回路（13）の条件のみでジャンプ制御信号JMPが出力
され、B₁,B₂が共に「０」の場合には、各々のフラグ（5
6）（57）（58）（59）の（Ｒ）及び（Ｌ）の両方が共
にセットされたときだけジャンプ制御信号JMPが出力さ
れるのである。従って、条件設定レジスタ（55）にセッ
トするデータの内容により、ジャンプの条件を設定でき
るのである。また、ボローフラグ（56）、キャリーフラ
グ（57）、及びサインフラグ（58）は、条件分岐命令の
実行サイクルにおける最後のタイミングで制御回路（2
0）のインスタラクションデコーダ（34）から出力され
るリセット信号BOFR,CAFR,及び、SIFRによって各々リセ
ットされるが、オーバーフローフラグ（59）は、オーバ
ーフローフラグに基く条件分岐命令の実行サイクルでは
リセットされず、単独のオーバーフローフラグリセット
命令の実行によってインスタラクションデコーダ（34）
から出力される制御信号OVFRによってリセットされる。

次に、第１図に示されたDSPシステムを用いて各種機能
を実現するための動作を説明する。

例えば、オーディオの信号処理に於いて、グラフィック
イコライザを実現する場合、 yi＝xiA＋xi_-1B＋xi_-2C＋yi_-1D＋yi_-2E （A,B,C,D,Eはフィルタ定数） で表わされる積和演算によって実現される帯域デジタル
フィルタを複数段接続することによって得られる。

第８図は、２次の直接型IIRフィルタの帯域デジタルフ
ィルタを２段縦接続することによって２バンドのグラフ
ィックイコライザを実現するものである。第８図に於い
てZ^-1（63）は単位時間（ここではサンプリング周期）
の遅延素子であり、（64）は定数Ａ〜Ｊの乗算素子、
（65）は加算素子である。

第９図は、第８図のデジタルフィルタを実現するプログ
ラムを示す図であり、第10図は、データRAM（21）と定
数RAM（22）に記憶されるデータの割り付け図である。
第９図のプログラムは、定数の乗算をC,B,A,E,D,H,G,F,
J,Iの順で行うために、定数RAM（22）のアドレス「０」
から「９」までには同一順序で定数が格納される。一
方、データRAM（21）に、xi,yi,ziのデータが３アドレ
スおきに書き込まれるが、サンプリング周期、即ち、一
つの入力データxi₊₁に対するフィルタ処理時間毎に、１
アドレスずらしてxi₊₁,yi₊₁,zi₊₁を書き込むことによ
り、遅延素子（63）による遅延データを作成している。
よって、アドレスポインタ（24）は「０」〜「７」の循
環アドレス指定、及び、アドレスポインタ（25）は
「０」〜「９」の循環アドレス指定となるように予めプ
ログラムによって設定しておく。

ここで、入力データxiに対して第９図のプログラムのス
テップ「０」を実行する時点に於いて、データRAM（2
1）の内容が第10図（イ）の如くであり、アドレスポイ
ンタ（24）（25）が共にアドレス「０」であるとき、ス
テップ「０」が実行されると、乗算器（27）の入力Ａ及
びＢには、データRAM（21）のアドレス「０」に記憶さ
れているデータxi_-2（２サンプル前の入力データ）と定
数RAM（22）のアドレス「０」に記憶されている係数Ｃ
が印加されるが、その乗算結果は、次のステップで確定
し出力される。また、ステップ「０」の最後に、命令AP
1INC,AP2INCにより、アドレスポインタ（24）（25）が
共にインクリメントされ、その内容が「１」となる。

ステップ「１」が実行されると、ステップ「０」と同様
にデータRAM（21）と定数RAM（22）が乗算器（27）の入
力として選択され、各々、アドレス「１」に記憶された
データxi_-1と定数Ｂが乗算器（27）に印加される。ま
た、前回のステップ「０」で乗算された結果は、命令AL
UTHRにより、ALU（28）を素通りしてACC（29）に最初の
乗算結果Ｃ・xi_-2がストアされる。ステップ「１」の最
後に、命令AP1INC,AP2INCにより、アドレスポインタ（2
4）（25）がインクリメントされ、その内容はアドレス
「２」となる。

次に、ステップ「２」が実行されると、命令MULA−BUS,
B−CRAMにより、乗算器（27）の入力Ａにはデータバス
（11）、入力Ｂには定数RAM（22）が選択される。一
方、命令TMP1Sにより、テンポラリーレジスタTMP1の内
容がデータバス（11）に送出され、命令RAM1Dにより、
データバス（11）に送出されたデータが、アドレスポイ
ンタ（24）で指定されるデータRAM（21）のアドレス
「２」にストアされる。このとき、テンポラリーレジス
タTMP1には、サンプリング周期毎にデータ入力回路（1
4）に外部から印加された入力データxiが予めストアさ
れている。従って、入力データxiは、乗算器（27）によ
って定数RAM（22）から読み出された定数Ａと乗算され
ると共に、データRAM（21）のアドレス「２」にストア
される。一方、命令ALUADDにより、ACC（29）にストア
されているＣ・xi_-2とステップ「１」の乗算結果Ｂ・xi
_-1の加算が行われ、その結果Ｂ・xi_-1＋Ｃ・xi_-2がACC
（29）にストアされる。ステップ「２」の最後に、アド
レスポインタ（24）（25）がインクリメントされ、その
内容はアドレス「３」となる。

ステップ「３」が実行されると、乗算器（27）の入力Ａ
及びＢには、データRAM（21）と定数RAM（22）のアドレ
ス「３」にストアされているデータyi_-2と定数Ｅが印加
され、命令ALUADDにより、ステップ「２」の乗算結果Ａ
・xiとACC（29）の内容Ｂ・xi_-1＋Ｃ・xi_-2がALU（28）
に於いて加算され、加算結果Ａ・xi＋Ｂ・xi_-1＋Ｃ・xi
_-2がACC（29）にストアされる。ストップ「３」の最後
にアドレスポインタ（24）（25）がインクリメントさ
れ、アドレス「４」となる。

ステップ「４」が実行されると、乗算器（27）の入力Ａ
及びＢには、データRAM（21）と定数RAM（22）のアドレ
ス「４」にストアされているデータyi_-1と定数Ｄが印加
され、命令ALUADDにより、ステップ「３」の乗算結果Ｅ
・yi_-2とACC（29）の内容Axi＋Ｂ・xi_-1＋Ｃ・xi_-2がAL
U（28）に於いて加算され、加算結果Ａ・xi＋Ｂ・xi_-1
＋Ｃ・xi_-2＋Ｅ・yi_-2がACC（29）にストアされる。ス
テップ「４」の最後に、命令AP1DEC,AP2INCにより、ア
ドレスポインタ（24）はデクリメントされ、アドレス
「３」となり、アドレスポインタ（25）はインクリメン
トされて、アドレス「５」となる。

ステップ「５」が実行されると、乗算器（27）の入力Ａ
及びＢには、データRAM（21）のアドレス「３」にスト
アされたデータyi_-2と定数RAM（22）のアドレス「５」
にストアされた定数Ｈが印加される。即ち、乗算器（2
7）は、このステップ「５」から第８図に示されたデジ
タルフィルタの２段目の乗算を行う。一方、命令ALUADD
により、ステップ「４」の乗算結果Ｄ・yi_-1とACC（2
9）の内容Ａ・xi＋Ｂ・xi_-1＋Ｃ・xi_-2＋Ｅ・yi_-2がALU
（28）に於いて加算され、加算結果Ａ・xi＋Ｂ・xi_-1＋
Ｃ・xi_-2＋Ｄ・yi_-1＋Ｅ・yi_-2がACC（29）にストアさ
れる。このときのACC（29）の内容は、１段目のデジタ
ルフィルタの出力yiとなる。ステップ「５」の最後にア
ドレスポインタ（24）はインクリメントされてアドレス
「４」となり、アドレスポインタ（25）はインクリメン
トされてアドレス「６」となる。

以下ステップ「６」〜「11」までを実行することによ
り、入力データxiに対するフィルタ処理が行われ、デー
タRAM（21）の内容が第10図（ロ）の如く変化し、フィ
ルタ処理ziが得られる。そして、スタートアドレスを１
アドレス先に進めて同様の動作を繰り返えすことによ
り、第10図（ハ）（ニ）の如くデータRAM（21）が変化
し、フィルタ出力zi₊₁,zi₊₂…が得られる。この動作
は、デジタル処理回路（12）（13）の両方に対して同時
に行われるため、右チャンネルと左チャンネルのフィル
タ処理が同時に行われるのである。

次に、外部メモリ装置の巡回メモリ領域を巡回アクセス
する動作について説明する。第５図に示された如く、巡
回メモリ領域は、独立したメモリとして「０」〜「ｎ」
までのアドレスデータでアクセス可能であり、前回のア
ドレスデータＸは、定数RAM（22）の所定アドレスに保
持されている。そこで、アドレス「ｎ」からアドレス
「０」の方向に１アドレスづつアクセスする場合につい
て述べる。

先ず、アドレスポインタ（25）にアドレスデータＸの記
憶されているアドレスをセットし、MD命令を実行する。
このMD命令は、定数RAM（22）からアドレスデータＸを
読み出し、制御信号MDによりALU（28）に於いてデクリ
メントを行って、その結果Ｘ−１をACC（29）に保持さ
せるが、Ｘ−１の結果ボローが生じた場合には、定数RO
M（23）の所定アドレスに記憶されている巡回メモリ領
域の終了アドレス「ｎ」を読み出し、ACC（29）にＸ−
１の代りに保持させる。これらの動作は、MD命令の実行
サイクル内にすべて行われる。次に、転送命令により、
今までアドレスデータ「Ｘ」の記憶されていた定数RAM
（22）のアドレスに、ACC（29）のデータを転送し保持
させる。更に、加算命令ADDを実行し、定数ROM（23）内
に記憶されている巡回メモリ領域の先頭アドレス「Ａ」
を読み出し、ACC（29）に保持されているデータと加算
し、その加算結果、即ち、「Ｘ−１＋Ａ」を再びACC（2
9）に保持する。これにより、ACC（29）に保持されたア
ドレスデータは、外部メモリ装置の実アドレスデータと
なる。これを、外部メモリ装置に印加するために、転送
命令を実行し、ACC（29）内のアドレスデータを外部メ
モリインターフェイス回路（16）のアドレス保持レジス
タRMAD（第４図）のいずれか一方に転送する。これによ
り、アドレスデータ「Ｘ−１＋Ａ」は、出力レジスタ
（48）により外部メモリ装置に印加される。

ここで、外部メモリ装置にＤ−RAM（ダイナミック・ラ
ンダム・アクセス・メモリ）を使用した場合、巡回メモ
リ領域を巡回アクセスすることで、Ｄ−RAMのリフレッ
シュが行われるようになっている。即ち、実際のアドレ
スデータ「Ｘ−１＋Ａ」が16ビットであるとき、巡回メ
モリ領域をアドレス指定する「Ｘ」は「０」〜「ｎ」で
あるから、巡回アクセスによって変化するビットは16ビ
ットのアドレスデータのうちの一部である。従って、第
４図に示された出力レジスタ（48）は、その変化するビ
ットをＤ−RAMのローアドレスデータとして出力するよ
うに構成される。また、アドレスデータが16ビットであ
るのに対し、アドレス保持レジスタ（46）（47）及び出
力レジスタ（48）が17ビットで構成されているのは、変
化するビットがＤ−RAMのローアドレスデータのビット
数に満たない場合に、残り１ビットをローアドレスデー
タの１ビットとして出力し、この１ビットを操作するこ
とにより、すべてのリフレッシュを行うためである。

実アドレスデータ「Ｘ−１＋Ａ」の出力により、読み出
されたデータは、入力レジスタ（49）及び入力データ保
持レジスタRMRD（50）又は（51）を介してデータバス
（11）に取り込まれ、また、書き込むデータは、出力デ
ータ保持レジスタRMWR（52）又は（53）と出力レジスタ
（54）を介して外部メモリ装置に書き込まれる。

このように、MD命令の実行サイクル内で、デクリメント
とその結果に基く転送動作を行うので、アドレスデータ
を作成するプログラムステップが短かくなるのである。

次に、入力データのレベル調整の機能について説明す
る。サンプリング周期毎に入力されるデジタルデータ
は、前述した如くデジタルフィルタによって処理される
が、入力データのレベルが大きすぎたり、小さすぎる
と、乗算及び演算時にオーバーフローが発生する。この
オーバーフローが発生した状態のフィルタ出力をアナロ
グ変換してオーディオ信号とするとノイズとして再生さ
れることになる。

そこで、第１図に示されたDSPシステムでは、オーバー
フローを検出して、フィルタ出力を制御すると共に入力
データのレベルを調整できるようになっている。その動
作の例を第11図に示し説明する。

サンプリング周期毎に入力されるデジタルデータをその
ままフィルタ処理するのではなく係数Ｋを乗算し、その
乗算結果を入力デジタルデータxiとしてフィルタ処理を
行う。第11図に於いて、先ず、データ入出力回路（14）
からデジタルデータを入力し、データRAM（21）内の所
定アドレスに一時保持しておく。そして、乗算命令MUL
により、データRAM（21）から読み出した未処理のデジ
タルデータとテンポラリーレジスタTMP3に保持されてい
る係数Ｋとの乗算を行う。このテンポラリーレジスタTM
P3は、係数Ｋの保持用として利用され、初期状態では、
定数ROM（23）に記憶されている定数「１」が予め転送
されている。乗算後に、条件分岐制御回路（19）内のオ
ーバーフローフラグ（Ｒ），（Ｌ）（59）をリセットす
るための命令を実行し、オーバーフローフラグ（Ｒ），
（Ｌ）（59）をリセットし、そして、係数Ｋの乗算結果
が保持されているデジタルデータxiをテンポラリーレジ
スタTMP1に転送する。このテンポラリーレジスタTMP1
は、前述した如く、フィルタ処理を行う際の入力デジタ
ルデータxiの保持用として利用され、入力デジタルデー
タxiは、前述した如くフィルタ処理される。フィルタ処
理が終了すると、そのフィルタ処理中の乗算あるいは演
算によってオーバーフローが発生したか否かをオーバー
フローフラグの判定命令によって判定する。このとき、
条件分岐制御回路（19）の条件設定レジスタ（55）（第
７図）には、「１」「１」を設定し、左右いずれのオー
バーフローも判定できるようにしておく。判定の結果、
オーバーフローが発生していなければそのまま次のフィ
ルタ処理を続けるが、オーバーフローが発生した場合に
は、フィルタ処理の出力データを見て、そのオーバーフ
ローが正のオーバーフローであるか負のオーバーフロー
であるかを判別する。正のオーバーフローである場合に
は、定数ROM（23）の所定アドレスに記憶されている最
大値「7FFFFFFF」を取り出して、フィルタ出力ziとして
データRAM（21）に設定し、負のオーバーフローである
場合には定数ROM（23）に記憶されている最小値「80000
000」を取り出して、フィルタ出力ziとしてデータRAM
（21）に記憶させる。そして、フィルタ処理がすべて終
了したら、データRAM（21）内に記憶された出力データz
iを処理済デジタルデータとしてデータ入出力回路（1
4）に転送し出力する。ここで、次の入力データの処理
に移る前に、再びオーバーフローがあったか否かを判定
する。第７図に示されたオーバーフローフラグ（Ｒ），
（Ｌ）（59）は、オーバーフローフラグの判定命令の実
行時にはリセットされないので、前のフィルタ処理でオ
ーバーフローがあればセットされたままとなっている。
判定の結果、オーバーフローがあった場合には、入力さ
れたデジタルデータのレベルが大きすぎるのであるから
係数Ｋを小さくすべく、定数ROM（23）に記憶されてい
る定数「ａ」（ａ＝0.99）のアドレスをアドレスポイン
タ（26）に設定する。一方、オーバーフローが無かった
場合には、テンポラリーレジスタTMP3に保持されている
係数Ｋが「１」であるか否かを判定する。係数Ｋが
「１」である場合には、係数Ｋを変える必要がないの
で、定数ROM（23）の定数「１」の記憶されたアドレス
をアドレスポインタ（26）に設定し、係数Ｋが「１」で
ない場合には、Ｋ＞１であるかＫ＜１であるかを判定す
る、係数Ｋ＞１のときには、「１」に近づけるため定数
「ａ」を選択し、係数Ｋ＜１のときには定数「ｂ」を選
択する。そして、乗算命令により、定数ROM（23）から
アドレスポインタ（26）でアドレスされた定数を読み出
し、テンポラリーレジスタTMP3に保持された係数Ｋと乗
算し、その結果をテンポラリーレジスタTMP3に新しい係
数Ｋとして転送する。そして、再び次の入力されたデジ
タルデータと係数Ｋの乗算を行うのである。セットされ
たオーバーフローフラグ（Ｒ），（Ｌ）（59）は、乗算
後のリセット命令によってリセットされる。

このように、乗算あるいは演算時にオーバーフローが発
生した場合には、サンプリング周期毎に係数Ｋが徐々に
増減されるため、入力されたデジタルデータのレベルが
なだらかに変化する。また、オーバーフローが無くなっ
た場合にも、係数Ｋが「１」となるようになだらかに変
化するので、出力されたデジタルデータをアナログ変換
して再生したときに急激な音の変化が無くなるのであ
る。

次に、定数RAM（22）に記憶されたデジタルフィルタを
構成するためのフィルタ係数を変更あるいは書き込む場
合の動作を説明する。デジタルフィルタの係数を変更す
る場合、外部に接続されたマイクロコンピータが係数を
送出して来る。デジタルフィルタは第８図に示される構
成であるが、係数の変更は、各段一度に変更しなければ
ならない。例えば、一段目のフィルタ動作中に係数を変
えてしまうと、一段目のフィルタ出力yiは、正しくフィ
ルタされない歪んだものとなってしまう。そこで、一段
目のフィルタ係数A,B,C,D,Eの５個の係数を変更する場
合を説明する。

定数RAM（22）には、第10図に示した如く、アドレス
「０」から「４」までの間のフィルタ係数がC,B,A,E,D
の順に記憶されている。第３図に示されたインターフェ
イス回路（15）の保持レジスタ（42）は、書き込まれる
順序とは逆の順序で読み出しが為されるため、マイクロ
コンピータは、フィルタ係数をD,E,A,B,Cの順序で転送
し、更に係数Ｃの後に、第６図に示された複合データを
送って来る。この場合、複合データの下位10ビットは、
定数RAM（22）の係数Ｃが記憶されるアドレス、即ち、
「０」となっており、また、上位４ビットは、係数の個
数、即ち、「５」を示すデータである。係数A,B,C,D,E
の右チャンネル及び左チャンネル共に変える場合には、
複合データの残り２ビットは共に「１」であり、独立し
て変える場合には変更するチャンネルに対応するビット
のみを「１」とする。

マイクロコンピータが係数D,E,A,B,C及び複合データを
転送し終わると、転送終了フラグ（43）をセットするた
め、DSPシステムは、転送終了フラグ（43）の判定命令
により、転送終了を検出し、先ず、インターフェイス回
路（15）からループカウンタ（40）、記憶制御レジスタ
（18）、及び、アドレスポインタ（25）への転送命令を
実行する。これにより、ループカウンタ（40）には
「５」、アドレスポインタ（25）には「０」、記憶制御
レジスタ（18）には、例えば「11」がセットされる。次
に、インターフェイス回路（15）から定数RAM（22）へ
の転送命令がループカウンタ（40）に設定された回数、
即ち、５回実行され、保持レジスタ（42）から取り出さ
れた定数はC,B,A,E,Dの順序で定数RAM（22）に転送され
る。アドレスポインタ（25）は転送命令の実行毎にイン
クリメントされるため、定数C,B,A,E,Dは、第10図に示
される如く、各々のアドレスに記憶されることになる。

従って、インターフェイス回路（15）からデータを転送
するためのプログラムは、２つの転送命令のみで実現で
きるので、プログラムステップ数の短縮化が図れるので
ある。

（ト）発明の効果 上述の如く、本発明によれば、多機能でスループットの
高いDSPシステムが実現できるものであり、また、ワン
チップ半導体素子上に集積化し易い、外部装置との接続
も容易となる利点を有する。特に、オーディオ信号処理
に利用した場合、オーディオ装置の機能向上に多大なる
効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図乃至
第４図は、第１図に示されたブロックの更に詳細なブロ
ック図、第５図は、外部メモリ装置の領域を示す図、第
６図は、第１図に示されたDSPシステムに外部から印加
する複合データを示す図、第７図は第１図に示されたブ
ロックの内部回路、第８図は、デジタルフィルタを示す
図、第９図は第８図のデジタルフィルタを実現するプロ
グラムを示す図、第10図は、第８図のデジタルフィルタ
を実現する際のデータRAM及び定数RAMのアドレス割り付
け図、第11図は第１図の実施例の一機能の動作を示すフ
ロー図、第12図は従来例を示す図である。 （11）……データバス、（12）（13）……デジタル処理
回路、（14）……データ入出力回路、（15）……インタ
ーフェイス回路、（16）……外部メモリインターフェイ
ス回路、（17）……データ交換レジスタ、（18）……記
憶制御レジスタ、（19）……条件分岐制御回路、（20）
……制御回路、（21）……データRAM、（22）……定数R
AM、（23）……定数ROM、（24）（25）（26）……アド
レスポインタ、（27）……乗算器、（28）……ALU、（2
9）……ACC、（30）……テンポラリーレジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 17/02 Ｐ 8842−5Ｊ (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭61−110256（ＪＰ，Ａ) 特開 昭60−27977（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】デジタルデータを転送するための一対のデ
   ータバスと、該データバスに各々接続された一対のデジ
   タル処理手段と、該一対のデジタル処理手段の動作を予
   めプログラムされた手順に従って同時に制御する制御手
   段とを備えたデジタル信号処理装置に於いて、前記一対
   のデータバス間にデジタルデータ交換手段を設け、該デ
   ジタルデータ交換手段は、一方のデータバスに送出され
   たデジタルデータを保持し他方のデータバスに出力する
   第１レジスタ手段と他方のデータバスに送出されたデジ
   タルデータを保持し一方のデータバスに出力する第２レ
   ジスタ手段から構成され、前記第１及び第２のレジスタ
   手段の動作が同時に行われることを特徴とするデジタル
   信号処理装置。