JP3502404B2 - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JP3502404B2 JP3502404B2 JP30597992A JP30597992A JP3502404B2 JP 3502404 B2 JP3502404 B2 JP 3502404B2 JP 30597992 A JP30597992 A JP 30597992A JP 30597992 A JP30597992 A JP 30597992A JP 3502404 B2 JP3502404 B2 JP 3502404B2
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- Japan
- Prior art keywords
- image
- dma
- data
- processing
- memory
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- Image Generation (AREA)
- Bus Control (AREA)
Description
ラフィック装置に用いて好適なコンピュータシステムに
関する。
一例の構成を示すブロック図である。メモリ3は、3次
元画像のデータを記憶している。座標変換装置4は、メ
モリ3に記憶されている3次元画像のデータを、2次元
画像のデータに変換する座標変換処理を実行する。画像
合成装置5は、2次元画像データに変換された画像デー
タを展開し、テレビモニタ7に出力し、表示するための
画像を合成する。画像出力用回路6は、画像合成装置5
により合成された画像データをテレビモニタ7に出力す
るようになされている。
になされている。DMAコントローラ2は、CPU1を
介さずに、メモリ3、座標変換装置4および画像合成装
置5の間におけるデータの転送(DMA転送)を制御す
る。
3には、CPU1あるいは図示せぬ演算装置により生成
された3次元画像のデータが記憶されている。これをテ
レビモニタ7に出力し、表示させる場合、CPU1は、
座標変換装置4に対して、処理の実行を指令する。座標
変換装置4は、処理を開始するに当たり、DMAコント
ローラ2に対して、メモリ3からのデータのDMA転送
の要求を出力する。このとき、DMAコントローラ2
は、CPU1に対して、アドレスデータバスを開放する
よう要求する。CPU1は、このバス要求に対して許可
を与える。DMAコントローラ2は、この許可を受けた
とき、メモリ3から座標変換装置4に対して、データバ
スを介して、メモリ3に記憶されている3次元画像デー
タのDMA転送を開始させる。
けたデータを処理して、3次元画像のデータから2次元
画像のデータに変換する。この座標変換処理が終了した
とき、座標変換装置4は、DMAコントローラ2に対し
て、座標変換装置4からメモリ3に対するデータのDM
A転送の要求を行う。DMAコントローラ2は、このD
MA要求を受けたとき、これを許可する。これにより、
座標変換装置4からメモリ3に、2次元画像に変換され
たデータがDMA転送され、記憶される。
次にCPU1は、画像合成装置5に対して制御信号を出
力し、テレビモニタ7に画像を表示するように指令す
る。このとき、画像合成装置5は、DMAコントローラ
2に対して、メモリ3から画像合成装置5に対するデー
タのDMA転送を要求する。DMAコントローラ2は、
データバスが空いているとき、これを許可する。これに
より、メモリ3から画像合成装置5に対して、座標変換
装置4により2次元画像に変換されたデータがDMA転
送される。画像合成装置5は、このようにして、DMA
転送された画像を合成し、これを画像出力用回路6を介
してテレビモニタ7に出力し、表示させる。
ィールド)単位で画像を表示する。その結果、座標変換
装置4、画像合成装置5およびテレビモニタ7における
処理を、単位時間としてのフレームを基準として、タイ
ミングチャートにまとめると、図5に示すようになる。
フレームの周期を表している。座標変換装置4におい
て、時間T1で処理された画像aのデータは、時間T1の
次の時間T2において、画像合成装置5に出力され、処
理される。そして、さらに時間T2の次の時間T3におい
て、画像合成装置5からテレビモニタ7に出力され、表
示される。画像合成装置5が時間T2において、画像a
のデータを処理している期間において、座標変換装置4
は、画像aの次のフレームの画像bを処理している。ま
た、時間T3において、テレビモニタ7に画像aが表示
されているとき、画像合成装置5は、画像aの次のフレ
ームの画像bのデータを処理し、座標変換装置4は、画
像bの次のフレームの画像cのデータを処理している。
して示すと、図6に示すようになる。即ち、画像合成装
置5は、各フレームの画像(いまの場合、画像b)のデ
ータを、メモリ3から4回に分けてDMA転送を受け
る。即ち、DMA51の期間でDMA転送を受けて、そ
のデータをレンダリング51の期間においてレンダリン
グ処理する。レンダリング51の処理が終了したとき、
次にDMA52の期間で次のデータのDMA転送を受
け、そのデータを、レンダリング52の期間においてレ
ンダリング処理する。さらに、その次にDMA53の期
間で3回目のDMA転送を受け、そのデータに対して、
レンダリング53の期間においてレンダリング処理を
し、最後にDMA54の期間で1フレームの最後のデー
タのDMA転送を受け、レンダリング54の期間におい
てレンダリング処理を施す。
うにして4回のDMA転送を受け、そのデータに対して
処理を実行して、画像bの合成データを生成するのであ
る。
を、3次元画像のデータから2次元画像のデータに変換
するのに、4回に分けて処理を実行する。
間にDMA転送を受け、そのDMA転送を受けたデータ
に対して、変換処理41の期間において座標変換処理を
行う。この処理により、2次元画像に変換されたデータ
は、DMA42の期間において、座標変換装置4からメ
モリ3に対してDMA転送される。次に再びメモリ3か
ら3次元画像データが、DMA43の期間においてDM
A転送され、座標変換装置4に供給される。
変換処理42の期間において、3次元画像のデータから
2次元画像のデータに変換する処理を実行する。そし
て、この処理が完了したとき、DMA44の期間におい
て、変換処理が終了したデータを、座標変換装置4から
メモリ3にDMA転送する。
の座標変換処理を実行して、画像cの3次元画像から2
次元画像への座標変換処理が完了する。
は、複数の周辺処理装置からDMA要求があった場合、
優先順位の高いものから順次許可するようになされてい
る。また、所定の周辺処理装置からのDMA転送を実行
中に、他の処理装置からDMA要求が発生された場合、
たとえそのDMA要求が優先順位が高いものであったと
しても、現在実行中のDMA転送が終了するまで、その
優先順位の高いDMA転送を待機させなければならな
い。
トにおける時刻t1のタイミングにおいて、画像合成装
置5が、DMA53の期間におけるDMA転送の要求を
DMAコントローラ2に出力したとき、座標変換装置4
におけるDMA46,DMA47の期間におけるDMA
転送が現在実行中である。このため、このDMA転送が
終了するまで、DMA53の期間におけるDMA転送
は、延期されることになる。
い場合は、1フレームの時間T3内において待機するこ
とも可能であるが、一般的に、レンダリング51乃至5
4の処理時間は、変換処理41乃至44の処理時間に較
べて長くなっている。従って、あまり長い時間待機する
ことはできない。この待機時間が長すぎると、結局、1
フレームの期間内に処理を終了することができなくな
る。
ものであり、より効率的にデータを転送することができ
るようにするものである。
ータシステムは、第1処理時間で座標変換処理を行う座
標変換装置と、前記第1処理時間より長い第2処理時間
で画像合成処理を行う画像合成装置と、全体の動作を制
御するCPUと、画像データを記憶するメモリと、前記
CPUを介さずに、前記メモリと前記座標変換装置また
は前記画像合成装置との間のデータ転送を制御するDM
Aコントローラと、前記DMAコントローラによるデー
タ転送のタイミングを設定するタイマ割付けデータに従
って前記DMAコントローラにDMA要求を出力するタ
イマとを備えるコンピュータシステムであって、前記タ
イマ割付けデータは前記画像合成装置の前記画像合成処
理のタイミングに同期して前記画像合成装置についての
データ転送が行われるように前記データ転送のタイミン
グを規定する、ことを特徴とする。
は、第1処理時間で座標変換処理を行う座標変換装置
と、前記第1処理時間より長い第2処理時間で画像合成
処理を行う画像合成装置と、全体の動作を制御するCP
Uと、画像データを記憶するメモリと、前記CPUを介
さずに、前記メモリと前記座標変換装置または前記画像
合成装置との間におけるデータ転送を制御するDMAコ
ントローラと、DMA要求を行う時刻および所定のDM
A番号を時系列的に記述したテーブルに従って前記DM
AコントローラにDMA要求を出力するタイマとを備え
るコンピュータシステムであって、前記テーブルは前記
画像合成処理を実行する期間の直前および直後に前記画
像合成装置についてのデータ転送を実行するように規定
されている、ことを特徴とする。
て、前記タイマ割付けデータは、前記画像合成装置につ
いてのデータ転送が、前記座標変換装置についてのデー
タ転送に優先して行われるように、前記データ転送のタ
イミングを規定することができる。前記第2のコンピュ
ータシステムにおいて、前記画像合成処理を実行する期
間中に、前記座標変換装置についてのデータ転送が実行
されるように前記テーブルを規定することもできる。
実施例の構成を示すブロック図であり、図4における場
合と対応する部分には同一の符号を付してある。即ち、
この実施例においては、タイマ11が設けられており、
このタイマ11は、テーブル(メモリ)12に記憶され
ている時間割付けデータ(テーブル)に対応して、DM
Aコントローラ2に対してDMA要求を出力するように
なされている。その他の構成は、図4における場合と同
様である。
3には、画像データの他、例えば図2に示すようなタイ
マ割付けデータが予め記憶されている。テレビモニタ7
に対する画像表示の指令が入力されたとき、CPU1
は、この画像データをメモリ3から読み出させ、データ
バスを介してテーブル12に転送し、記憶させる。タイ
マ11は、このテーブル12に記憶されたタイマ割付け
データに対応して、所定の時刻毎にDMA要求を出力す
ることになる。
時動作を行ない、時刻0において、DMA番号0のDM
A要求をDMAコントローラ2に出力する。また、時刻
5において、DMA番号1のDMA要求を出力し、時刻
20において、DMA番号2のDMA要求を出力する。
以下、図2に示すように、DMA時刻の欄に記載されて
いる時刻において、DMA番号の欄に記載されているD
MA要求を、DMAコントローラ2に出力する。
タイマ11から発生されるDMA要求と、それに対応す
る画像合成装置5と座標変換装置4の処理のタイミング
を示している。同図に示すように、時刻0において、D
MA要求0が出力される。このDMA要求0は、メモリ
3に記憶されている2次元画像データを画像合成装置5
にDMA転送する要求である。従って、時刻0から始ま
るDMA51の期間において、メモリ3に記憶されてい
る2次元画像に変換されているデータが、画像合成装置
5に第1回目のデータとしてDMA転送される。画像合
成装置5は、このデータに対して、レンダリング51の
期間においてレンダリング処理を実行する。
1のDMA要求をDMAコントローラ2に出力する。こ
の番号1のDMA要求は、メモリ3に記憶されている3
次元画像のデータを座標変換装置4にDMA転送するこ
とを要求するものである。このため、時刻5から始まる
DMA41の期間において、メモリ3に記憶されている
3次元画像のデータが座標変換装置4に第1回目のデー
タとしてDMA転送される。座標変換装置4は、この第
1回目の画像データを、3次元画像から2次元画像のデ
ータに、変換処理41の期間において処理する。
て、番号2のDMA要求をDMAコントローラ2に出力
する。この番号2のDMA要求は、座標変換装置4の2
次元画像のデータをメモリ3にDMA転送することを要
求するものである。従って、時刻20から始まるDMA
42の期間において、座標変換装置4により処理された
第1回目の2次元画像データがメモリ3にDMA転送さ
れる。
目の3次元画像のデータを2次元画像のデータに座標変
換処理するのに必要な処理時間を考慮して、予め決定さ
れているものである。従って、座標変換装置4におい
て、座標変換処理が終了した後、その終了したデータが
メモリ3に戻されることになる。
番号1のDMA要求をDMAコントローラ2に出力す
る。これにより、時刻25から始まるDMA43の期間
において、メモリ3に記憶されている3次元画像のデー
タが、座標変換装置4に第2回目のデータとしてDMA
転送される。座標変換装置4は、この第2回目の3次元
画像のデータを変換処理42の期間において変換処理す
る。このデータも、次にタイマ11がDMAコントロー
ラ2に対して番号2のDMA要求を出力したとき、DM
A44の期間において、座標変換装置4からメモリ3に
DMA転送される。
2回目の番号0のDMA要求をDMAコントローラ2に
出力する。その結果、時刻35から始まるDMA52の
期間において、メモリ3に記憶されている2次元画像の
データが、画像合成装置5にDMA転送される。このデ
ータは、レンダリング52の期間においてレンダリング
処理される。
12に記憶されているタイマ割付けに対応して、所定の
タイミング(時刻)で所定の番号のDMA要求を出力す
る。DMAコントローラ2は、このDMA要求に対応す
るDMA転送を実行する。
t1のタイミングにおいて、番号0のDMA要求が出力
されるように割付けが行なわれている。即ち、上述した
ように、画像合成装置5におけるレンダリング51乃至
54の処理時間は、座標変換装置4における変換処理4
1乃至44の処理時間より長い時間を必要とする。タイ
マ割付けは、このより長い処理に対して優先的に行なわ
れている。従って、レンダリング52の期間において、
処理が完了したとき、時間を開けることなく、DMA5
3の期間において、第3回目の2次元画像データが、メ
モリ3から画像合成装置5にDMA転送される。そし
て、このデータが、レンダリング53の期間においてレ
ンダリング処理される。このようにして、より長い時間
を要するレンダリング処理が不連続になるようなことが
防止される。
装置5に対する時間割付けが優先される結果、変換処理
43の期間で座標変換装置4において、3次元画像から
2次元画像に座標変換されたデータをメモリ3に戻すD
MA転送は、メモリ3から画像合成装置5に対する第3
回目のDMA転送がDMA53の期間において行なわれ
た後、DMA46の期間において実行される。その結
果、座標変換装置4の座標変換処理は、変換処理43の
期間において既に完了しているのであるが、DMA46
の期間が到来するまで、座標変換装置4はDMA転送を
待機することになる。
も、変換処理41乃至44の処理は、レンダリング51
乃至54の期間におけるレンダリング処理に較べて短い
時間で終了することができるため、1フレームの時間T
3内において、1フレーム分のすべてのデータの処理を
完了することができなくなるようなことがない。
毎(図5における時間T1乃至T5)において繰返し実行
されることにより、テレビモニタ7にメモリ3から読み
出した画像を連続的に表示することができる。
変換装置4において、3次元画像のデータから2次元画
像のデータに変換され、これがメモリ3に戻されて、一
旦記憶される。そして、メモリ3から、この2次元画像
に変換されたデータが読み出されて、画像合成装置5に
供給され、ここで1フレーム分の画像として合成され
て、画像出力用回路6を介してテレビモニタ7に出力、
表示される動作は、上述した場合と同様であるので省略
する。
ムによれば、一定の周期の間に最も効率的に処理を実行
することができる。
成を示すブロック図である。
明する図である。
ートである。
すブロック図である。
である。
イミングチャートである。
Claims (4)
- 【請求項1】 第1処理時間で座標変換処理を行う座標
変換装置と、前記第1処理時間より長い第2処理時間で
画像合成処理を行う画像合成装置と、全体の動作を制御
するCPUと、画像データを記憶するメモリと、前記C
PUを介さずに、前記メモリと前記座標変換装置または
前記画像合成装置との間のデータ転送を制御するDMA
コントローラと、前記DMAコントローラによるデータ
転送のタイミングを設定するタイマ割付けデータに従っ
て前記DMAコントローラにDMA要求を出力するタイ
マとを備えるコンピュータシステムであって、前記タイ
マ割付けデータは前記画像合成装置の前記画像合成処理
のタイミングに同期して前記画像合成装置についてのデ
ータ転送が行われるように前記データ転送のタイミング
を規定するコンピュータシステム。 - 【請求項2】 第1処理時間で座標変換処理を行う座標
変換装置と、前記第1処理時間より長い第2処理時間で
画像合成処理を行う画像合成装置と、全体の動作を制御
するCPUと、画像データを記憶するメモリと、前記C
PUを介さずに、前記メモリと前記座標変換装置または
前記画像合成装置との間におけるデータ転送を制御する
DMAコントローラと、DMA要求を行う時刻および所
定のDMA番号を時系列的に記述したテーブルに従って
前記DMAコントローラにDMA要求を出力するタイマ
とを備えるコンピュータシステムであって、前記テーブ
ルは前記画像合成処理を実行する期間の直前および直後
に前記画像合成装置についてのデータ転送を実行するよ
うに規定されているコンピュータシステム。 - 【請求項3】 前記タイマ割付けデータは、前記画像合
成装置についてのデータ転送が、前記座標変換装置につ
いてのデータ転送に優先して行われるように前記データ
転送のタイミングを規定する請求項1記載のコンピュー
タシステム。 - 【請求項4】 前記画像合成処理を実行する期間中に、
前記座標変換装置についてのデータ転送が実行されるよ
うに前記テーブルが規定されている、請求項2記載のコ
ンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30597992A JP3502404B2 (ja) | 1992-10-19 | 1992-10-19 | コンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30597992A JP3502404B2 (ja) | 1992-10-19 | 1992-10-19 | コンピュータシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06131290A JPH06131290A (ja) | 1994-05-13 |
JP3502404B2 true JP3502404B2 (ja) | 2004-03-02 |
Family
ID=17951609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30597992A Expired - Lifetime JP3502404B2 (ja) | 1992-10-19 | 1992-10-19 | コンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3502404B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3524337B2 (ja) | 1997-07-25 | 2004-05-10 | キヤノン株式会社 | バス管理装置及びそれを有する複合機器の制御装置 |
-
1992
- 1992-10-19 JP JP30597992A patent/JP3502404B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06131290A (ja) | 1994-05-13 |
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