JP3493525B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JP3493525B2 JP3493525B2 JP33641393A JP33641393A JP3493525B2 JP 3493525 B2 JP3493525 B2 JP 3493525B2 JP 33641393 A JP33641393 A JP 33641393A JP 33641393 A JP33641393 A JP 33641393A JP 3493525 B2 JP3493525 B2 JP 3493525B2
- Authority
- JP
- Japan
- Prior art keywords
- storage area
- signal
- input
- output
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、別々に管理されたプロ
グラムを同時並列処理するプログラマブルコントローラ
（以下、「ＰＣ」という）に関するものである。 【０００２】 【従来の技術及び発明が解決しようとする課題】一般的
なＰＣのプログラムの構造は、繰り返し走査されて演算
処理されるメインプログラムに、タイマ割り込や外部か
らの割り込みによって起動されるプログラムを付け加え
た形になっている。このようなＰＣのシーケンスプログ
ラムを作成する場合には、個々の出力条件を一連のプロ
グラムの中に組み込まなければならないのでプログラム
が複雑になったり、また出力条件とは関係のないプログ
ラムの変更などがあった場合でもその影響を受けるた
め、プログラムの変更作業に時間を要し、しかも変更ミ
スを起こし易かった。また、作成されたシーケンスプロ
グラムが複雑、かつ膨大な量の場合には、前述したよう
にそのプログラムが一本化されているために一走査に時
間を要し、高速化を図ることができなかった。 【０００３】また、一般的なプログラマブルコントロー
ラでは、ビット信号のオン・オフ状態を格納する記憶領
域は一つであり、条件演算で参照する領域が演算結果の
書き込みにより影響を受けることからプログラムの書き
順によりプログラムの実行結果が影響を受けるため、そ
のことを考慮してプログラムの作成を行わなければなら
なかった。 【０００４】さらに、例えば、図５（ａ）に示すように
モータの正転・逆転のような出力を連続したステージに
プログラムした場合、一走査分重なって出力されるた
め、ラダーのように出力条件命令を付けて回避している
が、プログラムが複雑になっていた。また同図（ｂ）を
プログラムした場合、ステージＳ５がオンしてその入力
Ｉ５が既にオンしていたとき、外部でのステージ条件を
使用していた場合によく起こるトラブルで、ステージ１
０で使用している入力Ｉ５の条件が一走査もオンしない
ことがあった。 【０００５】本発明は、このような課題を解決するため
になされたもので、装置が安全に動作するために必要な
条件及びその処理プログラムと通常のプログラムとを切
り離して別個管理できるようにして、プログラムの変更
等の管理レベルの細分化を可能にすると共に、別々に管
理されたプログラムを並列に高速処理できるＰＣ、ま
た、プログラムの書き順によってプログラムの実行結果
が影響を受けることのないＰＣを得ることを目的とす
る。 【０００６】 【課題を解決するための手段】本発明に係るプログラマ
ブルコントローラは、メインプログラムが格納される第
１記憶部と、２系統の入出力端子が設けられ、入力信号
と出力信号及び内部信号とが格納される書き込み用記憶
領域、及びその書き込み用記憶領域に格納された前記入
出力信号及び内部信号が書き写される読み出し用記憶領
域を有する第２記憶部と、入出力判定処理プログラムが
格納される第３記憶部と、メインプログラムを第２記憶
部の読み出し用記憶領域内の入出力信号及び内部信号を
参照しつつ実行・演算し、その演算結果の出力信号及び
内部信号をその第２記憶部の書き込み用記憶領域に格納
する第１ＣＰＵと、この第１ＣＰＵがメインプログラム
を実行している間に、入出力判定処理プログラムを第２
記憶部の読み出し用記憶領域内の入出力信号及び内部信
号を参照しつつ実行し、そのプログラムの実行により、
第２記憶部の読み出し用記憶領域に書き写された出力信
号を外部に転送する際には、その出力信号が所定の条件
を満たしているかどうかを判定し、前記条件を満たして
いるときはそのまま外部に転送し、前記条件を満たして
いないときは所定の演算処理を行ってその異常に対応し
た信号を生成して外部に転送し、また、外部からの入力
信号を読み取ったときは第２記憶部の書き込み用記憶領
域に格納する第２ＣＰＵとを備え、第１ＣＰＵは、メイ
ンプログラムの演算処理を終了する度に、第２記憶部の
書き込み用記憶領域に格納した出力信号と内部信号、及
び第２ＣＰＵによりその書き込み用記憶領域に格納され
た入力信号を第２記憶部の読み出し用記憶領域に書き写
す。 【０００７】 【作用】本発明においては、第１ＣＰＵは、メインプロ
グラムの演算処理を終了する度に、第２記憶部の書き込
み用記憶領域に格納した出力信号と内部信号、及び第２
ＣＰＵにより格納された入力信号をその第２記憶部の読
み出し用記憶領域に書き写し、第２ＣＰＵは、第１ＣＰ
Ｕがメインプログラムを実行している間に、入出力判定
処理プログラムを第２記憶部の読み出し用記憶領域内の
入出力信号及び内部信号を参照しつつ実行する。 【０００８】 【０００９】 【実施例】図１は本発明の一実施例に係るＰＣのＣＰＵ
モジュールのハード構成を示すブロック図、図２は双方
向ＲＡＭの構成図、図３は２ＣＰＵが双方向ＲＡＭにア
クセスするタイミングを示すタイミングチャート、図４
は本実施例の動作を説明するためのフローチャートであ
る。 【００１０】図において、１はＰＣのＣＰＵモジュー
ル、２はメインプログラムが格納されている本発明の第
１記憶部のＲＡＭ、３は第２記憶部の一例を示す双方向
ＲＡＭで、図２に示すようにＣＰＵ６によって書き込ま
れる外部の入力信号及びＣＰＵ４のメインプログラム実
行・演算による出力信号と内部信号が格納される書き込
み用記憶領域と、その書き込み用記憶領域に格納された
その入出力信号及び内部信号が書き写される読み出し用
記憶領域とを備えている。 【００１１】前記のＣＰＵ４は、本発明の第１ＣＰＵの
機能を有し、ＲＯＭ５に格納されたシステムプログラム
に基づいてＲＡＭ２のメインプログラムを実行・演算す
る。メインプログラム演算の際、図３に示すように関連
する入出力信号及び内部信号を双方向ＲＡＭ３の読み出
し用記憶領域から読み出して参照し、その演算結果の出
力信号及び内部信号を双方向ＲＡＭ３の書き込み用記憶
領域に格納する。そして、メインプログラムの一走査が
終了すると、双方向ＲＡＭ３の書き込み用記憶領域に格
納した出力信号及び内部信号を読み出し用記憶領域に書
き写す。このとき、ＣＰＵ６によって格納される外部の
入力信号も読み出し用記憶領域に書き写す。この転送処
理が終了すると、再び、読み出し用記憶領域に書き写し
た入出力信号及び内部信号を参照しつつメインプログラ
ムを実行・演算し、その結果の出力信号及び内部信号を
書き込み用記憶領域に格納する。このように、メインプ
ログラを一走査終了する毎に書き込み用記憶領域に格納
した各信号を読み出し用記憶領域に書き写すようになっ
ている。 【００１２】ＣＰＵ６は、本発明の第２ＣＰＵの機能を
有し、ＣＰＵ４がメインプログラムを実行している間、
ＲＯＭ７に格納されたシステムプログラムに基づいてＲ
ＡＭ８（第３記憶部）の入出力判定処理プログラムを実
行する。読み出し用記憶領域に書き写された出力信号を
外部に転送する際、図３に示すようにその出力信号が所
定の条件を満たしているかどうかを判定するために必要
な入出力信号及び内部信号を読み出し用記憶領域から読
み出す。条件を満たしているときには入出力用ＩＦ（イ
ンタフェース）１０を介して出力モジュール２１にその
まま転送し、前記条件を満たしていないときには、所定
の演算処理を行って当該異常に対応する信号を生成し、
入出力用ＩＦ１０を介して出力モジュール２１に転送す
る。また、ＣＰＵ６は、入力モジュール２０を介して入
出力用ＩＦ１０に信号が入力されると、その入力信号を
出力信号に関連する事項として読み取む。このとき、入
力信号に異常ありと判断したときには例えばＰＣ一時停
止あるいは停止処理を行うためのポーズ状態にして双方
向ＲＡＭ３の書き込み用記憶領域に格納する。 【００１３】なお、前述した入出力判定処理プログラム
は、入出力信号がそれぞれに条件を満たしているかどう
かを判定するためのプログラムと、条件を満たしていな
いときにその異常に対応した処理を施すためのプログラ
ムとから構成され、以下に示す内容がプログラム化され
ている。 （Ａ）ＰＣの運転状態やプログラム実行の全体又は部
分、或いは出力動作の全体又は部分を制御する条件とそ
の場合の制御内容。 （Ｂ）出力ＯＮ（又はＯＦＦ）動作の正常／異常判定条
件。動作確認信号と動作監視時間。インタロック条件
（動作条件／禁止条件）。 （Ｃ）出力動作異常判定時の処理内容。 【００１４】９はユーザがアプリケーションで使用する
リード／ライトの対象の数値や文字等のデータが格納さ
れるＲＡＭ、１１は表示装置２２と接続されたＩＦで、
この表示装置２２は、双方向ＲＡＭ３の読み出し用記憶
領域に書き写されるそれぞれの信号を逐次表示するよう
になっている。 【００１５】前記のように構成されたＰＣにおいて図４
のフローチャートに基づいて動作を説明する。ここでは
説明の便宜上、ＲＵＮ開始処理（初期設定）が終了し、
さらにはＣＰＵ４がＲＡＭ２のメインプログラムを一走
査終了したものとする（Ｓ１〜Ｓ６）。このとき、ＣＰ
Ｕ４は、双方向ＲＡＭ３の書き込み用記憶領域に格納し
た出力信号及び内部信号と、ＣＰＵ６によって格納され
た外部の入力信号を読み出し用記憶領域にそれぞれ書き
写す（Ｓ７）。そして、再びメインプログラムの実行を
開始し（Ｓ１）、プログラムの命令がビット処理命令の
ときには（Ｓ２）、その命令に従って演算してその結果
を双方向ＲＡＭ３の書き込み用記憶領域に格納し（Ｓ
３）、また命令が条件命令のときには（Ｓ２）、それに
関連する入出力信号及び内部信号を読み出し用記憶領域
から読み出して参照する（Ｓ４）。そして、プログラム
命令がＥＮＤ命令かどうかを判定する（Ｓ５）。ＥＮＤ
命令のときはステップ６に進が、ＥＮＤ命令でないとき
はステップ２に戻って命令に従う。この一連の動作は、
メインプログラムの命令に従って順次に行い、その演算
結果の出力及び内部信号を書き込み用記憶領域に格納し
ていく（Ｓ２〜Ｓ５）。 【００１６】このとき、ＣＰＵ６は、双方向ＲＡＭ３の
読み出し用記憶領域に格納された出力信号及び外部から
入力される信号をＲＡＭ８に格納されている入出力判定
処理プログラムに基づいて処理しており、双方向ＲＡＭ
３の読み出し用記憶領域に格納された出力信号を外部に
転送するとき、読み出し用記憶領域に書き写された関連
の入出力信号及び内部信号を参照しながらその出力信号
が所定の条件を満たしているかどうかを判定する（Ｓ１
１）。条件を満たしているときにはそのままの状態で入
出力用Ｉ／Ｆ１０を介して出力モジュール２１に転送し
（Ｓ１２）、また条件を満たしていないときには、所定
の演算処理を行って当該異常に対応した信号を生成し
て、その信号を入出力用Ｉ／Ｆ１０を介して出力モジュ
ール２１に転送する（Ｓ１２）。 【００１７】そして、出力信号に対する応答の信号が入
力モジュール２０に入力されると、ＣＰＵ６は、その入
力信号を取り込み（Ｓ１３）、所定の条件を満たしてい
るかどうかを、その信号に関連する入出力信号及び内部
信号を参照しながら判断する（Ｓ１４）。条件を満たし
ているときにはそのままの状態を双方向ＲＡＭ３の書き
込み用記憶領域に格納し、条件を満たしていないときに
は、例えばＰＣ一時停止をさせるためのポーズ状態にし
て書き込み用記憶領域に格納する。このとき、読み出し
用記憶領域に格納されている入出力信号及び内部信号の
内容がＩ／Ｆ１１を介して表示装置２２に表示される。 【００１８】一方、ＣＰＵ４が、メインプログラム実行
中にＥＮＤ命令を確認すると（Ｓ５）、そのプログラム
の実行を終了し（Ｓ６）、双方向ＲＡＭ３の書き込み用
記憶領域に書き込んだ演算結果の出力及び内部信号とＣ
ＰＵ６によって書き込まれた入力信号とを双方向ＲＡＭ
３の読み出し用記憶領域に書き写し（Ｓ７）、ＣＰＵ６
と共に前記と同様の動作を繰り返し行う。 【００１９】なお、前記の実施例では、双方向ＲＡＭ３
に書き込み用記憶領域と読み出し用記憶領域とを設け、
その書き込み用記憶領域に書き込んだ各信号を読み出し
用記憶領域に書き写すことについて例示したが、書き込
み用のインデックスレジスタと読み出し用のインデック
スレジスタを準備し、メインプログラム走査毎に書き込
み用と読み出し用のインデックスアドレスデータを入れ
変えるようにしてもよい。また、書き込み用記憶領域に
書き込んだ各信号を読み出し用記憶領域に書き写す機能
をＣＰＵ６に持たせてもよい。この場合、ＣＰＵ４がメ
インプログラムの実行を終了したときにその旨を知らせ
る信号をＣＰＵ６に出力して信号書き写しのタイミング
を与えるようにする。 【００２０】 【発明の効果】以上のように本発明によれば、メインプ
ログラムと入出力判定処理プログラムとをそれぞれ分離
して独立に管理するようにしたので、動作順等の変更が
必要になった場合でも変わらない入出力判定処理プログ
ラムを別個管理することができ、プログラムの変更等の
管理レベルの細分化が可能になり、さらには、メインプ
ログラムにインタロックや監視時間等の安全回路を入れ
る必要がなくなったために、シーケンス変更によるプロ
グラム変更の作業が容易になるという効果が得られてい
る。 【００２１】また、第２記憶部の双方向ＲＡＭに書き込
み用記憶領域と読み出し用記憶領域とを設けたため、以
下の通りの効果が得られている。 （１）２つのＣＰＵがそれぞれのプログラムを同時に並
列処理でき、しかも高速走査が可能になっている。 （２）メイプログラム実行中、読み出し用記憶領域内の
各種信号が変化しないため、プログラムの書き順による
動作の違いが生じなくなり、オルタネート動作等のプロ
グラムを簡単に作ることができる。また表示部が実際の
状況を表示することができる。 （３）また、正転、逆転のような出力を連続したステー
ジにプログラムした場合でも、前の出力（オフ）が読み
出し用記憶領域に、後の出力（オン）が書き込み用記憶
領域に格納される形となるので、従来のように出力条件
命令を付けるという複雑なプログラムを要しない。さら
に、ステージの移行条件が最初から成立していた場合、
外部でそのステージ条件を使用していた場合によく起こ
るトラブル、すなわちステージを通過したのにステージ
条件が一走査もオンしないということがなくなってい
る。
グラムを同時並列処理するプログラマブルコントローラ
（以下、「ＰＣ」という）に関するものである。 【０００２】 【従来の技術及び発明が解決しようとする課題】一般的
なＰＣのプログラムの構造は、繰り返し走査されて演算
処理されるメインプログラムに、タイマ割り込や外部か
らの割り込みによって起動されるプログラムを付け加え
た形になっている。このようなＰＣのシーケンスプログ
ラムを作成する場合には、個々の出力条件を一連のプロ
グラムの中に組み込まなければならないのでプログラム
が複雑になったり、また出力条件とは関係のないプログ
ラムの変更などがあった場合でもその影響を受けるた
め、プログラムの変更作業に時間を要し、しかも変更ミ
スを起こし易かった。また、作成されたシーケンスプロ
グラムが複雑、かつ膨大な量の場合には、前述したよう
にそのプログラムが一本化されているために一走査に時
間を要し、高速化を図ることができなかった。 【０００３】また、一般的なプログラマブルコントロー
ラでは、ビット信号のオン・オフ状態を格納する記憶領
域は一つであり、条件演算で参照する領域が演算結果の
書き込みにより影響を受けることからプログラムの書き
順によりプログラムの実行結果が影響を受けるため、そ
のことを考慮してプログラムの作成を行わなければなら
なかった。 【０００４】さらに、例えば、図５（ａ）に示すように
モータの正転・逆転のような出力を連続したステージに
プログラムした場合、一走査分重なって出力されるた
め、ラダーのように出力条件命令を付けて回避している
が、プログラムが複雑になっていた。また同図（ｂ）を
プログラムした場合、ステージＳ５がオンしてその入力
Ｉ５が既にオンしていたとき、外部でのステージ条件を
使用していた場合によく起こるトラブルで、ステージ１
０で使用している入力Ｉ５の条件が一走査もオンしない
ことがあった。 【０００５】本発明は、このような課題を解決するため
になされたもので、装置が安全に動作するために必要な
条件及びその処理プログラムと通常のプログラムとを切
り離して別個管理できるようにして、プログラムの変更
等の管理レベルの細分化を可能にすると共に、別々に管
理されたプログラムを並列に高速処理できるＰＣ、ま
た、プログラムの書き順によってプログラムの実行結果
が影響を受けることのないＰＣを得ることを目的とす
る。 【０００６】 【課題を解決するための手段】本発明に係るプログラマ
ブルコントローラは、メインプログラムが格納される第
１記憶部と、２系統の入出力端子が設けられ、入力信号
と出力信号及び内部信号とが格納される書き込み用記憶
領域、及びその書き込み用記憶領域に格納された前記入
出力信号及び内部信号が書き写される読み出し用記憶領
域を有する第２記憶部と、入出力判定処理プログラムが
格納される第３記憶部と、メインプログラムを第２記憶
部の読み出し用記憶領域内の入出力信号及び内部信号を
参照しつつ実行・演算し、その演算結果の出力信号及び
内部信号をその第２記憶部の書き込み用記憶領域に格納
する第１ＣＰＵと、この第１ＣＰＵがメインプログラム
を実行している間に、入出力判定処理プログラムを第２
記憶部の読み出し用記憶領域内の入出力信号及び内部信
号を参照しつつ実行し、そのプログラムの実行により、
第２記憶部の読み出し用記憶領域に書き写された出力信
号を外部に転送する際には、その出力信号が所定の条件
を満たしているかどうかを判定し、前記条件を満たして
いるときはそのまま外部に転送し、前記条件を満たして
いないときは所定の演算処理を行ってその異常に対応し
た信号を生成して外部に転送し、また、外部からの入力
信号を読み取ったときは第２記憶部の書き込み用記憶領
域に格納する第２ＣＰＵとを備え、第１ＣＰＵは、メイ
ンプログラムの演算処理を終了する度に、第２記憶部の
書き込み用記憶領域に格納した出力信号と内部信号、及
び第２ＣＰＵによりその書き込み用記憶領域に格納され
た入力信号を第２記憶部の読み出し用記憶領域に書き写
す。 【０００７】 【作用】本発明においては、第１ＣＰＵは、メインプロ
グラムの演算処理を終了する度に、第２記憶部の書き込
み用記憶領域に格納した出力信号と内部信号、及び第２
ＣＰＵにより格納された入力信号をその第２記憶部の読
み出し用記憶領域に書き写し、第２ＣＰＵは、第１ＣＰ
Ｕがメインプログラムを実行している間に、入出力判定
処理プログラムを第２記憶部の読み出し用記憶領域内の
入出力信号及び内部信号を参照しつつ実行する。 【０００８】 【０００９】 【実施例】図１は本発明の一実施例に係るＰＣのＣＰＵ
モジュールのハード構成を示すブロック図、図２は双方
向ＲＡＭの構成図、図３は２ＣＰＵが双方向ＲＡＭにア
クセスするタイミングを示すタイミングチャート、図４
は本実施例の動作を説明するためのフローチャートであ
る。 【００１０】図において、１はＰＣのＣＰＵモジュー
ル、２はメインプログラムが格納されている本発明の第
１記憶部のＲＡＭ、３は第２記憶部の一例を示す双方向
ＲＡＭで、図２に示すようにＣＰＵ６によって書き込ま
れる外部の入力信号及びＣＰＵ４のメインプログラム実
行・演算による出力信号と内部信号が格納される書き込
み用記憶領域と、その書き込み用記憶領域に格納された
その入出力信号及び内部信号が書き写される読み出し用
記憶領域とを備えている。 【００１１】前記のＣＰＵ４は、本発明の第１ＣＰＵの
機能を有し、ＲＯＭ５に格納されたシステムプログラム
に基づいてＲＡＭ２のメインプログラムを実行・演算す
る。メインプログラム演算の際、図３に示すように関連
する入出力信号及び内部信号を双方向ＲＡＭ３の読み出
し用記憶領域から読み出して参照し、その演算結果の出
力信号及び内部信号を双方向ＲＡＭ３の書き込み用記憶
領域に格納する。そして、メインプログラムの一走査が
終了すると、双方向ＲＡＭ３の書き込み用記憶領域に格
納した出力信号及び内部信号を読み出し用記憶領域に書
き写す。このとき、ＣＰＵ６によって格納される外部の
入力信号も読み出し用記憶領域に書き写す。この転送処
理が終了すると、再び、読み出し用記憶領域に書き写し
た入出力信号及び内部信号を参照しつつメインプログラ
ムを実行・演算し、その結果の出力信号及び内部信号を
書き込み用記憶領域に格納する。このように、メインプ
ログラを一走査終了する毎に書き込み用記憶領域に格納
した各信号を読み出し用記憶領域に書き写すようになっ
ている。 【００１２】ＣＰＵ６は、本発明の第２ＣＰＵの機能を
有し、ＣＰＵ４がメインプログラムを実行している間、
ＲＯＭ７に格納されたシステムプログラムに基づいてＲ
ＡＭ８（第３記憶部）の入出力判定処理プログラムを実
行する。読み出し用記憶領域に書き写された出力信号を
外部に転送する際、図３に示すようにその出力信号が所
定の条件を満たしているかどうかを判定するために必要
な入出力信号及び内部信号を読み出し用記憶領域から読
み出す。条件を満たしているときには入出力用ＩＦ（イ
ンタフェース）１０を介して出力モジュール２１にその
まま転送し、前記条件を満たしていないときには、所定
の演算処理を行って当該異常に対応する信号を生成し、
入出力用ＩＦ１０を介して出力モジュール２１に転送す
る。また、ＣＰＵ６は、入力モジュール２０を介して入
出力用ＩＦ１０に信号が入力されると、その入力信号を
出力信号に関連する事項として読み取む。このとき、入
力信号に異常ありと判断したときには例えばＰＣ一時停
止あるいは停止処理を行うためのポーズ状態にして双方
向ＲＡＭ３の書き込み用記憶領域に格納する。 【００１３】なお、前述した入出力判定処理プログラム
は、入出力信号がそれぞれに条件を満たしているかどう
かを判定するためのプログラムと、条件を満たしていな
いときにその異常に対応した処理を施すためのプログラ
ムとから構成され、以下に示す内容がプログラム化され
ている。 （Ａ）ＰＣの運転状態やプログラム実行の全体又は部
分、或いは出力動作の全体又は部分を制御する条件とそ
の場合の制御内容。 （Ｂ）出力ＯＮ（又はＯＦＦ）動作の正常／異常判定条
件。動作確認信号と動作監視時間。インタロック条件
（動作条件／禁止条件）。 （Ｃ）出力動作異常判定時の処理内容。 【００１４】９はユーザがアプリケーションで使用する
リード／ライトの対象の数値や文字等のデータが格納さ
れるＲＡＭ、１１は表示装置２２と接続されたＩＦで、
この表示装置２２は、双方向ＲＡＭ３の読み出し用記憶
領域に書き写されるそれぞれの信号を逐次表示するよう
になっている。 【００１５】前記のように構成されたＰＣにおいて図４
のフローチャートに基づいて動作を説明する。ここでは
説明の便宜上、ＲＵＮ開始処理（初期設定）が終了し、
さらにはＣＰＵ４がＲＡＭ２のメインプログラムを一走
査終了したものとする（Ｓ１〜Ｓ６）。このとき、ＣＰ
Ｕ４は、双方向ＲＡＭ３の書き込み用記憶領域に格納し
た出力信号及び内部信号と、ＣＰＵ６によって格納され
た外部の入力信号を読み出し用記憶領域にそれぞれ書き
写す（Ｓ７）。そして、再びメインプログラムの実行を
開始し（Ｓ１）、プログラムの命令がビット処理命令の
ときには（Ｓ２）、その命令に従って演算してその結果
を双方向ＲＡＭ３の書き込み用記憶領域に格納し（Ｓ
３）、また命令が条件命令のときには（Ｓ２）、それに
関連する入出力信号及び内部信号を読み出し用記憶領域
から読み出して参照する（Ｓ４）。そして、プログラム
命令がＥＮＤ命令かどうかを判定する（Ｓ５）。ＥＮＤ
命令のときはステップ６に進が、ＥＮＤ命令でないとき
はステップ２に戻って命令に従う。この一連の動作は、
メインプログラムの命令に従って順次に行い、その演算
結果の出力及び内部信号を書き込み用記憶領域に格納し
ていく（Ｓ２〜Ｓ５）。 【００１６】このとき、ＣＰＵ６は、双方向ＲＡＭ３の
読み出し用記憶領域に格納された出力信号及び外部から
入力される信号をＲＡＭ８に格納されている入出力判定
処理プログラムに基づいて処理しており、双方向ＲＡＭ
３の読み出し用記憶領域に格納された出力信号を外部に
転送するとき、読み出し用記憶領域に書き写された関連
の入出力信号及び内部信号を参照しながらその出力信号
が所定の条件を満たしているかどうかを判定する（Ｓ１
１）。条件を満たしているときにはそのままの状態で入
出力用Ｉ／Ｆ１０を介して出力モジュール２１に転送し
（Ｓ１２）、また条件を満たしていないときには、所定
の演算処理を行って当該異常に対応した信号を生成し
て、その信号を入出力用Ｉ／Ｆ１０を介して出力モジュ
ール２１に転送する（Ｓ１２）。 【００１７】そして、出力信号に対する応答の信号が入
力モジュール２０に入力されると、ＣＰＵ６は、その入
力信号を取り込み（Ｓ１３）、所定の条件を満たしてい
るかどうかを、その信号に関連する入出力信号及び内部
信号を参照しながら判断する（Ｓ１４）。条件を満たし
ているときにはそのままの状態を双方向ＲＡＭ３の書き
込み用記憶領域に格納し、条件を満たしていないときに
は、例えばＰＣ一時停止をさせるためのポーズ状態にし
て書き込み用記憶領域に格納する。このとき、読み出し
用記憶領域に格納されている入出力信号及び内部信号の
内容がＩ／Ｆ１１を介して表示装置２２に表示される。 【００１８】一方、ＣＰＵ４が、メインプログラム実行
中にＥＮＤ命令を確認すると（Ｓ５）、そのプログラム
の実行を終了し（Ｓ６）、双方向ＲＡＭ３の書き込み用
記憶領域に書き込んだ演算結果の出力及び内部信号とＣ
ＰＵ６によって書き込まれた入力信号とを双方向ＲＡＭ
３の読み出し用記憶領域に書き写し（Ｓ７）、ＣＰＵ６
と共に前記と同様の動作を繰り返し行う。 【００１９】なお、前記の実施例では、双方向ＲＡＭ３
に書き込み用記憶領域と読み出し用記憶領域とを設け、
その書き込み用記憶領域に書き込んだ各信号を読み出し
用記憶領域に書き写すことについて例示したが、書き込
み用のインデックスレジスタと読み出し用のインデック
スレジスタを準備し、メインプログラム走査毎に書き込
み用と読み出し用のインデックスアドレスデータを入れ
変えるようにしてもよい。また、書き込み用記憶領域に
書き込んだ各信号を読み出し用記憶領域に書き写す機能
をＣＰＵ６に持たせてもよい。この場合、ＣＰＵ４がメ
インプログラムの実行を終了したときにその旨を知らせ
る信号をＣＰＵ６に出力して信号書き写しのタイミング
を与えるようにする。 【００２０】 【発明の効果】以上のように本発明によれば、メインプ
ログラムと入出力判定処理プログラムとをそれぞれ分離
して独立に管理するようにしたので、動作順等の変更が
必要になった場合でも変わらない入出力判定処理プログ
ラムを別個管理することができ、プログラムの変更等の
管理レベルの細分化が可能になり、さらには、メインプ
ログラムにインタロックや監視時間等の安全回路を入れ
る必要がなくなったために、シーケンス変更によるプロ
グラム変更の作業が容易になるという効果が得られてい
る。 【００２１】また、第２記憶部の双方向ＲＡＭに書き込
み用記憶領域と読み出し用記憶領域とを設けたため、以
下の通りの効果が得られている。 （１）２つのＣＰＵがそれぞれのプログラムを同時に並
列処理でき、しかも高速走査が可能になっている。 （２）メイプログラム実行中、読み出し用記憶領域内の
各種信号が変化しないため、プログラムの書き順による
動作の違いが生じなくなり、オルタネート動作等のプロ
グラムを簡単に作ることができる。また表示部が実際の
状況を表示することができる。 （３）また、正転、逆転のような出力を連続したステー
ジにプログラムした場合でも、前の出力（オフ）が読み
出し用記憶領域に、後の出力（オン）が書き込み用記憶
領域に格納される形となるので、従来のように出力条件
命令を付けるという複雑なプログラムを要しない。さら
に、ステージの移行条件が最初から成立していた場合、
外部でそのステージ条件を使用していた場合によく起こ
るトラブル、すなわちステージを通過したのにステージ
条件が一走査もオンしないということがなくなってい
る。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰＣのＣＰＵモジュー
ルのハード構成を示すブロック図である。 【図２】双方向ＲＡＭの構成図である。 【図３】２ＣＰＵが双方向ＲＡＭにアクセスするタイミ
ングを示すタイミングチャートである。 【図４】本実施例の動作を説明するためのフローチャー
トである。 【図５】従来の課題を説明するための説明図である。
ルのハード構成を示すブロック図である。 【図２】双方向ＲＡＭの構成図である。 【図３】２ＣＰＵが双方向ＲＡＭにアクセスするタイミ
ングを示すタイミングチャートである。 【図４】本実施例の動作を説明するためのフローチャー
トである。 【図５】従来の課題を説明するための説明図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05B 19/05
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 メインプログラムが格納される第１記憶
部と、 ２系統の入出力端子が設けられ、入力信号と出力信号及
び内部信号とが格納される書き込み用記憶領域、及びそ
の書き込み用記憶領域に格納された前記入出力信号及び
内部信号が書き写される読み出し用記憶領域を有する第
２記憶部と、 入出力判定処理プログラムが格納される第３記憶部と、前記の メインプログラムを前記第２記憶部の読み出し用
記憶領域内の入出力信号及び内部信号を参照しつつ実行
・演算し、その演算結果の出力信号及び内部信号をその
第２記憶部の書き込み用記憶領域に格納する第１ＣＰＵ
と、この第１ＣＰＵがメインプログラムを実行している間
に、前記の入出力判定処理プログラムを前記第２記憶部
の読み出し用記憶領域内の入出力信号及び内部信号を参
照しつつ実行し、そのプログラムの実行により、前記第
２記憶部の読み出し用記憶領域に書き写された前記出力
信号を外部に転送する際には、その出力信号が所定の条
件を満たしているかどうかを判定し、前記条件を満たし
ているときはそのまま外部に転送し、前記条件を満たし
ていないときは所定の演算処理を行って当該異常に対応
した信号を生成して外部に転送し、また、外部からの入
力信号を読み取ったときは前記第２記憶部の書き込み用
記憶領域に格納する 第２ＣＰＵとを備え、前記第１ＣＰＵは、前記のメインプログラムの演算処理
を終了する度に、前記第２記憶部の書き込み用記憶領域
に格納した出力信号と内部信号、及び前記第２ＣＰＵに
よりその書き込み用記憶領域に格納された入力信号を前
記第２記憶部の読み出し用記憶領域に書き写す ことを特
徴とするプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33641393A JP3493525B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33641393A JP3493525B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199795A JPH07199795A (ja) | 1995-08-04 |
| JP3493525B2 true JP3493525B2 (ja) | 2004-02-03 |
Family
ID=18298876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33641393A Expired - Fee Related JP3493525B2 (ja) | 1993-12-28 | 1993-12-28 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493525B2 (ja) |
-
1993
- 1993-12-28 JP JP33641393A patent/JP3493525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07199795A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2526688B2 (ja) | プログラマブルコントロ―ラおよびシ―ケンスプログラムの部分実行方法 | |
| JP2875842B2 (ja) | プログラマブルコントローラ | |
| JPH04133102A (ja) | プログラマブル・コントローラ及びその制御方法 | |
| JP3493525B2 (ja) | プログラマブルコントローラ | |
| US4807178A (en) | Programmable sequence controller having indirect and direct input/output apparatus | |
| JPH08243276A (ja) | ミシンの制御装置及びその制御方法 | |
| JPS6410854B2 (ja) | ||
| KR950005523B1 (ko) | 프로그램어블 로직 콘트롤러의 스텝 런 처리방법 | |
| JP3024719B2 (ja) | プログラマブルコントローラの演算処理方法 | |
| JP2687476B2 (ja) | ベクトルデータ処理装置 | |
| JP2621477B2 (ja) | インサーキット・エミュレータ | |
| JP3171615B2 (ja) | データ転送のリトライ制御方式 | |
| JP2803394B2 (ja) | サーボモータの制御装置 | |
| JPH0635757A (ja) | Ｃｐｕの異常検出装置 | |
| JPH05173832A (ja) | トレース制御機構 | |
| JPH0159608B2 (ja) | ||
| JPS595931B2 (ja) | 演算処理システムのアドレス停止方式 | |
| JPH1153224A (ja) | ウォッチドッグタイマ及びマイクロコンピュータ | |
| JPS63126007A (ja) | プログラマブル・コントロ−ラ | |
| JPS58221405A (ja) | プログラマブル・コントロ−ラ | |
| JPS62241041A (ja) | 情報処理装置 | |
| JPH0553790A (ja) | コントローラメモリの保護方法及び装置 | |
| JPH07253908A (ja) | メモリアクセス装置 | |
| JPH0154729B2 (ja) | ||
| JPS59168552A (ja) | プログラムリトライによる暴走防止方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |