JP3490840B2 - データ復調器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、磁気もしくは光を使用
した記録再生装置または再生装置あるいはＬＳＩに利用
されて、ＰＬＬを必要とするデータ復調器に関する。

【０００２】

【従来の技術】記録再生装置の復調回路として、特開平
８−３６８３６号公報に記載された先行技術があり、こ
れと同等のブロック図を図８に示す。このデータ復調回
路は、基準カウント開始値及び帰還した補正値が入力さ
れる加減算器１０１と、与えられたカウント情報に基づ
き動作して同期信号を生成するメインカウンタ１０２
と、このメインカウンタ１０２と再生データとの位相ず
れを検出するために上記メインカウンタ１０２のカウン
ト値をラッチする位相ラッチ回路１０３と、この位相ラ
ッチ回路１０３の出力から位相差情報を生成し、この位
相差情報を蓄積した累積情報と上記位相差情報とを加減
算器１０４で加減算し、この加減算結果を任意の値ｎで
除算した価の整数値を補正値として上記メインカウンタ
１０２の設定値に加減算し、その結果を上記メインカウ
ンタ１０２に与えるアキュムレータ１１０とを備えてお
り、回路化する場合にはデジタル回路のみでＰＬＬ回路
を構成でき、アナログ回路で構成したＰＬＬよりも外部
部品の削減が可能かつＬＳＩ化しやすい利点がある。

【０００３】この回路の動作について図８を用いて説明
する。図８において、メインカウンタ１０２は加減算器
１０１の情報をロードし、減算カウントを行い、カウン
タ情報が０になると再度加減算器１０１の情報をロード
し、その数値の減算カウントを繰り返す。このカウンタ
動作がアナログＰＬＬの１／ｎクロック出力に相当す
る。位相ラッチ回路１０３と加減算器１０４とで位相比
較器を構成する。ラッチ回路１０３は、メインカウンタ
１０２のカウント情報を再生データのエッジでラッチ
し、加減算器１０４は、ラッチ回路１０３のラッチ情報
と位相比較のための基準となる中心値Ｃの入力によりメ
インカウンタ１０２と再生データ入力タイミングとの位
相差を出力する。中心値Ｃは、加減算器１０１に入力す
る基準カウント開始値の１／２の値に設定する。これ
は、メインカウンタ１０２の減算カウントの中央値を入
力データの位相基準値にするためである。加減算器１０
５とラッチ回路１０７とで位相差を累積加減算する。上
記ラッチ回路１０７と加減算器１０６において、再生デ
ータのエッジで位相差情報を作成しており、再生データ
のエッジにより遅延したタイミングでないと位相を累積
することができないため、遅延器１１１により入力デー
タを遅らせたタイミングでラッチ回路１０７に取り込む
タイミングを与える。加減算器１０９は、上記累積加減
算情報と位相差情報を乗算器１０８で乗算した乗算情報
を加減算し、その情報を除算器１１２で１／ｎにした整
数部を補正値として加減算器１０１に帰還させ、基準カ
ウント開始値と加減算して基準カウント開始値を補正す
る。このカウンタ１０２の動作から同期信号が生成さ
れ、再生データを同期信号に合わせて波形整形器１１３
で波形整形することにより同期したデータの復調が可能
になる。

【０００４】図９にメインカウンタ１０２にロードされ
るカウント開始値と帰還量の関係を示す。ダウンカウン
タのカウント開始値の基準値をＷ_o としてダウンカウン
トを開始する場合に、ウィンドウの中心値Ｃに対して時
間的にΔθ_k だけ位相がずれた位置で再生データが入力
されたときに、演算処理によって帰還量ΔＦが求めら
れ、次のダウンカウント開始時にロードされるカウント
情報がＷ_o −ΔＦに補正されてロードされ、再びダウン
カウントが開始される。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ復調器では、再生データのタイミング変動が
比較的小さい場合には有効であるが、実際の装置に使用
する場合にいくつかの問題点がある。以下にそれを説明
する。一般に、記録媒体、特に多数回記録可能な媒体に
ついては、媒体のいたるところに、磁気記録を例にする
とセクターフォーマットのデータシンク部で、書き継ぎ
点が存在する。一般に書き継ぎ点の前のデータの位相分
布と後の再生データの位相分布は大きくずれる可能性が
高い。図８に示す従来例においては、この問題について
の対策が考慮されていない。図１０に例で示すが、書き
継ぎ点すなわち不連続点があってその時点の前後でデー
タの位相分布が大きくずれていた場合でも再生データに
対する処理方法が変わらないとすると、アキュムレータ
のラッチ回路に保持された位相の累積情報が重みになっ
て、不連続点後のデータの位相分布に対する応答が遅く
なってしまい、最悪の場合は追従しきれなくなって、再
生データの同調エラーを起こすことになる。

【０００６】また、一般的に、記録媒体上で記録密度の
高い領域においては、隣り合う記録データの相互干渉が
生じるものであり、再生されたデータは大きなピークシ
フトを持つ。また、再生出力のＳ／Ｎ比が低い場合に
は、ノイズによる再生データのジッターが特に大きくな
る。ピークシフトやジッターが大きい場合には、たとえ
再生データの位相の分布の中心が同期信号の中心付近に
あったとしても、局所的には再生データが同期信号の中
心から大きく外れてしまうこともあり得る。ところが、
図８に示す従来例に述べられているが、再生データの取
り込みと、それによる位相情報の処理に一定の遅延時間
を必要としている。ここで、たまたま再生データのエッ
ジがメインカウンタのカウント０にあったとすると、そ
の再生データに対する位相の処理は次ぎのカウントフェ
ーズで行われる。すると本来のカウントフェーズでメイ
ンカウンタへ帰還が戻るべきところが、次のカウントフ
ェーズで帰還を返すことになり、ＰＬＬ回路において本
来期待していたとおりの演算処理結果が得られなくな
る。すなわち、カウントフェーズが切り替わる点から前
のある一定時間内において、取り込まれる再生データの
位相処理が正しく処理されない不感帯が存在することに
なる。図１１にその例を示す。この図では、ｋ番目のデ
ータがＴｉフェーズ内で処理されて、その結果をカウン
タのカウント開始値をロードする前に処理すべきとこ
ろ、不感帯にあるため、処理できずに再生データが検知
された次のフェーズにおいても、同期信号幅はｋ−１の
データで生成された同期信号幅のままになっている。こ
の結果、復調された同期データは、再生データとは異な
ったデータパターンになってしまっている。

【０００７】次に、同期信号の標準周期について考えて
みる。各種の記録再生装置または再生装置では、再生デ
ータは記録再生の方式ごとに異なる複数の基準パルス間
隔を持っている。たとえば、よく使用される２ＭＢ容量
でＭＦＭ方式のフレキシブル磁気装置の場合には２μ
ｓ、３μｓ，４μｓの基準パルス間隔を持つ。この装置
を例に考えると、これら３種類のパルス間隔に共通に同
期させる同期信号の周期としては１μｓを基準値とする
のが最も効率が良い。しかし、図１２に示すように、こ
の場合たとえば２μｓのパルス間隔に対しては同期信号
が２個、３μｓの場合３個、４μｓの場合４個必要にな
る。再生データが入力されないと新たな位相情報は得ら
れないので、帰還情報は更新されず同期信号の幅は変わ
らない。図１３はその関係を説明している。ｋ番目の再
生データが入力された場合に、その再生データの位相と
ｋ−１番目までの再生データの累積位相情報とが演算処
理され、次の周期信号幅Ｗｋが得られるが、同期信号
は、新たにｋ＋１番目の再生データが入力されるまで、
信号幅Ｗｋのままで繰り返される。図８に示す従来例に
おいては、ｎの除算処理で小数部を切り捨てているの
で、同じ同期信号が複数個連続する方式では、切り捨て
られた小数部が積算され誤差が拡大する。たとえば小数
部の値が０．９の場合４個連続するとその値は３．６と
なる。図８に示す従来例において、例えば１カウントを
６２．５ｎｓすなわち１μｓの周期を１６個のカウント
で分割することにすると、累積誤差の３．６は１６に対
する誤差としてはかなり大きな値になる。

【０００８】本発明は、このような従来の問題を解決す
るものであり、不正データに対する応答特性の向上と、
不感帯を回避し、ジッター増大を引き起こす小数の累積
誤差を低減することにより、精度の高い処理が得られる
優れたデータ復調器を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するために、デジタル回路のみで構成したＰＬＬ回路
を有するデータ復調器において、少数累積誤差対策回
路、不正データ検出リセット回路および不感帯回避回路
を付加することにより、動作を安定させるようにしたも
のであり、書き継ぎ点を有し、かつピークシフトの大き
い現実の装置においても、演算処理を速やかに行うとと
もに、不感帯を回避して演算の誤処理を無くし、また、
再生装置特有のデータパターンにおいても、小数の積算
誤差を低減することが可能になり、同期復調データのジ
ッターの低減が可能になる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、与えられたカウント情報に基づき動作して同期信号
を生成するメインカウンタと、このメインカウンタと再
生データとの位相ずれを検出するために上記メインカウ
ンタのカウント値をラッチする位相ラッチ回路と、この
位相ラッチ回路の出力から位相差情報を生成し、この位
相差情報を蓄積した累積情報と上記位相差情報とを加減
算し、この加減算結果を任意の値ｎで除算した価の整数
値を補正値として上記メインカウンタの設定値に加減算
し、その結果を上記メインカウンタに与える手段とを備
えたデータ復調器において、不正な再生データを検知し
た場合に検知後の再生データの同期化処理の応答を早く
する手段を備えたものであり、不正データに対する応答
性を向上させることができる。

【００１１】本発明の請求項２に記載の発明は、不正な
再生データを検知した場合に検知後の再生データの同期
化処理の応答を早くする手段として、連続する再生デー
タのパルス間隔を監視して不正なタイミングを検知した
場合にデータ復調器全体をリセットする回路と、リセッ
ト後に再生データへの同期信号の応答を速くするために
特定数の再生データが入力されるまで帰還利得を高くし
て、特定数の再生データが入力されると帰還利得を小さ
くする切り替え回路とを備えたものであり、不正データ
に対する応答性をより向上させることができる。

【００１２】本発明の請求項３に記載の発明は、与えら
れたカウント情報に基づき動作して同期信号を生成する
メインカウンタと、このメインカウンタと再生データと
の位相ずれを検出するために上記メインカウンタのカウ
ント値をラッチする位相ラッチ回路と、この位相ラッチ
回路の出力から位相差情報を生成し、この位相差情報を
蓄積した累積情報と上記位相差情報とを加減算し、この
加減算結果を任意の値ｎで除算した価の整数値を補正値
として上記メインカウンタの設定値に加減算し、その結
果を上記メインカウンタに与える手段とを備えたデータ
復調器において、上記補正値を得るためにｎで除算処理
されて切り捨てられる小数部分の累積による誤差の影響
を小さくする手段を備えたものであり、処理精度を向上
させることができる。

【００１３】本発明の請求項４に記載の発明は、補正値
を得るためにｎで除算処理されて切り捨てられる小数部
分の累積による誤差の影響を小さくする手段として、小
数部分を特定の値で乗算してその結果の整数部を取り出
す複数種の桁上げ計算回路と、カウントフェーズを判断
する切り替えタイミング信号を基にカウントフェーズを
認識する回路と、カウントフェーズによって上記複数の
桁上げ計算回路の結果のうちから一つを選択する回路
と、桁上げ回路の結果を上記除算処理された整数値に加
算する回路とを備えたものであり、処理精度をより向上
させることができる。なお、ここで再生データのパルス
とパルスの間で繰り返されるメインカウンタのカウント
値のロードから値が０となって再ロードするまでを一つ
のカウントフェーズと呼ぶことにして、再生データパル
スが入力された直後のカウントフェーズをＴ１フェー
ズ、その次をＴ２フェーズとして次の再生データパルス
が入力されるまで順番にＴ３フェーズ、Ｔ４フェーズ、
・・・と呼び、これらを総称してＴｎフェーズと呼ぶこ
とにする。

【００１４】本発明の請求項５に記載の発明は、与えら
れたカウント情報に基づき動作して同期信号を生成する
メインカウンタと、このメインカウンタと再生データと
の位相ずれを検出するために上記メインカウンタのカウ
ント値をラッチする位相ラッチ回路と、この位相ラッチ
回路の出力から位相差情報を生成し、この位相差情報を
蓄積した累積情報と上記位相差情報とを加減算し、この
加減算結果を任意の値ｎで除算した価の整数値を補正値
として上記メインカウンタの設定値に加減算し、その結
果を上記メインカウンタに与える手段とを備えたデータ
復調器において、再生データの入力タイミングから入力
されたデータの処理を行うまでに必要な遅延時間のため
に生じる不感帯を回避する手段を備えたものであり、処
理精度を向上させることができる。

【００１５】本発明の請求項６に記載の発明は、不感帯
を回避する手段として、再生データのエッジで取り込ん
だメインカウンタの値を保持する位相ラッチ回路に対
し、再生データの入力タイミングから入力されたデータ
の処理を行うまでに必要な遅延時間より十分に大きなカ
ウント値だけメインカウンターの値に対して進んだカウ
ント値を与えるカウント値先読み回路を有し、入力され
た再生データとは非同期に再生データの位相情報を累積
位相ラッチ回路に取り込んで補正値の処理を行うタイミ
ングを生成するタイミング生成回路を備えたものであ
り、処理精度を向上させることができる。

【００１６】本発明の請求項７に記載の発明は、カウン
ト値先読み回路として、位相ラッチ回路に保持された値
から３を減算する減算回路と、メインカウンタのカウン
ト開始値を保持するラッチ回路と、減算回路の出力値が
負になった場合にカウントフェーズが次のフェーズに変
わったものとして、ラッチに保持されたカウント開始値
に戻って再びカウントダウンするカウント値を算出する
回路と、減算回路の値が正か負かを判断するコンパレー
タと、コンパレータの出力を入力ポートの選択信号とす
るセレクタとを備えたものであり、これにより、減算回
路の出力が正のときには減算回路の出力を直接出力し、
減算回路の出力が負の場合には、カウントフェーズが次
のフェーズに移ったと想定して、ラッチに保持されたカ
ウント開始値に戻って再びカウントダウンするカウント
値を出力することにより、メインカウンタに対して３カ
ウントだけ先に進んだカウント値を得ることができ、ま
た、これから予め不感帯に位置する再生データがわかる
ので、不感帯を回避する処理を行うことができる。

【００１７】本発明の請求項８に記載の発明は、非同期
タイミング生成回路として、再生データが入力されると
セットされ、それに対応する同期復調データが出力され
るまでその状態を保持する第１のフリップフロップと、
メインカウンタの出力が２になった時のみ出力を有効に
する第１の数値コンパレータと、第１の数値コンパレー
タの出力が有効になった時に第１のフリップフロップに
保持された値を出力する第２のフリップフロップと、メ
インカウンタの出力が１になったとき時のみ出力を有効
にする第２の数値コンパレータと、メインカウンタの出
力が０になったとき時のみ出力を有効にする第３の数値
コンパレータと、第２のフリップフロップの出力をマス
ク信号として第２の数値コンパレータの出力をゲートす
る第１のＡＮＤ回路と、第２のフリップフロップの出力
をマスク信号として第３の数値コンパレータの出力をゲ
ートするとともに出力を第１のフリップフロップのリセ
ット信号とする第２のＡＮＤ回路とを備えたものであ
り、これにより、メインカウンタの値がカウント開始値
から３までの間に再生データの入力があった場合には、
同一のカウントフェーズ内においてその再生データに対
する位相差情報の処理をメインカウンタの値が１になっ
た時、かつ同期復調リードデータの出力をメインカウン
タの値が０になった時に行い、一方メインカウンタの値
が２から０の時に再生データの入力があった場合には、
次のカウントフェーズ内においてその再生データに対す
る位相差情報の処理をメインカウンタの値が１になった
時、かつ同期復調リードデータの出力をメインカウンタ
の値が０になった時に行うことができ、これにより、本
来不感帯に位置する再生データについては次のカウント
フェーズに処理を先送りすることができる。

【００１８】（実施の形態１）以下、本発明の実施の形
態について図面を参照して説明する。図１は本発明の一
実施の形態におけるデータ復調器の構成を示すものであ
る。図１において、１は基準カウント開始値と補正値が
入力される加減算器、２はメインカウンタであり、基準
カウント初期値Ｗ_o と帰還量ΔＦを加減算した加減算器
１の出力をカウントの開始値としてロードし、ダウンカ
ウントを行う回路である。このメインカウンタ２の動作
は、アナログＰＬＬ回路の１／ｎクロック出力に相当す
る。３は位相比較器であり、位相ラッチ回路４と不感帯
回避回路５と加減算器６とからなる。不感帯回避回路５
は、タイミング生成回路５Ａとカウント値先読み回路５
Ｂとを有する。この不感帯回避回路５内部のカウント値
先読み回路５Ｂは、メインカウンタ２の出力値をラッチ
した値に対して常に３カウント進んだ値を出力する。し
たがって、カウント値先読み回路５Ｂの出力はメインカ
ウンタ２より常に３カウント進んだ仮想的なカウンタの
位相ラッチの出力と想定することができる。

【００１９】位相ラッチ回路４は、再生データの入力エ
ッジでその時のメインカウンタ２の出力値をラッチす
る。ラッチされた値は不感帯回避回路５の入力となる。
不感帯回避回路５は加減算器１の出力と、メインカウン
ター２の出力と、再生データとを入力として、メインカ
ウンタ２に加減算器１の出力のロードを促す信号と、ア
キュムレータ７のラッチ回路９が位相情報をラッチする
タイミング信号と、Ｔｎフェーズ切り替えのタイミング
信号と、メインカウンタ２のカウントフェーズに同期し
た復調リードデータを生成するタイミング信号とを出力
する。また、ラッチ回路３に保持されているカウント値
に対して３カウント進んだ値Ｔを出力する。出力Ｔの値
は加減算器６に入力されて中心値Ｃとの差（Ｔ−Ｃ）を
位相情報Δθ_k として、次段の加減算器８と乗算器１０
の入力となる。加減算器８とラッチ回路９と乗算器１０
と加減算器１１とで構成されるアキュムレータ７は、位
相情報を累積加算する回路である。

【００２０】アキュムレータ７の乗算器１０は、位相情
報Δθ_k に対してｍ倍もしくはｍ’倍（ｍ＜ｍ’）の値
を算出する回路である。ｍ倍あるいはｍ’倍の切り替え
は乗算器６のもう一つの入力信号により行われる。アキ
ュムレータ７のラッチ回路９と乗算器１０の出力の加減
算を行う加減算回路１１により、位相の累積情報

【００２１】

【数１】 と最新の位相情報をｍ倍（またはｍ’倍）した情報ｍ×
Δθ_k （またはｍ’×Δθ_k ）の加減算値を出力する。
加減算器１１の出力値

【００２２】

【数２】 は、除算器１２によって１／ｎに除算され、

【００２３】

【数３】 となる。除算値の整数部は加減算器１４に直接入力さ
れ、小数部は少数処理回路１３を介して加減算器１４に
入力される。小数処理回路１３は、除算器１２によって
切り捨てられた小数部を累積加算して、対応するカウン
トフェーズ（Ｔ１、またはＴ２、またはＴ３、またはＴ
４）に合う累積誤差の整数部を出力する。加減算器１４
は、小数の累積加算分を除算結果の整数部に加えて帰還
量ΔＦとして加減算器１に出力する。

【００２４】波形成形器１５は、再生データが入力され
たときに不感帯回避回路５から出力されるメインカウン
タ２のカウント周期に同期したリードデータ生成タイミ
ング信号から、復調されたリードデータを出力する。

【００２５】不正データ検出リセット回路１６は、再生
データと、不感帯回避回路５から出力されリードデータ
生成タイミング信号と、同じく不感帯回避回路５から出
力されるＴｎフェーズ切り替えタイミング信号とから、
現在のフェーズに入る再生データのパルス間隔範囲を算
出して、もし範囲からはずれている場合には、再生デー
タは誤ったデータと判断して、メインカウンタ２、位相
ラッチ回路３、アキュムレータ７のラッチ回路９、小数
処理回路１３をリセットする信号を供給して、復調回路
全体をリセットする。また、リセット後に入力される再
生データのパルス数をカウントして、８個のパルスが入
力されるまで、乗算器１０の入力につながっている利得
切り替え信号により乗算器１０の利得を高くし、リセッ
ト後に８個の再生データが入力された時点で利得を低く
する信号を生成する。

【００２６】上記回路構成により再生データが入力され
た時の位相情報をΔθ_k とすると、

【００２７】

【数４】 で得られる帰還量をメインカウンタ２の基準カウンタ初
期値Ｗｏに加えてロードして、カウンタのカウントフェ
ーズの周期を変化させるようにする。上の式において、
図８に示す先行例に述べられているように、ｍとｎの値
を適正な値にすることにより位相差が減衰振動的に小さ
くなり、ＰＬＬ回路が構成される。

【００２８】次に本実施の形態で付加した回路の動作に
ついて詳細に述べる。まず、不正データ検出リセット回
路１６について述べる。図２は不正データ検出リセット
回路２１の内部構成を示したものである。まず回路の構
成について説明する。不正データ検出リセット回路１６
は、再生データ入力を入力とするパルス数カウンタ２１
と、再生データ入力を入力としてパルスとパルス間隔を
カウントするパルス間隔カウンタ２２と、アキュムレー
タラッチタイミングをリセット信号として使用し、Ｔｎ
フェーズ切り替えタイミング信号で与えられる信号を順
次カウントし、現在のカウントフェーズがどのフェーズ
であるかを認識するＴｎフェーズ検出回路２３と、パル
ス間隔カウンタ２２のカウント値とＴｎフェーズ検出回
路２３の出力から不正間隔を検出する不正間隔検出回路
２４とからなる。

【００２９】次に不正データ検出リセット回路１６の動
作を説明する。パルス間隔カウンタ２２は、隣り合う再
生データの間隔をカウントしてそのカウント値を不正間
隔検出回路２４の入力として与える。Ｔｎフェーズ検出
回路２３は、Ｔｎフェーズ切り替えタイミング信号から
現在のカウンタのフェーズがＴ１、Ｔ２、Ｔ３、Ｔ４の
いずれかであるかを検出する。不正間隔検出回路２４
は、パルス間隔カウンタ２２とＴｎフェーズ検出回路２
３の出力信号から、入力された再生データが正規のタイ
ミング内にない場合に、アキュムレータ７のラッチ回路
９と、メインカウンタ２と、小数処理回路１３と、位相
ラッチ回路３と、不感帯回避回路５と、波形成形器１５
と、パルス数カウンタ２１と、パルス間隔カウンタ２２
をリセットする信号を出力する。パルス数カウンタ２１
は、リセットが解除されてから再生データのパルス数が
特定のカウント数に達するまで、利得をｍ’倍にして、
その後ｍ倍に切り替えるための利得切り替え信号を生成
する。

【００３０】次に小数処理回路１３について説明する。
図３は小数処理回路１３の詳細な構成を示す。３１はＴ
２桁上計算回路、３２はＴ３桁上計算回路、３３はＴ４
桁上計算回路、３４はセレクタ、３５はカウンタであ
る。カウンタ３５は、アキュムレータラッチタイミング
とＴｎ切り替え信号タイミングから現在のカウントフェ
ーズがＴ１、Ｔ２、Ｔ３、Ｔ４のいずれのフェーズかを
認識する回路で、各フェーズに対応して有効になる出力
信号を持つ。Ｔ２桁上がり計算回路３１は、除算器１２
の小数切り捨て部を入力として、Ｔ２フェーズにおける
桁上がり値を算出し、その値をセレクタ３４の一つの入
力として与える。Ｔ３桁上がり計算回路３２は、除算器
１２の小数切り捨て部を入力として、Ｔ３フェーズにお
ける桁上がり値を算出し、その値をセレクタ３４の一つ
の入力として与える。Ｔ４桁上がり計算回路３３は、除
算器１２の小数切り捨て部を入力として、Ｔ４フェーズ
における桁上がり値を算出し、その値をセレクタ３４の
一つの入力として与える。セレクタ３４は、カウンタ３
５のＴ１、Ｔ２、Ｔ３、Ｔ４を選択信号としてＡ、Ｂ、
Ｃの入力を選択する。

【００３１】次に少数処理回路１３の動作について説明
する。Ｔ１、Ｔ２、Ｔ３、Ｔ４のそれぞれのフェーズに
おける帰還量をＦ１、Ｆ２、Ｆ３、Ｆ４とすると、それ
ぞれの計算値は次のようになる。 Ｆ１＝ＩＮＴ（Ａ／ｎ） よって、Ｔ１フェーズにおける小数処理の出力は０。 Ｆ１＋Ｆ２＝２×ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛２×ＵＺ
（Ａ／ｎ）｝より、 Ｆ２＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛２×ＵＺ（Ａ／
ｎ）｝ よって、Ｔ２フェーズにおける小数処理の出力は、ＩＮ
Ｔ｛２×ＵＺ（Ａ／ｎ）｝。 Ｆ１＋Ｆ２＋Ｆ３＝３×ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛３
×ＵＺ（Ａ／ｎ）｝より、 Ｆ２＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛３×ＵＺ（Ａ／
ｎ）｝−ＩＮＴ｛２×ＵＺ（Ａ／ｎ）｝ よって、Ｔ３フェーズにおける小数処理の出力は、ＩＮ
Ｔ｛３×ＵＺ（Ａ／ｎ）｝−ＩＮＴ｛２×ＵＺ（Ａ／
ｎ）｝。 Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４＝４×ＩＮＴ（Ａ／ｎ）＋ＩＮ
Ｔ｛４×ＵＺ（Ａ／ｎ）｝より、 Ｆ４＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛４×ＵＺ（Ａ／
ｎ）｝− ＩＮＴ｛３×ＵＺ（Ａ／ｎ）｝ よって、Ｔ２フェーズにおける小数処理の出力は、ＩＮ
Ｔ｛２×ＵＺ（Ａ／ｎ）｝。 ＩＮＴ｛４×ＵＺ（Ａ／ｎ）｝−ＩＮＴ｛３×ＵＺ（Ａ
／ｎ）｝。 ただし、上記式においてＡは加減算器の出力、ｎは除算
器の除数、ＩＮＴ（Ｘ）はＸの整数部、ＵＺ（Ｘ）はＸ
の小数部を意味する。

【００３２】上記式において、Ａ／ｎが帰還量の小数部
入力に相当するので、第１の処理回路３１は小数部入力
を２倍にした場合の整数部の値を出力とする。第２の処
理回路３２は小数部入力を３倍した値の整数部から２倍
にした整数部の値を減算した値を出力とする。第３の処
理回路３３は小数部入力を４倍した値の整数部から３倍
にした整数部の値を減算した値を出力とする。

【００３３】カウンタ３５は、アキュムレータ取り込み
信号でリセットされ、その後に入力される小数処理タイ
ミング信号を数えて、１番めの立ち上がりでＴ１のみが
Ｈｉｇｈレベルになる。２番めの立ち上がりでＴ２出力
が変わってＨｉｇｈレベルになり、以降Ｔ３、Ｔ４の順
にＨｉｇｈレベルになる。なお、Ｔ４以降は異常データ
の入力と判断されるので小数処理の出力は意味を持たな
い。

【００３４】セレクタ３４は、入力端子に接続されたカ
ウンタ３５の出力Ｔ１、Ｔ２、Ｔ３、Ｔ４を切り替え信
号として、各信号がＨｉｇｈになるのに応じて、１対１
でそれぞれ、０、またはＴ２桁上げ計算回路３１の出
力、またはＴ３桁上げ計算回路３２の出力、またはＴ４
桁上げ計算回路３３の出力を出力信号とする。

【００３５】上記処理結果を累積桁上がりとして加減算
器１４に入力して、除算器１２の整数出力と加算して帰
還量とすることにより、小数の累積加算による誤差は小
数以下の値にすることができる。

【００３６】図４に少数の累積誤差の処理を行なわない
従来の場合（ａ）と少数の累積誤差の処理を行なう場合
（ｂ）のタイミング図を示す。少数累積誤差処理を行な
わない場合、帰還量はＦ１＝Ｆ２＝Ｆ３＝Ｆ４＝ΔＦと
なり、少数累積誤差処理を行なう場合の帰還量は、それ
ぞれＦ１＝ΔＦ、Ｆ２＝ΔＦ＋ΔＦ’₂ 、Ｆ３＝ΔＦ＋
ΔＦ’₃ 、Ｆ４＝ΔＦ＋ΔＦ’₄ となり、累積誤差（最
大でΔＦ’₂ ＋ΔＦ’ ₃ ＋ΔＦ’₄ ）の改善ができる。

【００３７】次に不感帯回避回路５について説明する。
図５に不感帯回避回路５の構成を示す。不感帯回避回路
５は、カウンタの出力値と再生リードデータからメイン
カウンタ２の値に同期したアキュムレータラッチタイミ
ング信号と、リードデータ生成タイミング信号と、カウ
ンタロードタイミング信号と、Ｔｎフェーズ切り替え信
号とを出力するタイミング生成回路５Ａと、メインカウ
ンタ２の値をラッチしたラッチ回路３の値に対して、不
感帯を回避するために、位相値から帰還量を処理するの
に必要な時間より長めのカウント値分（本実施例では
３）だけメインカウンタの値を先読みするカウント値先
読み回路５Ｂからなる。

【００３８】タイミング生成回路５Ａは、メインカウン
タ２の出力値が２のときに出力がＨｉｇｈレベルになる
２カウントコンパレータ４１と、メインカウンタ２の出
力値が１のときに出力がＨｉｇｈレベルになる１カウン
トコンパレータ４２と、メインカウンタ２の出力値が０
のときに出力がＨｉｇｈレベルになる０カウントコンパ
レータ４３と、再生データが入力されたことを保持する
Ｄフリップフロップ回路４４と、メインカウンタ２の値
が２になった時すなわちに２カウントコンパレータ４１
の出力がＨｉｇｈになったときにＤフリップフロップ回
路４４の出力レベルを保持するＤフリップフロップ回路
４５と、Ｄフリップフロップ回路４５の出力を一方の入
力とし、１カウントコンパレータ４２の出力をもう一方
の入力とするＡＮＤ回路４６と、Ｄフリップフロップ回
路４５の出力を一方の入力とし、０カウントコンパレー
タ４３の出力をもう一方の入力とするＡＮＤ回路４７
と、０カウントコンパレータ４３の出力を１カウント遅
延させる遅延器４８とからなる。

【００３９】カウント値先読み回路５Ｂは、再生データ
の入力に同期して保持されたメインカウンタ２の出力を
保持するラッチ回路３の出力値から３だけ減算する減算
回路５１と、メインカウンタ２へのロード値である加減
算回路１の出力を保持するラッチ回路５２と、減算回路
５１の出力が正の値か負の値かを認識して切り替え信号
を出力するコンパレータ５３と、コンパレータ５３から
出力された信号を切り替え信号とするセレクタ５４と、
減算回路５１の出力値が負になった場合にカウントフェ
ーズが次のフェーズに変わったものとして、ラッチ回路
５２に保持されたカウント開始値に戻って再びカウント
ダウンするカウント値を算出する次フェーズカウント値
算出回路５５とからなる。

【００４０】次に不感帯回避回路５の詳細な動作につい
て説明する。再生データが入力されるとその信号の立ち
上がりで、Ｄフリップフロップ回路４４は、Ｄ端子に接
続されたＨｉｇｈレベル値を出力端子に出力する。Ｄフ
リップフロップ回路４４の出力は、Ｄフリップフロップ
回路４５のＤ入力に接続されており、メインカウンタ２
の値が２のときにＨｉｇｈレベルを出力する２カウント
コンパレータ４１の立ち上がりでその値を取り込んで出
力する。したがって、メインカウンタ２の値が２になっ
たときに、新たな再生データが入力されていなければ、
Ｄフリップフロップ回路４５の出力はＬｏｗレベルにな
り、新たな再生データが入力されていれば、出力はＨｉ
ｇｈレベルになる。Ｄフリップフロップ回路４５の出力
は、ＡＮＤ回路４６の一方の入力端子に接続されてお
り、Ｄフリップフロップ回路４５の出力がＨｉｇｈレベ
ルの時にＡＮＤ回路４６のもう一方の入力信号のレベル
を出力するマスク回路を構成する。ＡＮＤ回路４６のも
う一方の入力は、１カウントコンパレータ４２の出力で
あるが、１カウントコンパレータ４２は、メインカウン
タ２の値が１の時に出力がＨｉｇｈレベルになって、Ａ
ＮＤ回路４６を介してアキュムレータ７のラッチ回路９
の取り込み信号になる。したがって、アキュムレータ７
の取り込みは、メインカウンタ２のカウント値が３以上
のときに再生データが入力された場合において、メイン
カウンタの値が１になった瞬間に行われる。ここでＡＮ
Ｄ回路４６の出力は、同時にＤフリップフロップ回路４
４のリセット端子に接続されているので、アキュムレー
タ７の取り込み信号が生成されると同時にＤフリップフ
ロップ回路４４はリセットされ、新たな再生データが入
力されるのを待つ状態になる。

【００４１】一方、メインカウンタ２の値が２〜０の時
に再生データが入力されたとすると、Ｄフリップフロッ
プ回路４４の出力がＨｉｇｈになる前に、Ｄフリップフ
ロップ回路４５はＤ端子の値を取り込んで出力する。し
たがって、この場合にＤフリップフロップ回路４５の出
力はＬｏｗレベルとなる。よって、ＡＮＤ回路４６の出
力は常にＬｏｗレベルとなり、メインカウンタ２の値が
１になった時点でもアキュムレータラッチ信号は有効に
ならない。その後メインカウンタ２の値は０になって、
カウンタロード信号が有効になりメインカウンタ２に新
たな値がロードされる。この時点においても、Ｄフリッ
プフロップ回路４４のリセット信号は有効になっていな
いので、再生データを読み込んでいる状態はＤフリップ
フロップ回路４４に保持される。その後、メインカウン
タ２のダウンカウントが進み、メインカウンタの値が再
び２になった時点で、Ｄフリップフロップ回路４５はＨ
ｉｇｈレベルになっているＤフリップフリップ４４の出
力を取り込んで出力はＨｉｇｈとなる。さらにメインカ
ウンタ２のダウンカウントが進み、値が１になると、こ
の時点でアキュムレータ７のラッチ信号が有効になる。
以上の処理手順で述べたように、メインカウンタ２の値
が２〜０のときに再生データが入力される場合には、そ
の処理は次のダウンカウントフェーズ後に行われる。

【００４２】アキュムレータラッチタイミングと同様
に、Ｄフリップフロップ回路４５の出力は、ＡＮＤ回路
４７の一方の入力端子にも接続されており、Ｄフリップ
フロップ回路４５の出力がＨｉｇｈレベルの時に、ＡＮ
Ｄ回路４７のもう一方の入力信号のレベルを出力するマ
スク回路を構成する。ＡＮＤ回路４７のもう一方の入力
は、０カウントンパレータ４３の出力であるが、０カウ
ントンパレータ４３は、メインカウンタ２の値が０の時
に出力がＨｉｇｈレベルになって、ＡＮＤ回路４７を介
して波形成形器１５に出力される。波形成形器１５は、
これに同期して復調されたリードデータを出力する。し
たがってメインカウンタ２のカウント値が３以上のとき
に再生データが入力された場合には、同一のカウントフ
ェーズでカウンタの値が０のときに有効になり、メイン
カウンタ２の値が２〜０のときに再生データが入力され
る場合には、次のカウントフェーズでメインカウンタ２
の値が０のときに有効になる。

【００４３】０カウントコンパレーター４３は、メイン
カウンタ２の値が０のときにＨｉｇｈレベルを出力し
て、メインカウンタ２に新しい値をロードするタイミン
グ信号を作る。また、１カウント遅延器４８により０カ
ウントコンパレータ４３の出力から１カウント遅れた信
号が出力される。この信号は、クロックのカウント周期
に同期しており、これが同期信号になる。この信号は同
時にカウントフェーズの切り替わりを示す信号にもな
り、不正データ検出リセット回路１６、小数処理回路１
３に出力される。

【００４４】カウンタ値先読み回路５Ｂは、メインカウ
ンタ２のカウント値に対して３だけ減算した値を処理情
報として出力する回路であるが、その減算を行うのが減
算回路５１である。減算回路５１は、入力値が２以下の
場合には出力は負の値になる。カウンタの値が負になる
ことの実際の意味は、次のカウントフェーズに移るとい
うことである。減算回路５１の出力が負のときの先読み
値は、ラッチ回路５２に保持されたカウント開始値と減
算回路５１の出力とを元に次フェーズカウント値生成回
路５５で生成する。減算回路５１の出力の符号によって
先読みカウンタの値を減算回路５１からの出力か、次フ
ェーズカウント値算出回路５５の出力かをセレクタ５４
によって切り替える。なお、ラッチ回路５２にカウント
開始値を取り込むタイミングは小数処理回路１３のＴｎ
フェーズ切り替えと同時タイミングとして、小数処理で
帰還量が変化する直前の値を取り込む。図６にメインカ
ウンタ２と、メインカウンタ２から３を減算した値と、
先読みしたカウント値の関係を示す。

【００４５】メインカウンタ２の値が初期値から３まで
の値の時に再生データが入力された場合、位相情報の演
算処理は、同一のダウンカウントフェーズ内で、メイン
カウンタ２が１になった瞬間に行われる。その処理結果
は、帰還値として基準値に加減算されて、メインカウン
タ２の値が０になったときにメインカウンタ２にロード
される。小数の処理は、位相処理の演算処理が行われた
カウントフェーズの次のカウントフェーズ以降でメイン
カウンタに新しい値がロードされて次のカウントで処理
が行われ、その結果はメインカウンタ２の値が０になっ
た時にメインカウンタ２にロードされる。

【００４６】メインカウンタ２の値が２から０までの値
の時に再生データが入力された場合、位相情報の演算処
理は、次のダウンカウントフェーズ内で、メインカウン
タが１になった瞬間に行われる。その処理結果は、帰還
値として基準値に加減算されて、メインカウンタの値が
０になったときにメインカウンタにロードされる。小数
の処理は、位相処理の演算処理が行われたカウントフェ
ーズの次のカウントフェーズ以降で、メインカウンタに
新しい値がロードされて次のカウントで処理が行われ、
その結果はメインカウンタの値が０になった時にメイン
カウンタにロードされる。

【００４７】先読みカウンタのロード値からカウント０
になるまでを同期信号の一つのフェーズとしてリードデ
ータの位相を取り込むことにより、帰還量の演算処理
は、再生データの入力タイミングとは非同期に、次のフ
ェーズの最初の部分で処理を行う。これにより、位相情
報を処理する遅延時間のために生じる再生データの誤っ
た取り込みが防止できる。

【００４８】また、再生データの位相情報として取り込
まれる値は、ラッチされたメインカウンタの値ではな
く、メインカウンタ２の値を３カウント先読みした値と
なる。メインカウンタ２の値を３カウント先読みしたカ
ウントフェーズを内部的な同期信号と考えることによ
り、タイミング生成回路５Ａで述べたメインカウンタ２
の値が２〜０の時に再生データを入力した場合に、処理
が次のカウントフェーズに先送りされることについて
も、タイミング生成回路５Ａで生成されるタイミング上
の矛盾はなく、不感帯で入力された再生データに関して
も処理は正しく行われる。図７に不感帯回避回路５を有
する本実施の形態における復調データのタイミング図を
示す。

【００４９】

【発明の効果】本発明は、上記実施の形態から明らかな
ように、デジタル回路のみで構成したＰＬＬ回路を有す
るデータ復調器において、少数累積誤差対策回路、デー
タ不連続等を検出する不正データ検出リセット回路およ
び不感帯回避回路を付加することにより、動作を安定さ
せるようにしたものであり、書き継ぎ点を有しかつピー
クシフトの大きい現実の装置においても、演算処理を速
やかに行うとともに、不感帯を回避して演算の誤処理を
なくし、また、再生装置特有のデータパターンにおいて
も、小数の積算誤差を低減することが可能になり、同期
復調データのジッターの低減が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるデータ復調器の構
成を示すブロック図

【図２】本発明の実施の形態における不正データ検出リ
セット回路の詳細ブロック図

【図３】本発明の実施の形態における小数処理回路の詳
細ブロック図

【図４】（ａ）少数の累積誤差処理を行なわない場合の
タイミング図 （ｂ）少数の累積誤差処理を行なう場合のタイミング図

【図５】本発明の実施の形態における不感帯回避回路の
詳細ブロック図

【図６】本発明の実施の形態におけるメインカウンタの
カウント値を３カウント先読みする動作を説明するため
の模式図

【図７】本発明の実施の形態における不感帯に対する処
理を施したときの復調データのタイミング図

【図８】従来技術におけるデータ復調器の構成を示すブ
ロック図

【図９】従来技術におけるメインカウンタにロードされ
るカウント開始値と位相と帰還量の関係を示す模式図

【図１０】従来技術における不連続点において、不連続
点を検出できる場合とできない場合の比較を示す模式図

【図１１】従来技術における不感帯に対する対応ができ
ていない場合の復調データのタイミング図

【図１２】従来技術のフレキシブル磁気装置における再
生データの基準パルス間隔と、同期信号の周期を１μｓ
にしたときの同期信号のフェーズを示すタイミング図

【図１３】従来技術における再生データと同期信号の変
化の関係を示すタイミング図

【符号の説明】

１ 加減算器 ２ メインカウンタ ３ 位相比較器 ４ 位相ラッチ回路 ５ 不感帯回避回路 ５Ａ タイミング生成回路 ５Ｂ カウント値先読み回路 ６ 加減算器 ７ アキュムレータ ８ 加減算器 ９ ラッチ回路 １０ 乗算器 １１ 加減算器 １２ 除算器 １３ 小数処理回路 １４ 加減算器 １５ 波形整形器 １６ 不正データ検出リセット回路 ２１ パルス数カウンタ ２２ パルス間隔カウンタ ２３ Ｔｎフェーズ検出回路 ２４ 不正間隔検出回路 ３１ Ｔ２桁上計算回路 ３２ Ｔ３桁上計算回路 ３３ Ｔ４桁上計算回路 ３４ セレクタ ３５ カウンタ ４１ ２カウントコンパレータ ４２ １カウントコンパレータ ４３ ０カウントコンパレータ ４４ Ｄフリップフロップ回路 ４５ Ｄフリップフロップ回路 ４６ ＡＮＤ回路 ４７ ＡＮＤ回路 ４８ １カウント遅延器 ５１ 減算回路 ５２ ラッチ回路 ５３ コンパレータ ５４ セレクタ ５５ 次フェーズカウント値算出回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−36836（ＪＰ，Ａ) 特開 平７−15325（ＪＰ，Ａ) 特開 平７−99446（ＪＰ，Ａ) 特開 昭62−209924（ＪＰ，Ａ) 特開 平７−99789（ＪＰ，Ａ) 特開 平７−141781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14 G11B 20/10 - 20/16

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 与えられたカウント情報に基づき動作し
   て同期信号を生成するメインカウンタと、このメインカ
   ウンタと再生データとの位相ずれを検出するために上記
   メインカウンタのカウント値をラッチする位相ラッチ回
   路と、この位相ラッチ回路の出力から位相差情報を生成
   し、この位相差情報を蓄積した累積情報と上記位相差情
   報とを加減算し、この加減算結果を任意の値ｎで除算し
   た価の整数値を補正値として上記メインカウンタの設定
   値に加減算し、その結果を上記メインカウンタに与える
   手段とを備えたデータ復調器において、不正な再生デー
   タを検知した場合に検知後の再生データの同期化処理の
   応答を早くする手段を備えたデータ復調器。
2. 【請求項２】 不正な再生データを検知した場合に検知
   後の再生データの同期化処理の応答を早くする手段とし
   て、連続する再生データのパルス間隔を監視して不正な
   タイミングを検知した場合にデータ復調器全体をリセッ
   トする回路と、リセット後の応答を速くするためにリセ
   ット後特定数の再生データが入力されるまで帰還利得を
   高くしてその後は帰還利得を小さくする切り替え回路と
   を備えた請求項１に記載のデータ復調器。
3. 【請求項３】 与えられたカウント情報に基づき動作し
   て同期信号を生成するメインカウンタと、このメインカ
   ウンタと再生データとの位相ずれを検出するために上記
   メインカウンタのカウント値をラッチする位相ラッチ回
   路と、この位相ラッチ回路の出力から位相差情報を生成
   し、この位相差情報を蓄積した累積情報と上記位相差情
   報とを加減算し、この加減算結果を任意の値ｎで除算し
   た価の整数値を補正値として上記メインカウンタの設定
   値に加減算し、その結果を上記メインカウンタに与える
   手段とを備えたデータ復調器において、上記補正値を得
   るためにｎで除算処理されて切り捨てられる小数部分の
   累積による誤差の影響を小さくする手段を備えたデータ
   復調器。
4. 【請求項４】 補正値を得るためにｎで除算処理されて
   切り捨てられる小数部分の累積による誤差の影響を小さ
   くする手段として、小数部分を特定の値で乗算してその
   結果の整数部を取り出す複数種の桁上げ計算回路と、カ
   ウントフェーズを判断する切り替えタイミング信号を基
   にカウントフェーズを認識する回路と、カウントフェー
   ズによって上記複数の桁上げ計算回路の結果のうちから
   一つを選択する回路と、桁上げ回路の結果を上記除算処
   理された整数値に加算する回路とを備えた請求項３に記
   載のデータ復調器。
5. 【請求項５】 与えられたカウント情報に基づき動作し
   て同期信号を生成するメインカウンタと、このメインカ
   ウンタと再生データとの位相ずれを検出するために上記
   メインカウンタのカウント値をラッチする位相ラッチ回
   路と、この位相ラッチ回路の出力から位相差情報を生成
   し、この位相差情報を蓄積した累積情報と上記位相差情
   報とを加減算し、この加減算結果を任意の値ｎで除算し
   た価の整数値を補正値として上記メインカウンタの設定
   値に加減算し、その結果を上記メインカウンタに与える
   手段とを備えたデータ復調器において、再生データの入
   力タイミングから入力されたデータの処理を行うまでに
   必要な遅延時間のために生じる不感帯を回避する手段を
   備えたデータ復調器。
6. 【請求項６】 不感帯を回避する手段として、再生デー
   タのエッジで取り込んだメインカウンタの値を保持する
   位相ラッチ回路に対し、再生データの入力タイミングか
   ら入力されたデータの処理を行うまでに必要な遅延時間
   より十分に大きなカウント値だけメインカウンターの値
   に対して進んだカウント値を与えるカウント値先読み回
   路と、入力された再生データとは非同期に再生データの
   位相情報を累積位相ラッチ回路に取り込んで補正値の処
   理を行うタイミングを生成するタイミング生成回路とを
   備えた請求項５に記載のデータ復調器。
7. 【請求項７】 カウント先読み回路として、位相ラッチ
   回路に保持された値から３を減算する減算回路と、メイ
   ンカウンタのカウント開始値を保持するラッチ回路と、
   減算回路の出力値が負になった場合にカウントフェーズ
   が次のフェーズに変わったものとして、ラッチに保持さ
   れたカウント開始値に戻って再びカウントダウンするカ
   ウント値を算出する回路と、減算回路の値が正か負かを
   判断するコンパレータと、コンパレータの出力を入力ポ
   ートの選択信号とするセレクタとを備えた請求項６に記
   載のデータ復調器。
8. 【請求項８】 タイミング生成回路として、再生データ
   が入力されるとセットされ、それに対応する同期復調デ
   ータが出力されるまでその状態を保持する第１のフリッ
   プフロップと、メインカウンタの出力が２になった時の
   み出力を有効にする第１の数値コンパレータと、第１の
   数値コンパレータの出力が有効になった時に第１のフリ
   ップフロップに保持された値を出力する第２のフリップ
   フロップと、メインカウンタの出力が１になったとき時
   のみ出力を有効にする第２の数値コンパレータと、メイ
   ンカウンタの出力が０になったとき時のみ出力を有効に
   する第３の数値コンパレータと、第２のフリップフロッ
   プの出力をマスク信号として第２の数値コンパレータの
   出力をゲートする第１のＡＮＤ回路と、第２のフリップ
   フロップの出力をマスク信号として第３の数値コンパレ
   ータの出力をゲートするとともに出力を第１のフリップ
   フロップのリセット信号とする第２のＡＮＤ回路とを備
   えた請求項６に記載のデータ復調器。