JPH03135226A - 周波数シンセサイザ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、標準信号発生器等に利用する周波数シンセサ
イザ装置に関する。

従来の技術 第６図は、従来の周波数シンセサイザ装置の構成を示し
ている。

第６図において、７は、基準クロック発生器８からの基
準クロック（周波数ｆｓ　　）毎に、出力信号の帰還信
号に設定周波数データ６を加算する加算器、９は、正弦
波データが予め格納され、加算器７の出力信号により指
定されるアドレスの正弦波データを出力する正弦波デー
タメモリ、ｌＯは、正弦波データメモリ９から読み出さ
れた正弦波データをアナログ信号に変換するＤ　／　Ａ
コンバータ、１１．１２はそれぞれ、Ｄ／Ａコンバータ
１０により変換された正弦波信号のジッタを抑制し、パ
ルス列として出力するためのローパスフィルタ、コンパ
レータである。

ｍビットの信号を出力する加算器７は第７図に示すよう
に、その内股上位ビットＭＳＢからｎ（くｍ）ビットの
出力信号が正弦波データメモリ９のアドレスとなるよう
に用いられ、また、正弦波データメモリ９には、１周期
の正弦波を２１等分した各サンプリングポイントにおけ
る振幅データが量子化されて格納されている。

加算器７は、設定周波数データを基準クロックのタイミ
ングで加算することにより、飛び飛びの値を出力し、し
たがって、設定周波数デニタに応じた振幅データが正弦
波データメモリ９から読み出される。

また、設定周波数データが加算器７の（ｍｎ）ビットの
出力信号のみに設定される場合には、加算の繰り返しに
より最下位ビットＬＳＢの桁上げのタイミングが設定周
波数データに応じて変化するので、飛び飛びの値を出力
しないか、設定周波数データにより出力信号の周波数が
変化する。

ここで、Ｄ／Ａコンバータ１０の出力信号は、ディジタ
ル合成方式により位相的に不連続であるので、ジッタを
伴う正弦波である。このジッタ量は、Ｄ／Ａコンバータ
１０の分解能により決定され、ｎビットのＤ／Ａコンバ
ータ１０では、基準る。このジッタは、ローパスフィル
タ１１、コンパレータにより整形され、ジッタが少ない
信号として出力される。

発明が解決しようとする課題 しかしながら、上記従来の周波数シンセサイザ装置では
、Ｄ／Ａコンバータ１０、ａ−パスフィルタ１１．コン
パレータ１２を用いているので、集積回路で構成するこ
とができないという問題点がある。

本発明は上記従来の問題点に鑑み、シックを低減するこ
とができるとともに、集積回路で構成することができる
周波数シンセサイザ装置を提供することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、基準クロック毎に
、周波数設定データをその出力信号に加算して設定周波
数の信号を出力するとともに、出力値が所定の値に達し
た場合にキャリー信号を出力する加算器と、加算器のキ
ャリー信号を出力信号により遅延し、設定周波数の信号
のジッタを低減する遅延手段より構成したしのである。

作用 本発明は上記構成により、遅延手段を論理回路等により
構成することができ、したがって、ジッタを低減するこ
とができるとともに、集積回路で構成することができる
。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係る周波数シンセサイザ装置の一実施例を
示すブロック図、第２図は、第１の遅延回路の詳細な構
成を示すブロック図、第３図は、第１図の加算器の動作
を示す説明図、第４図は、第１図の加算器の一例を示す
ブロック図、第５図は、第４図の加算器を用いた周波数
シンセサイサ装置における主要信号を示すタイミングチ
ャートである。

第１図において、１は、基準クロック発生回路２からの
基準クロック（周波数ｆｓ、周期Ｔｓ　　）毎に、周波
数設定データｍを出力信号に加算するととしに、出力値
が所定の値に達した場合にキャリー信号を出力するｎビ
ットの加算器であり、加算器１は、加算値をパラレルで
出力する。

３は、加算器１のキャリー信号を出力信号に応じて遅延
し、パルス列を出力する遅延回路τあり、遅延回路３は
、第２図に示すように、加算器１の出力値がｒｌＪのと
きにキャリー信号をそのまま出力するスイッチ２ａと、
加算器１の出力値１．２・・・ｎ）の時間遅延するため
のスイッチ２ｂ１遅延器２ｃを有する。

次に、第３図を参照して上記実施例の動作を説明する。

上記構成において、加算器は、周波数ｆｓの基準クロッ
クのタイミングで設定データｍを出力値に繰り返して加
算し、キャリー信号が所定の時間Ｔｏで立ち上がる。

ここで、加′！ｉ−器１の加算値の出力信号の周波数ｒ
ｏは、 ｆｏ　＝ムバ・ｍ で表すことができ、したがって、ｍ／２ｎが整数である
場合に、周波数ｆｏの出力信号はジッタがない信号とな
り、整数でない場合にジッタがある信号となる。

すなわち、第３図に示すように、加算器１の出力値は、
設定値ｍの整数倍で増加し、２ｎ以上になると、キャリ
ー信号がハイレベルになる。したがって、（Ｈ／　２　
ｎが整数である場合には余りがないので時間Ｔ。の間隔
で繰り返すパルス列を得ることができ、ｍ／２ｎが整数
でない場合には余りが生じて時間Ｔ。が所望の周ＸＱＴ
と異なる。

そこで、遅延回路３は、第２図に示すように、加算器１
からのキャリー信号の立ち上がり時に、第４図は、２（
＝ｎ　）ビットの加算器１ａを用いた周波数シンセサイ
ザ装置を示す。

この加算器１ａに周波数データｒ４ｊ（＝ｍ）を設定し
た場合、ｍ／２ｎが整数「１」となり、第５図に示すよ
うに、基準クロックＡの人力毎にキャリー信号がハイレ
ベルになり、ジッタがないパルス列Ｂを出力する。

他方、加算器ｌａに周波数データｒ３Ｊ（＝ｍ）を設定
すると、ｍ　／　２ｎｈ＜整数でない値「３／４」とな
り、キャリー信号Ｃは、パルス列Ｂに対し時間Ｔｓのシ
ックが発生する。そして、加算器１ａの加算信号りは、
キャリー信号Ｃと同様に、パルス列Ｂに対し時間Ｔｓの
ジッタが発生した信までジッタを低減することができる
。

発明の詳細 な説明したように、本発明は、基準クロック毎に、周゛
波数設定データをその出力信号に加算して設定周波数の
信号を出力するとともに、出力値が所定の値に達した場
合にキャリー信号を出力する加算器と、加算器のキャリ
ー信号を出力信号により遅延し、設定周波数の信号のジ
ッタを低減する遅延手段より構成したので、遅延手段を
論理回路等により構成することができ、したがって、ジ
ッタを低減することができるとともに、集精回路で構成
することができる。

【図面の簡単な説明】

第１図は、本発明に係る周波数シンセサイサ装置の一実
施ρｊを示すブロック図、第２図は、第１の遅延回路の
詳細な構成を示すブロック図、第３図は、第１図の加算
器の動作を示す説明図、第４図は、第１図の加算器の一
タ１を示すブロック図、第５図は、第６１図の加算器を
用いノこ周波数シンセサイザ装置における主要信号を示
すタイミングチャート、第６図は、従来の周波数シンセ
ザイザ装置を示すブロック図、第７図は、第６図の加算
器の詳細な構成を示すブロック図である。 １・・・加算器、２・・・基弗クロック発生回路、３遅
延回路。 第１図

Claims (2)

【特許請求の範囲】
1. （１）基準クロックを発生する手段と、 前記基準クロック毎に、周波数設定データをその出力信
   号に加算して設定周波数の信号を出力するとともに、出
   力値が所定の値に達した場合にキャリー信号を出力する
   加算器と、前記加算器のキャリー信号を出力信号により
   遅延し、設定周波数の信号のジッタを低減する遅延手段
   とを有する周波数シンセサイザ装置。
2. （２）前記加算器は、設定周波数の信号を複数ビットの
   パラレル信号で出力し、前記遅延手段は、前記加算器の
   各出力信号を遅延する複数の遅延器を有する請求項（１
   ）記載の周波数シンセサイザ装置。