JP3482873B2 - 負荷駆動装置 - Google Patents
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Description
圧半導体スイッチング素子を通じて高電圧を印加するよ
うに構成された負荷駆動装置に関する。
見られるように、マトリクス表示のELパネルを駆動す
るためのドライバICにおいては、ELパネルの走査電
極及びデータ電極に高電圧を印加するための回路要素と
して、図4に示すような電圧出力回路が使用されてい
る。
電源端子+Vとグランド端子GNDとの間には、Pチャ
ネル型の高耐圧MOSFET1及びNチャネル型の高耐
圧MOSFET2を直列に接続した高電圧出力部3が設
けられており、この高電圧出力部3は、各MOSFET
1及び2間に出力端子4を備えたプッシュプル回路構成
となっている。電圧レベル変換部5は、電源端子+Vと
グランド端子GNDとの間に、複数個の抵抗より成る分
圧回路6及びNチャネル型の高耐圧MOSFET7を直
列に接続して構成されたもので、そのMOSFET7の
オン状態で分圧回路6の出力端子6aから比較的高い電
圧レベル(電源端子+Vの出力電圧よりMOSFET1
のゲートしきい値電圧以上低いレベル)の分圧信号を発
生するようになっている。この分圧信号は、前記MOS
FET1にゲート信号として与えられる。
入力端子8には、当該MOSFET7をオンさせるため
のオン指令信号が与えられるようになっており、また、
前記MOSFET2のゲートに接続された入力端子9に
は、当該MOSFET2をオンさせるためのオン指令信
号が与えられるようになっている。上記各オン指令信号
は、比較的低いレベル(ドライバICの動作電圧に応じ
た例えば5V程度)の電圧信号であり、入力端子8にオ
ン指令信号が与えられたときには、MOSFET7及び
1が順次オンされて出力端子4が電源端子+Vに接続さ
れた状態となり、入力端子9にオン指令信号が与えられ
たときには、MOSFET2がオンされて出力端子4が
グランド端子GNDに接続された状態となる。
たドライバICの内部機能を検査するに当たっては、出
力段に位置するMOSFET1及び2が、それぞれに対
応したオン指令信号の入力に応じて正常にオンするか否
かを確認するなどの作業が行われる。この場合、MOS
FET1をオンさせるために、電源端子+Vの出力電圧
レベルに近いレベルの分圧信号が必要な構成となってい
る関係上、内部機能検査を行う際には、実際の使用状態
に即した高電圧を印加する必要がある。しかしながら、
このように高電圧が必要な構成では、上記のような検査
が面倒且つ困難になるという問題点が出てくる。
あり、その目的は、実際の使用状態では高電圧が印加さ
れたときに初めてオンされる高耐圧半導体スイッチング
素子を出力段に含んだ構成のものでありながら、内部機
能の検査を容易に行い得るようになるなどの効果を奏す
る負荷駆動装置を提供することにある。
に、請求項1に記載したような構成を採用できる。この
構成においては、負荷駆動装置を実際に使用する場合に
は、第1電源端子(18)に高電圧が印加され、且つ第
2電源端子(19)にそれより低い電圧(0V或いはマ
イナスレベルの場合も含む)が印加される接続状態とす
るものであり、このとき、モード切換手段(27)は、
第1電圧信号を信号変換手段(16)内の第3の高耐圧
半導体スイッチング素子(23)に与える通常使用モー
ドに切換えておく。
第1電圧信号が出力されたときには、その第1電圧信号
によって信号変換手段(16)内の第3の高耐圧半導体
スイッチング素子(23)がオンされることになる。す
ると、信号変換手段(16)内においては、分圧回路
(22)が、第1及び第2電源端子(18、19)間に
印加される高電圧を分圧して当該第1電源端子(18)
の電圧レベルより所定量だけ低い電圧レベルの分圧信号
を出力するようになり、その分圧信号により第1の高耐
圧半導体スイッチング素子(20)がオンされる。これ
により、高電圧出力部(17)の出力端子(P1〜P
n)は、高電圧が印加されている第1電源端子(18)
に接続された状態となる。また、第2電圧信号が出力さ
れたときには、その第2電圧信号によって第2の高耐圧
半導体スイッチング素子(21)がオンされるため、高
電圧出力部(17)の出力端子(P1〜Pn)は、低電
圧が印加されている第2電源端子(19)に接続された
状態となる。
記第1電圧信号を第4の高耐圧半導体スイッチング素子
(26)に与えるテストモードに切換えられた状態にお
いては、第1電圧信号が出力されたときに、上記第4の
高耐圧半導体スイッチング素子(26)がオンされるよ
うになって、前記分圧回路(22)の出力端子が前記第
2電源端子(19)に接続された状態となる。このた
め、第1及び第2電源端子(18、19)間に印加され
る電圧が相対的に低い場合であっても、分圧回路(2
2)から、第2電源端子(19)の電圧レベル、つまり
第1電源端子(18)の電圧レベルより所定量以上低い
電圧レベルの分圧信号を出力する構成が可能になる。従
って、第1及び第2電源端子(18、19)間に高電圧
を印加しなくても、第1の高耐圧半導体スイッチング素
子(20)を第1電圧信号に基づいてオンさせることが
可能となる。
モード切換手段(27)を上述のようなテストモードに
切換えた状態とすれば、第1及び第2電源端子(18、
19)間に比較的低い電圧を印加するだけで、出力段に
位置する第1の高耐圧半導体スイッチング素子(20)
を低電圧レベルの第1電圧信号によって選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
(17)の出力端子(P1〜Pn)から第1電源端子
(18)の電圧レベルに応じた電圧信号を検査信号とし
て得ることができる。また、このときには、出力段に位
置する第2の高耐圧半導体スイッチング素子(21)
も、低電圧レベルの第2電圧信号により選択的にオンさ
せることが可能になり、そのオン時には、高電圧出力部
(17)の出力端子(P1〜Pn)から第2電源端子
(19)の電圧レベルに応じた電圧信号を検査信号とし
て得ることができるようになる。この結果、実際の使用
状態では高電圧が印加されたときに初めてオンする高耐
圧半導体スイッチング素子(20)を出力段に含んだ構
成のものでありながら、内部機能の検査時に高電圧を印
加する必要がなくなって、その検査を容易に行い得るよ
うになる。
切換手段(27)が、外部から二値信号として与えられ
るモード切換信号のレベルに基づいて前記通常使用モー
ド及びテストモードの何れかに切換えられる構成となっ
ていた場合には、そのモード切換をきわめて簡単に行い
得るようになるから、内部機能の検査をより一層容易に
行い得る。また、請求項3記載の手段のように、上記モ
ード切換手段(27)に対してモード切換信号を入力す
るための信号入力端子(11a)を備えた構成となって
いる場合には、モード切換手段(27)のモード切換を
上記信号入力端子(11a)を通じてさらに容易に行い
得るようになる。
圧信号及び第2電圧信号の通過を、外部から与えられる
電流制限信号のレベルに基づいて選択的に禁止できる構
成となっていた場合には、その禁止期間には、全ての高
耐圧半導体スイッチング素子(20、21、23、2
6)をオフさせることができるから、第1及び第2電源
端子(18、19)間に流れる貫通電流を抑制できるよ
うになり、以て消費電流の低減を図り得るようになる。
装置に適用した一実施例について図1ないし図3を参照
しながら説明する。図2には、ELパネルの駆動装置の
要部の構成が概略的な機能ブロック図により示されてい
る。尚、この図2は、例えばELパネルが有する複数本
の走査電極に高電圧を印加するためのドライバICの一
部分を示したものである。
回路12及び複数の駆動部13及び図示しない他の回路
要素を、1チップに集積回路化した構成とされている。
上記制御回路12は、出力制御用シフトレジスタ(図示
せず)などを含んで構成されたもので、前記複数の駆動
部13の入力側にそれぞれ接続された制御端子Q1〜Q
nから動作指令信号Scを出力するようになっている。
この動作指令信号Scは、上記シフトレジスタの出力に
対応した二値信号より成るもので、ハイレベルの状態
が、各制御端子Q1〜Qnと対応する駆動部13の出力
端子P1〜Pnから高電圧出力を発生させる状態に対応
し、ローレベルの状態が、上記出力端子P1〜Pnから
グランド電位レベルの電圧出力を発生させる状態に対応
する。尚、制御回路12は、ELパネルをダイナミック
駆動するために、ハイレベル状態の動作指令信号Sc
は、制御端子Q1〜Qnのうちの1個のみから出力する
構成となっている。
ものであり、制御回路12の制御端子Q1〜Qnと前記
出力端子P1〜Pnとの間に、前記動作指令信号Scを
受ける貫通電流制御部14、当該貫通電流制御部14の
出力信号を受ける低電圧動作制御部15、当該低電圧動
作制御部15の出力信号を受ける電圧レベル変換部16
(本発明でいう信号変換手段に相当)、当該電圧レベル
変換部16の出力を受ける高電圧出力部17をこの順に
配置した構成となっている。
圧動作制御部15に二値信号より成る後述のモード切換
信号Smを与えるためのモード切換端子11a(本発明
でいう信号入力端子に相当)と、各貫通電流制御部14
に二値信号より成る後述の電流制限信号Spを与えるた
めの貫通電流制御端子11b(本発明でいう第2の信号
入力端子に相当)とが外部端子として設けられている。
構成が示されており、以下これについて説明する。尚、
図1では出力端子P1に対応した駆動部13を示してい
る。即ち、前記高電圧出力部17は、第1電源端子18
と第2電源端子19との間に、コンプリメンタリ構成の
Pチャネル型の高耐圧MOSFET20(本発明でいう
第1の高耐圧半導体スイッチング素子に相当)及びNチ
ャネル型の高耐圧MOSFET21(本発明でいう第2
の高耐圧半導体スイッチング素子に相当)を直列に接続
した状態となっており、各MOSFET20及び21
は、それらの共通接続点に前記出力端子P1を接続した
プッシュプル構成とされている。この場合、実際の使用
状態においては、第1電源端子18は高電圧(例えば1
25〜210V程度)を発生する電源端子VDDH に接続
され、第2電源端子19は例えばグランド端子に接続さ
れるものである。尚、上記各MOSFET20及び21
は、十分な耐圧が得られるように例えばLDMOS(La
teral Double-diffused MOS :横型二重拡散MOSFE
T)により構成されている。
子18と第2電源端子19との間に、複数個の拡散抵抗
22aより成る分圧回路22と、例えばLDMOSより
成るNチャネル型の高耐圧MOSFET23(本発明で
いう第3の高耐圧半導体スイッチング素子に相当)とを
直列に接続して構成されたもので、そのMOSFET2
3のオン状態で分圧回路22の出力端子22bから分圧
信号Sdを発生して、MOSFET20のゲートに与え
るようになっている。この場合、上記分圧信号Vdは、
第1電源端子18が電源端子VDDH に接続された実際の
使用状態において、比較的高い電圧レベルの信号となる
ものである。但し、分圧信号Vdの電圧レベルは、電源
端子VDDH の出力電圧よりMOSFET20のゲートし
きい値電圧以上低いレベルとなるように構成される。
から出力される動作指令信号Scを受ける入力回路24
と、前記貫通電流制御端子11bからの入力信号により
制御されるゲート回路25(本発明でいう電流制限手段
に相当)とを備えた構成となっている。
路12の制御端子Q1に直接接続されたラインL1と当
該制御端子Q1にインバータ24aを介して接続された
ラインL2とを備えており、動作指令信号Scがハイレ
ベルの状態時には、ラインL1にその動作指令信号Sc
に応じた電圧レベル(ドライバICの動作電圧に応じた
例えば5V程度)の第1電圧信号V1を出力し、動作指
令信号Scがローレベルの状態時には、ラインL2にそ
の動作指令信号Scを反転させた電圧レベル(例えば5
V程度)の第2電圧信号V2を出力する構成となってい
る。
力端子が貫通電流制御端子11bに接続されたAND回
路25a及び25bを備えたもので、それらAND回路
25a及び25bの各他方の入力端子はそれぞれライン
L1及びL2に接続されている。従って、ゲート回路2
5にあっては、貫通電流制御端子11bに与えられる電
流制限信号Spがハイレベルであった場合に、第1電圧
信号V1及び第2電圧信号V2の通過を許容するが、貫
通電流制御端子11bに与えられる電流制限信号Spが
ローレベルであった場合には、第1電圧信号V1及び第
2電圧信号V2の通過を禁止するようになる。そして、
AND回路25aから出力された第1電圧信号V1は、
前記低電圧動作制御部15に与えられるようになってお
り、AND回路25bから出力された第2電圧信号V2
は、高電圧出力部17内のMOSFET21のゲートに
与えられるようになっている。
前記分圧回路22の出力端子22bを前記第2電源端子
17に接続した状態となる例えばLDMOSより成る高
耐圧MOSFET26(本発明でいう第4の高耐圧半導
体スイッチング素子に相当)と、AND回路27a、2
7b及びインバータ27cを組み合わせて構成された信
号切換回路27(本発明でいうモード切換手段に相当)
とを備えた構成となっている。
11aに与えられるモード切換信号Smのレベルに応じ
て通常使用モード及びテストモードの何れかに切換えら
れる構成となっている。
回路27a及び27bの各一方の入力端子に前記AND
回路25aからの第1電圧信号V1を受けるようになっ
ており、AND回路27aの他方の入力端子にはモード
切換端子11aからの信号が直接的に入力され、AND
回路27bの他方の入力端子には、モード切換端子11
aからの信号がインバータ27cにより反転された状態
で入力される構成となっている。これにより、信号切換
回路27にあっては、モード切換端子11aに与えられ
るモード切換信号Smがハイレベルであった場合には、
AND回路27aが第1電圧信号V1の通過を許容した
テストモードに切換えられるものであり、その第1電圧
信号V1は前記MOSFET26のゲートに与えられる
ようになっている。また、信号切換回路27にあって
は、モード切換端子11aに与えられるモード切換信号
Smがローレベルであった場合には、AND回路27b
が第2電圧信号V2の通過を許容した通常使用モードに
切換えられるものであり、その第2電圧信号V2は前記
MOSFET23のゲートに与えられるようになってい
る。尚、上記した各MOSFET20、21、23、2
6には、それらと逆方向の電流を流すためのダイオード
20a、21a、23a、26aが並列接続されてい
る。
述べるような作用・効果が得られることになる。但し、
以下の説明では、便宜上、貫通電流制御端子11bに対
してハイレベル信号より成る電流制限信号Spが与えら
れている状態(ゲート回路25が第1電圧信号V1及び
第2電圧信号V2の通過を許容している状態)を前提に
して説明する。また、図3には、以下の説明の参考とな
るように、モード切換端子11a及び貫通電流制御端子
11bの入力信号の各レベル並びに動作指令信号Scの
レベルと、MOSFET20、21、23、26のオン
オフ状態との関係を示した。
には、図1に示すように、第1電源端子18を高電圧源
である電源端子VDDH に接続し、第2電源端子19をグ
ランド端子に接続した状態とする。このような実際の使
用状態では、モード切換端子11aに対してローレベル
のモード切換信号Smを与えるものであり、これにより
信号切換回路27を通常使用モードに切換えておく。
号Scがハイレベルとなった期間には、入力回路24の
ラインL1に第1電圧信号V1が出力されるようにな
り、また、当該動作指令信号Scがローレベルとなった
期間には、入力回路24のラインL2に第2電圧信号V
2が出力されるようになる。
が通常使用モードに切換えられた状態において、ライン
L1に第1電圧信号V1が出力されたときには、その第
1電圧信号V1がゲート回路25及び信号切換回路27
を介して電圧レベル変換部16内のMOSFET23の
ゲートに与えられるため、当該MOSFET23がオン
されることになる。すると、電圧レベル変換部16内に
おいては、分圧回路22が、第1電源端子18及び第2
電源端子19間に印加される高電圧を分圧して当該第1
電源端子18の電圧レベルより所定量(MOSFET2
0のゲートしきい値電圧以上)だけ低い電圧レベルの分
圧信号Sdを出力するようになり、その分圧信号Sdに
よりMOSFET20がオンされる。これにより、高電
圧出力部17の出力端子P1は、高電圧が印加されてい
る第1電源端子18に接続された状態となる。また、ラ
インL2に第2電圧信号V2が出力されたときには、そ
の第2電圧信号V2がMOSFET21のゲートに与え
られて、当該MOSFET21がオンされるため、高電
圧出力部15の出力端子P1は、グランド電位レベルの
第2電源端子19に接続された状態となる。
テストを行う場合には、第1電源端子18に対して例え
ば当該ドライバIC用の制御電源の出力電圧(例えば5
V)が印加されるように接続すると共に、第2電源端子
19をグランド端子に接続した状態とする。このような
テスト時には、モード切換端子11aに対してハイレベ
ルのモード切換信号Smを与えるものであり、これによ
り信号切換回路27をテストモードに切換えておく。
らの動作指令信号Scがハイレベルとなった期間には、
入力回路24のラインL1に第1電圧信号V1が出力さ
れるようになるが、その第1電圧信号V1は、ゲート回
路25及び信号切換回路27を介して低電圧動作制御部
15内のMOSFET26のゲートに与えられるため、
当該MOSFET26がオンされることになる。これに
より、分圧回路22の出力端子22bが、グランド電位
レベルの第2電源端子19に接続された状態となる。こ
のため、第1電源端子18及び第2電源端子19間に印
加される電圧が相対的に低い場合であっても、分圧回路
22から、第2電源端子19の電圧レベル、つまり第1
電源端子18の電圧レベルに比べて、MOSFET20
のゲートしきい値電圧以上低い電圧レベルの分圧信号S
dが出力されることになる。従って、第1電源端子18
及び第2電源端子19間に高電圧を印加しなくても、M
OSFET20を第1電圧信号V1に基づいてオンさせ
ることが可能となる。
cがローレベルとなった期間には、入力回路24のライ
ンL2に出力された第2電圧信号V2が、ゲート回路2
5を介して高電圧出力部17内のMOSFET21のゲ
ートに与えられるため、当該MOSFET21がオンさ
れることになる。
Scがハイレベルとなった期間において、出力端子P1
の出力がハイレベル(制御電源電圧に対応した5V程
度)に反転したか否かに基づいてMOSFET20の機
能検査を行うことができ、また、制御回路12からの動
作指令信号Scがローレベルとなった期間において、出
力端子P1の出力がグランド電位レベルに反転したか否
かに基づいてMOSFET21の機能検査を行うことが
できるものである。
信号切換回路27を上述のようなテストモードに切換え
た状態とすれば、第1電源端子18及び第2電源端子1
9間に比較的低い電圧(本実施例の場合は、ドライバI
Cのための制御電源電圧)を印加するだけで、出力段に
位置するMOSFET20及び21を、低電圧レベルの
第1電圧信号V1及び第2電圧信号V2によってそれぞ
れ選択的にオンさせることが可能になり、そのオン時に
は、高電圧出力部17の出力端子P1から第1電源端子
18及び第2電源端子19の各電圧レベルに応じた電圧
信号を検査信号として得ることができる。この結果、実
際の使用状態では高電圧が印加されたときに初めてオン
するMOSFET20を出力段に含んだ構成のものであ
りながら、内部機能の検査時に高電圧を印加する必要が
なくなって、その検査を容易に行い得るようになる。
二値信号として与えられるモード切換信号Smのレベル
に基づいて前記通常使用モード及びテストモードの何れ
かに切換えられる構成となっているから、そのモード切
換をきわめて簡単に行い得るようになって、内部機能の
検査をより一層容易に行い得る。しかも、複数の信号切
換回路27に対してモード切換信号Smを入力するため
のモード切換端子11aが設けられているから、上述の
ようなモード切換を上記モード切換端子11aを通じて
さらに容易に行い得るようになる。
ローレベル信号より成る電流制限信号Spを与えた状態
では、第1電圧信号V1及び第2電圧信号V2の通過を
選択的に禁止できて、その禁止期間には、全てのMOS
FET20、21、23及び26をオフさせることがで
きるから、第1電源端子18及び第2電源端子19間に
流れる貫通電流を抑制できるようになり、以て消費電流
の低減を図り得るようになる。
れるものではなく、次のような変形または拡張が可能で
ある。ELパネルが有する複数本の走査電極に高電圧を
印加するためのドライバICを例に挙げたが、上記した
本実施例の構成を、ELパネルに上記走査電極と直交し
た状態で設けられる複数本のデータ電極に高電圧を印加
するためのドライバICに適用することもできる。半導
体高耐圧スイッチング素子の例としてMOSFET(具
体的にはLDMOS)を挙げたが、例えばIGBTのよ
うな他の素子を用いることも可能である。電圧レベル変
換部の抵抗の例として拡散抵抗を挙げたが例えばポリシ
リコン抵抗のような他の抵抗を用いることも可能であ
る。
示す機能ブロック図
力端子)、11bは貫通電流制御端子(第2の信号入力
端子)、P1〜Pnは出力端子、12は制御回路、13
は駆動部、14は貫通電流制御部、15は低電圧動作制
御部、16は電圧レベル変換部(信号変換手段)、17
は高電圧出力部、18は第1電源端子、19は第2電源
端子、20はMOSFET(第1の高耐圧半導体スイッ
チング素子)、21はMOSFET(第2の高耐圧半導
体スイッチング素子)、22は分圧回路、22aは拡散
抵抗、22bは出力端子、23はMOSFET(第3の
高耐圧半導体スイッチング素子)、24は入力回路、2
5はゲート回路(電流制限手段)、26はMOSFET
(第4の高耐圧半導体スイッチング素子)、27は信号
切換回路(モード切換手段)を示す。
Claims (8)
- 【請求項1】 一対の第1及び第2電源端子(18、1
9)間にコンプリメンタリ構成の第1の高耐圧半導体ス
イッチング素子(20)及び第2の高耐圧半導体スイッ
チング素子(21)をプッシュプル接続して成り、それ
ら半導体スイッチング素子(20、21)間の出力端子
(P1〜Pn)を介して負荷に通電するための高電圧出
力部(17)と、 第3の高耐圧半導体スイッチング素子(23)、並びに
この第3の高耐圧半導体スイッチング素子(23)のオ
ン状態で前記第1及び第2電源端子(18、19)間の
電圧を分圧することにより当該第1電源端子(18)の
電圧レベルより所定量だけ低い電圧レベルの分圧信号を
出力する分圧回路(22)を有し、その分圧回路(2
2)からの分圧信号によって前記第1の高耐圧半導体ス
イッチング素子(20)をオンさせる信号変換手段(1
6)とを備え、 低電圧レベルの第1電圧信号によって前記第3の高耐圧
半導体スイッチング素子(23)をオンさせると共に、
同じく低電圧レベルの第2電圧信号によって前記第2の
高耐圧半導体スイッチング素子(21)をオンさせるよ
うにした負荷駆動装置において、 オン状態で前記分圧回路(22)の出力端子(22b)
を前記第2電源端子(19)に接続する第4の高耐圧半
導体スイッチング素子(26)と、 前記第1電圧信号を前記第3の高耐圧半導体スイッチン
グ素子(23)にこれをオンさせるための信号として与
える通常使用モードと、上記第1電圧信号を前記第4の
高耐圧半導体スイッチング素子(26)にこれをオンさ
せるための信号として与えるテストモードとの何れか一
方に選択的に切換えられるモード切換手段(27)とを
備えたことを特徴とする負荷駆動装置。 - 【請求項2】 前記モード切換手段(27)は、外部か
ら二値信号より成るモード切換信号が与えられるように
設けられ、そのモード切換信号のレベルに基づいて前記
通常使用モード及びテストモードの何れかに切換えられ
ることを特徴とする請求項1記載の負荷駆動装置。 - 【請求項3】 請求項2記載の負荷駆動装置において、 前記モード切換手段(27)に対して前記モード切換信
号を与えるための信号入力端子(11a)を備えたこと
を特徴とする負荷駆動装置。 - 【請求項4】 前記第1電圧信号及び第2電圧信号の通
過を、外部から与えられる電流制限信号のレベルに基づ
いて選択的に禁止する電流制限手段(25)を備えたこ
とを特徴とする請求項1ないし3の何れかに記載の負荷
駆動装置。 - 【請求項5】 請求項4記載の負荷駆動装置において、 前記電流制限手段(25)に対して前記電流制限信号を
与えるための第2の信号入力端子(11b)を備えたこ
とを特徴とする負荷駆動装置。 - 【請求項6】 前記第1の高耐圧半導体スイッチング素
子(20)はPチャネル型の高耐圧MOSFETにより
構成され、前記第2ないし第4の高耐圧半導体スイッチ
ング素子(21、23、26)はNチャネル型の高耐圧
MOSFETにより構成されたものであることを特徴と
する請求項1ないし5の何れかに記載の負荷駆動装置。 - 【請求項7】 前記高電圧出力部(17)は複数設けら
れ、各高電圧出力部(17)と1対1で対応するように
して前記信号変換手段(16)、第4の高耐圧半導体ス
イッチング素子(26)及びモード切換手段(27)が
それぞれ設けられることを特徴とする請求項1ないし6
の何れかに記載の負荷駆動装置。 - 【請求項8】 集積回路化されて構成されることを特徴
とする請求項1ないし7の何れかに記載の負荷駆動装
置。
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