JP3481485B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JP3481485B2 JP3481485B2 JP02033799A JP2033799A JP3481485B2 JP 3481485 B2 JP3481485 B2 JP 3481485B2 JP 02033799 A JP02033799 A JP 02033799A JP 2033799 A JP2033799 A JP 2033799A JP 3481485 B2 JP3481485 B2 JP 3481485B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- lock
- request
- address
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2043—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share a common memory address space
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Hardware Redundancy (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、１つ以上のプロセ
ッサとメインメモリを構成単位とする複数のノードから
構成される分散共有構造のマルチプロセッサシステムに
関する。
ッサとメインメモリを構成単位とする複数のノードから
構成される分散共有構造のマルチプロセッサシステムに
関する。
【０００２】
【従来の技術】可用性を要求される情報処理装置では、
障害が発生した場合にも装置を停止させることなく障害
の発生した部品を正常な部品と交換することを可能にす
るために、ホットプラグ機能が具備されているものがあ
る。
障害が発生した場合にも装置を停止させることなく障害
の発生した部品を正常な部品と交換することを可能にす
るために、ホットプラグ機能が具備されているものがあ
る。
【０００３】従来の装置では、プロセッサ、Ｉ／Ｏ装置
などのようにシステムが動作中に運用系のシステムから
部分的に切り離されても、代替装置により継続的にシス
テムの動作が可能であり、オペレーティングシステムに
よって比較的容易に切り離し／組み込み制御が可能であ
るものを、オンラインリペアの対象装置としている。し
かし、オペレーティングシステムによっては、メインメ
モリに関しては、システム動作中は特定のメモリ空間を
固定的に使用する場合があり、そのメモリ空間を切り離
すことが困難であるため、ホットプラグの対象にしない
ことが多い。
などのようにシステムが動作中に運用系のシステムから
部分的に切り離されても、代替装置により継続的にシス
テムの動作が可能であり、オペレーティングシステムに
よって比較的容易に切り離し／組み込み制御が可能であ
るものを、オンラインリペアの対象装置としている。し
かし、オペレーティングシステムによっては、メインメ
モリに関しては、システム動作中は特定のメモリ空間を
固定的に使用する場合があり、そのメモリ空間を切り離
すことが困難であるため、ホットプラグの対象にしない
ことが多い。
【０００４】また、メインメモリの可用性を向上させる
ために、メインメモリを二重化して管理しておき、運用
系のメインメモリが故障した場合には、待機系のメイン
メモリを代わりに使用する方式を採用した装置や、シス
テムを多重化構成とする方式を採用する装置などもある
が、これらの装置は冗長な機能が存在する分コストが高
くなるという問題がある。
ために、メインメモリを二重化して管理しておき、運用
系のメインメモリが故障した場合には、待機系のメイン
メモリを代わりに使用する方式を採用した装置や、シス
テムを多重化構成とする方式を採用する装置などもある
が、これらの装置は冗長な機能が存在する分コストが高
くなるという問題がある。
【０００５】ところで、最近、性能や拡張性の向上のた
めに、分散共有メモリ方式を採用するマルチプロセッサ
システムがあるが、この場合、プロセッサとメインメモ
リが同じプリント基板上に実装される形態を持つものが
多い。物理的な実装構造から、ホットプラグが可能なＦ
ＲＵ（Field Replaceable Unit）は制限され、前記の物
理構造を有する装置では前記のプリント基板が１つの交
換単位となる。したがって、前記のプリント基板上に搭
載されているプロセッサに障害が発生して、ホットプラ
グによって正常なプロセッサに交換したい場合では、同
じプリント基板上のメインメモリもホットプラグの対象
にせざるを得ず、メインメモリのホットプラグ機能が要
求されることになる。
めに、分散共有メモリ方式を採用するマルチプロセッサ
システムがあるが、この場合、プロセッサとメインメモ
リが同じプリント基板上に実装される形態を持つものが
多い。物理的な実装構造から、ホットプラグが可能なＦ
ＲＵ（Field Replaceable Unit）は制限され、前記の物
理構造を有する装置では前記のプリント基板が１つの交
換単位となる。したがって、前記のプリント基板上に搭
載されているプロセッサに障害が発生して、ホットプラ
グによって正常なプロセッサに交換したい場合では、同
じプリント基板上のメインメモリもホットプラグの対象
にせざるを得ず、メインメモリのホットプラグ機能が要
求されることになる。
【０００６】本発明の目的は、メインメモリのホットプ
ラグ機能を有する、分散共有メモリ方式のマルチプロセ
ッサシステムを提供することにある。
ラグ機能を有する、分散共有メモリ方式のマルチプロセ
ッサシステムを提供することにある。
【０００７】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムは、１つ以上のプロセッサと、ＩＯ装置と、
メインメモリと、システム制御装置とからなる複数のノ
ードをシステムバスとロックバスとにより結合した分散
共有メモリ構造のマルチプロセッサシステムであって、
前記システム制御装置は、ルーティング制御装置と、メ
モリ制御装置と、ノード間ＩＦ制御装置と、ロック制御
装置と、ムーバとを有し、前記ムーバは、前記ノードの
切り離しが発生したとき起動され、切り離し対象のノー
ド上の前記メインメモリのデータを、新たに組み込むノ
ード上の前記メインメモリにコピーを行う処理として、
切り離し対象のノード上の前記メインメモリに対するロ
ック付きメモリリードとアンロック付きメモリライトと
を繰り返し前記ルーティング制御装置に送出し、前記ル
ーティング制御装置は、前記プロセッサまたは前記ＩＯ
装置または前記ムーバから発行されたメモリアクセス要
求を入力し、どの前記ノード上の前記メインメモリに対
するメモリアクセス要求であるかを判定し、前記メモリ
アクセス要求にルーティング先を示すルーティング情報
を付加して前記ノード間ＩＦ制御装置に転送する際に、
前記ノードの切り離しが発生している場合であって、該
メモリアクセス要求が前記切り離し対象のノードの前記
メインメモリに対して発行するメモリライト要求である
場合には、前記新たに組み込むノード上の前記メインメ
モリに対してもメモリライト要求を行うように該メモリ
アクセス要求の前記ルーティング情報を変更し、前記ノ
ード間ＩＦ制御装置は、前記ルーティング制御装置から
転送された前記メモリアクセス要求が他のノードの前記
メインメモリ宛であった場合は、前記システムバスを介
して前記他のノードに該メモリアクセス要求を発行し、
前記ルーティング制御装置または前記システムバスから
前記ロック付きメモリリード要求または前記アンロック
付きメモリライト要求以外の前記メモリアクセス要求を
受けた場合であって、受け付けた該メモリアクセス要求
が自ノードの前記メインメモリ宛であるときには、メモ
リアクセス要求アドレスを含むロックアドレスバッファ
索引要求を前記ロック制御装置に転送し、前記ロック制
御装置からロック中ではないことを通知された場合は、
前記メモリアクセス要求を前記メモリ制御装置経由で前
記メインメモリに転送し、前記ロック制御装置からロッ
ク中であることを通知された場合は、前記メモリアクセ
ス要求をホールドして、再度前記ロック制御装置に対し
て前記ロックアドレスバッファ索引要求を転送すること
を、前記メモリアクセス要求アドレスがアンロックにな
るまで繰り返し、前記ルーティング制御装置または前記
システムバスから転送された前記メモリアクセス要求
が、自ノード向けの前記ロック付きメモリリード要求で
あった場合には、前記ロック制御装置に対してメモリア
クセス要求アドレスを含むロック要求を転送し、ロック
成功通知を前記ロック制御装置より受け取った場合は、
前記メモリ制御装置に対してメモリリード要求を転送
し、ロック失敗通知を前記ロック制御装置より受け取っ
た場合は、前記ロック付きメモリリード要求を消滅さ
せ、前記ルーティング制御装置または前記システムバス
から転送された前記メモリアクセス要求が、自ノード向
けの前記アンロック付きメモリライト要求であった場合
には、前記メモリ制御装置に対してメモリライト要求を
転送し、前記ロック制御装置に対してメモリアクセス要
求アドレスを含むアンロック要求を転送し、前記ロック
制御装置は、前記ロックアドレスバッファ索引要求が転
送された場合には、前記ロックアドレスバッファ索引要
求の前記メモリアクセス要求アドレスがロック状態であ
るか否かを調べて、前記ノード間ＩＦ制御装置に通知
し、前記ロック要求が転送された場合であって、前記ロ
ック要求の前記メモリアクセス要求アドレスがアンロッ
ク状態であるときには、前記メモリアクセス要求アドレ
スをロック状態にして前記ノード間ＩＦ制御装置に対し
てロック成功を通知し、前記ロック要求が転送された場
合であって、前記ロック要求の前記メモリアクセス要求
アドレスがロック状態であるときには、前記ノード間Ｉ
Ｆ制御装置と前記ロックバスに対してロック失敗を通知
し、前記アンロック要求が転送された場合には、前記ア
ンロック要求のメモリアクセス要求アドレスをアンロッ
ク状態にする。
サシステムは、１つ以上のプロセッサと、ＩＯ装置と、
メインメモリと、システム制御装置とからなる複数のノ
ードをシステムバスとロックバスとにより結合した分散
共有メモリ構造のマルチプロセッサシステムであって、
前記システム制御装置は、ルーティング制御装置と、メ
モリ制御装置と、ノード間ＩＦ制御装置と、ロック制御
装置と、ムーバとを有し、前記ムーバは、前記ノードの
切り離しが発生したとき起動され、切り離し対象のノー
ド上の前記メインメモリのデータを、新たに組み込むノ
ード上の前記メインメモリにコピーを行う処理として、
切り離し対象のノード上の前記メインメモリに対するロ
ック付きメモリリードとアンロック付きメモリライトと
を繰り返し前記ルーティング制御装置に送出し、前記ル
ーティング制御装置は、前記プロセッサまたは前記ＩＯ
装置または前記ムーバから発行されたメモリアクセス要
求を入力し、どの前記ノード上の前記メインメモリに対
するメモリアクセス要求であるかを判定し、前記メモリ
アクセス要求にルーティング先を示すルーティング情報
を付加して前記ノード間ＩＦ制御装置に転送する際に、
前記ノードの切り離しが発生している場合であって、該
メモリアクセス要求が前記切り離し対象のノードの前記
メインメモリに対して発行するメモリライト要求である
場合には、前記新たに組み込むノード上の前記メインメ
モリに対してもメモリライト要求を行うように該メモリ
アクセス要求の前記ルーティング情報を変更し、前記ノ
ード間ＩＦ制御装置は、前記ルーティング制御装置から
転送された前記メモリアクセス要求が他のノードの前記
メインメモリ宛であった場合は、前記システムバスを介
して前記他のノードに該メモリアクセス要求を発行し、
前記ルーティング制御装置または前記システムバスから
前記ロック付きメモリリード要求または前記アンロック
付きメモリライト要求以外の前記メモリアクセス要求を
受けた場合であって、受け付けた該メモリアクセス要求
が自ノードの前記メインメモリ宛であるときには、メモ
リアクセス要求アドレスを含むロックアドレスバッファ
索引要求を前記ロック制御装置に転送し、前記ロック制
御装置からロック中ではないことを通知された場合は、
前記メモリアクセス要求を前記メモリ制御装置経由で前
記メインメモリに転送し、前記ロック制御装置からロッ
ク中であることを通知された場合は、前記メモリアクセ
ス要求をホールドして、再度前記ロック制御装置に対し
て前記ロックアドレスバッファ索引要求を転送すること
を、前記メモリアクセス要求アドレスがアンロックにな
るまで繰り返し、前記ルーティング制御装置または前記
システムバスから転送された前記メモリアクセス要求
が、自ノード向けの前記ロック付きメモリリード要求で
あった場合には、前記ロック制御装置に対してメモリア
クセス要求アドレスを含むロック要求を転送し、ロック
成功通知を前記ロック制御装置より受け取った場合は、
前記メモリ制御装置に対してメモリリード要求を転送
し、ロック失敗通知を前記ロック制御装置より受け取っ
た場合は、前記ロック付きメモリリード要求を消滅さ
せ、前記ルーティング制御装置または前記システムバス
から転送された前記メモリアクセス要求が、自ノード向
けの前記アンロック付きメモリライト要求であった場合
には、前記メモリ制御装置に対してメモリライト要求を
転送し、前記ロック制御装置に対してメモリアクセス要
求アドレスを含むアンロック要求を転送し、前記ロック
制御装置は、前記ロックアドレスバッファ索引要求が転
送された場合には、前記ロックアドレスバッファ索引要
求の前記メモリアクセス要求アドレスがロック状態であ
るか否かを調べて、前記ノード間ＩＦ制御装置に通知
し、前記ロック要求が転送された場合であって、前記ロ
ック要求の前記メモリアクセス要求アドレスがアンロッ
ク状態であるときには、前記メモリアクセス要求アドレ
スをロック状態にして前記ノード間ＩＦ制御装置に対し
てロック成功を通知し、前記ロック要求が転送された場
合であって、前記ロック要求の前記メモリアクセス要求
アドレスがロック状態であるときには、前記ノード間Ｉ
Ｆ制御装置と前記ロックバスに対してロック失敗を通知
し、前記アンロック要求が転送された場合には、前記ア
ンロック要求のメモリアクセス要求アドレスをアンロッ
ク状態にする。
【０００８】本発明は、分散共有メモリ構造のマルチプ
ロセッサシステムにおいて、システムの動作中にノード
の切り離しを行うことを目的として、切り離し対象ノー
ドで管理しているメインメモリ空間を、動的に待機系ノ
ードのメインメモリ空間に移し替えることをソフトウェ
アが意識することなく実現するものである。
ロセッサシステムにおいて、システムの動作中にノード
の切り離しを行うことを目的として、切り離し対象ノー
ドで管理しているメインメモリ空間を、動的に待機系ノ
ードのメインメモリ空間に移し替えることをソフトウェ
アが意識することなく実現するものである。
【０００９】プロセッサまたはＩＯ装置またはムーバよ
りマスタノードのメインメモリに対するライトアクセス
要求が発生した場合、マルチキャストモード（メモリラ
イト要求の複数ノードへの転送）の時は、マスタノード
とスレーブノードの両方に対してライトアクセス要求が
転送され、マルチキャストモードで無いときにはマスタ
ノードのみにリードアクセス要求が転送される。これに
よって、マルチキャストモードの時にはマスタノードの
メインメモリに対するメモリライト処理はスレーブノー
ド上のメインメモリに対しても行われることになる。
りマスタノードのメインメモリに対するライトアクセス
要求が発生した場合、マルチキャストモード（メモリラ
イト要求の複数ノードへの転送）の時は、マスタノード
とスレーブノードの両方に対してライトアクセス要求が
転送され、マルチキャストモードで無いときにはマスタ
ノードのみにリードアクセス要求が転送される。これに
よって、マルチキャストモードの時にはマスタノードの
メインメモリに対するメモリライト処理はスレーブノー
ド上のメインメモリに対しても行われることになる。
【００１０】マルチキャストモード時に上記の動作を行
うことにより、マスタノードが保持するメインメモリ空
間のデータを、スレーブノードのメインメモリ空間にコ
ピーすることができる。また、ムーバによるメモリコピ
ー中にも、プロセッサやＩＯ装置からのメモリアクセス
競合をソフトウェアが意識する必要がない。また、ムー
バによる不可分な動作を保証するためのメモリロックで
は、システム全体のメモリリソースをロックするのでは
なく、メモリアドレスで指定された必要なだけのメモリ
リソースのみをロックすることができるため、プロセッ
サやＩＯ装置からのメモリアクセス競合の発生頻度を減
らす効果があり、メモリのコピー中もシステム性能の低
下を最小限に止めることができる。
うことにより、マスタノードが保持するメインメモリ空
間のデータを、スレーブノードのメインメモリ空間にコ
ピーすることができる。また、ムーバによるメモリコピ
ー中にも、プロセッサやＩＯ装置からのメモリアクセス
競合をソフトウェアが意識する必要がない。また、ムー
バによる不可分な動作を保証するためのメモリロックで
は、システム全体のメモリリソースをロックするのでは
なく、メモリアドレスで指定された必要なだけのメモリ
リソースのみをロックすることができるため、プロセッ
サやＩＯ装置からのメモリアクセス競合の発生頻度を減
らす効果があり、メモリのコピー中もシステム性能の低
下を最小限に止めることができる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１を参照すると、本発明の第１の実施形
態のマルチプロセッサシステムはノード１ａ〜１ｄとロ
ックバス６とシステムバス７から構成される。ノード１
ａはプロセッサ２とＩＯ装置３とメインメモリ４とシス
テム制御装置５を有している。また、システム制御装置
（ＳＣＵ）５はルーティング制御装置（ＲＣＵ）３１と
メモリ制御装置（ＭＩＵ）３２とノード間インタフェー
ス制御回路（ＳＩＵ）３３とロック制御装置（ＬＣＵ）
３４とムーバ３５を有している。ノード１ｂ，１ｃ，１
ｄはノード１ａと同じ構成をとっており、システムバス
７およびロックバス６によって互いにバス接続されてい
る。
態のマルチプロセッサシステムはノード１ａ〜１ｄとロ
ックバス６とシステムバス７から構成される。ノード１
ａはプロセッサ２とＩＯ装置３とメインメモリ４とシス
テム制御装置５を有している。また、システム制御装置
（ＳＣＵ）５はルーティング制御装置（ＲＣＵ）３１と
メモリ制御装置（ＭＩＵ）３２とノード間インタフェー
ス制御回路（ＳＩＵ）３３とロック制御装置（ＬＣＵ）
３４とムーバ３５を有している。ノード１ｂ，１ｃ，１
ｄはノード１ａと同じ構成をとっており、システムバス
７およびロックバス６によって互いにバス接続されてい
る。
【００１３】プロセッサ２またはＩＯ装置３またはムー
バ３５から発行されたメモリアクセスリクエストは、Ｒ
ＣＵ３１でどのノード上のメインメモリ４に対してのメ
モリアクセス要求であるかを判定し、メモリアクセス要
求にルーティング情報を付加してＳＩＵ３３に転送す
る。
バ３５から発行されたメモリアクセスリクエストは、Ｒ
ＣＵ３１でどのノード上のメインメモリ４に対してのメ
モリアクセス要求であるかを判定し、メモリアクセス要
求にルーティング情報を付加してＳＩＵ３３に転送す
る。
【００１４】ＳＩＵ３３は受付けたメモリアクセス要求
が他ノードのメインメモリ４宛であった場合は、システ
ムバス７を介して他ノードにメモリアクセス要求を発行
する。
が他ノードのメインメモリ４宛であった場合は、システ
ムバス７を介して他ノードにメモリアクセス要求を発行
する。
【００１５】ＳＩＵ３３はＲＣＵ３１またはシステムバ
ス７から、ロック付きまたはアンロック付き以外のメモ
リアクセス要求を受け付けると、受け付けたメモリアク
セス要求が配下のメインメモリ４宛であった場合は、ロ
ックアドレスバッファ索引要求をＬＣＵ３４に転送す
る。ＬＣＵ３４は転送されたアドレスがロック状態であ
るか否かを調べてＳＩＵ３３に通知する。ＳＩＵ３３は
ＬＣＵ３４からロック中ではないことを通知された場
合、メモリアクセス要求をＭＩＵ３２経由でメインメモ
リ４に転送する。ＳＩＵ３３はＬＣＵ３４からロック中
であることを通知された場合、メモリアクセス要求をホ
ールドして、再度ＬＣＵ３４に対してメモリアクセス要
求アドレスを転送する。これは、メモリアクセス要求ア
ドレスがアンロック状態になるまで繰り返される。
ス７から、ロック付きまたはアンロック付き以外のメモ
リアクセス要求を受け付けると、受け付けたメモリアク
セス要求が配下のメインメモリ４宛であった場合は、ロ
ックアドレスバッファ索引要求をＬＣＵ３４に転送す
る。ＬＣＵ３４は転送されたアドレスがロック状態であ
るか否かを調べてＳＩＵ３３に通知する。ＳＩＵ３３は
ＬＣＵ３４からロック中ではないことを通知された場
合、メモリアクセス要求をＭＩＵ３２経由でメインメモ
リ４に転送する。ＳＩＵ３３はＬＣＵ３４からロック中
であることを通知された場合、メモリアクセス要求をホ
ールドして、再度ＬＣＵ３４に対してメモリアクセス要
求アドレスを転送する。これは、メモリアクセス要求ア
ドレスがアンロック状態になるまで繰り返される。
【００１６】ＳＩＵ３３はＲＣＵ３１またはシステムバ
ス７から転送されたメモリアクセス要求が、自ノード向
けのロック付きメモリリード要求であった場合、ＬＣＵ
３４に対してロック要求を転送する。ＬＣＵ３４は受け
付けたロック要求のアドレスがアンロック状態であった
ときには、そのアドレスをロック状態にして、ＳＩＵ３
３に対してロック成功を通知する。ＳＩＵ３３はロック
成功通知をＬＣＵ３４より受け取ると、ＭＩＵ３２に対
してメモリリード要求を転送する。ＬＣＵ３４は受け付
けたロック付きメモリリード要求のアドレスがロック状
態であったときにはＳＩＵ３３とロックバス６に対して
ロック失敗を通知する。ＳＩＵ３３はロック失敗通知を
ＬＣＵ３４より受け取るとロック付きメモリリード要求
を消滅させる。リクエスト発行元のＳＣＵ５はロック失
敗通知をロックバス６より受け取ると、リクエスト発行
元装置に対してロック失敗通知を行う。リクエスト発行
元装置はロック失敗通知を受け取ると、ロック付きメモ
リリード要求を再発行する。
ス７から転送されたメモリアクセス要求が、自ノード向
けのロック付きメモリリード要求であった場合、ＬＣＵ
３４に対してロック要求を転送する。ＬＣＵ３４は受け
付けたロック要求のアドレスがアンロック状態であった
ときには、そのアドレスをロック状態にして、ＳＩＵ３
３に対してロック成功を通知する。ＳＩＵ３３はロック
成功通知をＬＣＵ３４より受け取ると、ＭＩＵ３２に対
してメモリリード要求を転送する。ＬＣＵ３４は受け付
けたロック付きメモリリード要求のアドレスがロック状
態であったときにはＳＩＵ３３とロックバス６に対して
ロック失敗を通知する。ＳＩＵ３３はロック失敗通知を
ＬＣＵ３４より受け取るとロック付きメモリリード要求
を消滅させる。リクエスト発行元のＳＣＵ５はロック失
敗通知をロックバス６より受け取ると、リクエスト発行
元装置に対してロック失敗通知を行う。リクエスト発行
元装置はロック失敗通知を受け取ると、ロック付きメモ
リリード要求を再発行する。
【００１７】ＳＩＵ３３はＲＣＵ３１またはシステムバ
ス７から転送されたメモリアクセス要求が、自ノード向
けのアンロック付きメモリライト要求であった場合、Ｍ
ＩＵ３２に対してメモリライト要求を転送し、ＬＣＵ３
４に対してアンロック要求を転送する。ＬＣＵ３４は受
け付けたアンロック要求のアドレスをアンロック状態に
する。
ス７から転送されたメモリアクセス要求が、自ノード向
けのアンロック付きメモリライト要求であった場合、Ｍ
ＩＵ３２に対してメモリライト要求を転送し、ＬＣＵ３
４に対してアンロック要求を転送する。ＬＣＵ３４は受
け付けたアンロック要求のアドレスをアンロック状態に
する。
【００１８】次に、ＲＣＵ３１の詳細な構成について説
明する。図２はＲＣＵ３１の構成例を示すブロック図で
ある。レジスタ１０１，１０２，１０３はプロセッサか
らのメモリアクセス要求を受け付けるレジスタで、レジ
スタ１０１にはメモリライト要求時にライトデータが保
持され、レジスタ１０２にはメモリアクセス要求の種別
が保持され、レジスタ１０３にはメモリアクセス要求の
メモリアドレスが保持される。
明する。図２はＲＣＵ３１の構成例を示すブロック図で
ある。レジスタ１０１，１０２，１０３はプロセッサか
らのメモリアクセス要求を受け付けるレジスタで、レジ
スタ１０１にはメモリライト要求時にライトデータが保
持され、レジスタ１０２にはメモリアクセス要求の種別
が保持され、レジスタ１０３にはメモリアクセス要求の
メモリアドレスが保持される。
【００１９】レジスタ１１０，１１１，１１２，１１
３，１１４，１１５，１１６，１１７はメモリアクセス
要求をどのノードに転送するかを制御するためのルーテ
ィング制御レジスタである。レジスタ１１０にはノード
１ａのメインメモリのアドレス空間の下限値が保持さ
れ、レジスタ１１１にはノード１ａのメインメモリのア
ドレス空間の上限値が保持される。同様に、レジスタ１
１２，１１３はノード１ｂに対応し、レジスタ１１４，
１１５はノード１ｃに対応し、レジスタ１１６，１１７
はノード１ｄに対応している。
３，１１４，１１５，１１６，１１７はメモリアクセス
要求をどのノードに転送するかを制御するためのルーテ
ィング制御レジスタである。レジスタ１１０にはノード
１ａのメインメモリのアドレス空間の下限値が保持さ
れ、レジスタ１１１にはノード１ａのメインメモリのア
ドレス空間の上限値が保持される。同様に、レジスタ１
１２，１１３はノード１ｂに対応し、レジスタ１１４，
１１５はノード１ｃに対応し、レジスタ１１６，１１７
はノード１ｄに対応している。
【００２０】組み合わせ回路１２０はレジスタ１０３，
１１０，１１１の値を入力として、レジスタ１０３で示
されるメモリアクセス要求がノード１ａ上のメインメモ
リ４に対するアクセス要求である場合、接続線２０１に
“１”を出力する。同様に、組み合わせ回路１２１はメ
モリアクセス要求がノード１ｂ上のメインメモリ４に対
するアクセス要求である場合、接続線２０２に“１”を
出力する。同様に、組み合わせ回路１２２はメモリアク
セス要求がノード１ｃ上のメインメモリ４に対するアク
セス要求である場合、接続線２０３に“１”を出力す
る。同様に、組み合わせ回路１２３はメモリアクセス要
求がノード１ｄ上のメインメモリ４に対するアクセス要
求である場合、接続線２０４に“１”を出力する。した
がって、接続線２０１，２０２，２０３，２０４上の信
号はレジスタ１０１，１０２，１０３で保持されている
メモリアクセス要求の行き先を示すルーティング情報と
なる。
１１０，１１１の値を入力として、レジスタ１０３で示
されるメモリアクセス要求がノード１ａ上のメインメモ
リ４に対するアクセス要求である場合、接続線２０１に
“１”を出力する。同様に、組み合わせ回路１２１はメ
モリアクセス要求がノード１ｂ上のメインメモリ４に対
するアクセス要求である場合、接続線２０２に“１”を
出力する。同様に、組み合わせ回路１２２はメモリアク
セス要求がノード１ｃ上のメインメモリ４に対するアク
セス要求である場合、接続線２０３に“１”を出力す
る。同様に、組み合わせ回路１２３はメモリアクセス要
求がノード１ｄ上のメインメモリ４に対するアクセス要
求である場合、接続線２０４に“１”を出力する。した
がって、接続線２０１，２０２，２０３，２０４上の信
号はレジスタ１０１，１０２，１０３で保持されている
メモリアクセス要求の行き先を示すルーティング情報と
なる。
【００２１】フラグ１４０はメモリライト要求の複数ノ
ードへの転送（マルチキャスト）を指示する場合“１”
を表示する。レジスタ１４１はエンコードされた形でマ
スタノード情報を保持し、レジスタ１４２はエンコード
された形でスレーブノード情報を保持する。
ードへの転送（マルチキャスト）を指示する場合“１”
を表示する。レジスタ１４１はエンコードされた形でマ
スタノード情報を保持し、レジスタ１４２はエンコード
された形でスレーブノード情報を保持する。
【００２２】フラグ１４０により複数ノードへの転送が
指示されていた場合、レジスタ１４２で示されるスレー
ブノードで指示されるノードに対するルーティング指示
が組み合わせ回路１６０，１５０，１５１によってマス
クされ、接続線２１０，２１１，２１２，２１３で示さ
れるルーティング情報に加工される。したがって、フラ
グ１４０でマルチキャストモードが指示されている時
は、スレーブノードのルーティングレジスタ１４２の値
は無視されることになる。
指示されていた場合、レジスタ１４２で示されるスレー
ブノードで指示されるノードに対するルーティング指示
が組み合わせ回路１６０，１５０，１５１によってマス
クされ、接続線２１０，２１１，２１２，２１３で示さ
れるルーティング情報に加工される。したがって、フラ
グ１４０でマルチキャストモードが指示されている時
は、スレーブノードのルーティングレジスタ１４２の値
は無視されることになる。
【００２３】組み合わせ回路１６２はレジスタ１０２か
らメモリアクセス要求のコマンド情報をデコードして、
メモリライト要求であった場合、組み合わせ回路１５２
に“１”を出力する。
らメモリアクセス要求のコマンド情報をデコードして、
メモリライト要求であった場合、組み合わせ回路１５２
に“１”を出力する。
【００２４】組み合わせ回路１６１，１６３は接続線２
１０，２１１，２１２，２１３で示されたメモリアクセ
ス要求のルーティング先がレジスタ１４１で示されるマ
スタセルである場合に組み合わせ回路１５２に“１”を
出力する。組み合わせ回路１６２はレジスタ１０２にセ
ットされているメモリアクセス要求がライトアクセス要
求である場合に、組み合わせ回路１５２に“１”を出力
する。したがって、メモリアクセス要求がメモリライト
要求で、かつ、複数ノードへの転送が指示されていて、
かつ接続線２１０，２１１，２１２，２１３で示される
ルーティング先がマスタノードであった場合、組み合わ
せ回路１５２，１５３によってレジスタ１４２で示され
るスレーブノードがルーティング先として追加され、束
線２２０で示されるルーティング情報となってメモリア
クセス要求に付加されているＳＩＵ３３に転送される。
１０，２１１，２１２，２１３で示されたメモリアクセ
ス要求のルーティング先がレジスタ１４１で示されるマ
スタセルである場合に組み合わせ回路１５２に“１”を
出力する。組み合わせ回路１６２はレジスタ１０２にセ
ットされているメモリアクセス要求がライトアクセス要
求である場合に、組み合わせ回路１５２に“１”を出力
する。したがって、メモリアクセス要求がメモリライト
要求で、かつ、複数ノードへの転送が指示されていて、
かつ接続線２１０，２１１，２１２，２１３で示される
ルーティング先がマスタノードであった場合、組み合わ
せ回路１５２，１５３によってレジスタ１４２で示され
るスレーブノードがルーティング先として追加され、束
線２２０で示されるルーティング情報となってメモリア
クセス要求に付加されているＳＩＵ３３に転送される。
【００２５】次に、ＬＣＵ３４の詳細な構成について説
明する。図３はＬＣＵ３４の構成例を示すブロック図で
ある。ロックアドレスバッファ３００はロック状態のメ
インメモリアドレスを保持するバッファである。比較回
路３０１はロックアドレスバッファ３００の内容と、Ｓ
ＩＵ３３から転送されてくるロック要求とアンロック要
求とロックアドレスバッファ索引要求のメモリアドレス
と比較して、一致しているか否かを判定する回路であ
る。ロック制御回路３０２は比較回路３０１からの比較
結果と、ＳＩＵ３３からのロックアドレスバッファアク
セス要求を受けて、ロックアドレスバッファ３００の制
御を行い、またＳＩＵ３３およびロックバス６に対して
ロックの成功／不成功を通知する回路である。
明する。図３はＬＣＵ３４の構成例を示すブロック図で
ある。ロックアドレスバッファ３００はロック状態のメ
インメモリアドレスを保持するバッファである。比較回
路３０１はロックアドレスバッファ３００の内容と、Ｓ
ＩＵ３３から転送されてくるロック要求とアンロック要
求とロックアドレスバッファ索引要求のメモリアドレス
と比較して、一致しているか否かを判定する回路であ
る。ロック制御回路３０２は比較回路３０１からの比較
結果と、ＳＩＵ３３からのロックアドレスバッファアク
セス要求を受けて、ロックアドレスバッファ３００の制
御を行い、またＳＩＵ３３およびロックバス６に対して
ロックの成功／不成功を通知する回路である。
【００２６】ＳＩＵ３３からＬＣＵ３４に対しロックア
ドレスバッファ索引要求が転送されたとき、ロック制御
回路３０２は比較回路３０１からの比較結果を受けて、
もしもロックアドレスバッファにメモリアクセス要求ア
ドレスと同じアドレスが既に登録されていると判断した
場合には、ＳＩＵ３３に対してロック中であることを通
知する。もしもロックアドレスバッファにメモリアクセ
ス要求アドレスと同じアドレスが登録されていないと判
断した場合には、ＳＩＵ３３に対してロック中で無いこ
とを通知する。
ドレスバッファ索引要求が転送されたとき、ロック制御
回路３０２は比較回路３０１からの比較結果を受けて、
もしもロックアドレスバッファにメモリアクセス要求ア
ドレスと同じアドレスが既に登録されていると判断した
場合には、ＳＩＵ３３に対してロック中であることを通
知する。もしもロックアドレスバッファにメモリアクセ
ス要求アドレスと同じアドレスが登録されていないと判
断した場合には、ＳＩＵ３３に対してロック中で無いこ
とを通知する。
【００２７】ＳＩＵ３３からロック要求が転送されたと
き、ロック制御回路３０２は比較回路３０１からの比較
結果を受けて、もしもロックアドレスバッファにロック
付きリード要求と同じアドレスが既に登録されていた場
合には、ＳＩＵ３３とロックバス６に対してロック失敗
通知を発行する。もしもロックアドレスバッファ３００
にロック要求と同じアドレスが登録されていなかった場
合には、ＳＩＵ３３とロックバス６に対してロック成功
通知を発行し、ロックアドレスバッファ３００に対して
ロック要求のアドレスの登録を指示する。ＳＩＵ３３か
らＬＣＵ３４に対してアンロック要求が転送されたと
き、ロック制御回路３０２は比較回路３０１からの比較
結果を受けて、ロックアドレスバッファ３００に登録さ
れているアドレスの内、アンロック要求のアドレスと一
致したエントリの削除をロックアドレスバッファ３００
に指示する。
き、ロック制御回路３０２は比較回路３０１からの比較
結果を受けて、もしもロックアドレスバッファにロック
付きリード要求と同じアドレスが既に登録されていた場
合には、ＳＩＵ３３とロックバス６に対してロック失敗
通知を発行する。もしもロックアドレスバッファ３００
にロック要求と同じアドレスが登録されていなかった場
合には、ＳＩＵ３３とロックバス６に対してロック成功
通知を発行し、ロックアドレスバッファ３００に対して
ロック要求のアドレスの登録を指示する。ＳＩＵ３３か
らＬＣＵ３４に対してアンロック要求が転送されたと
き、ロック制御回路３０２は比較回路３０１からの比較
結果を受けて、ロックアドレスバッファ３００に登録さ
れているアドレスの内、アンロック要求のアドレスと一
致したエントリの削除をロックアドレスバッファ３００
に指示する。
【００２８】他ノードからロックバス６により送られて
きたロック成功通知、およびロック失敗通知はロック制
御回路３０２経由でＲＣＵ３１に対して報告される。
きたロック成功通知、およびロック失敗通知はロック制
御回路３０２経由でＲＣＵ３１に対して報告される。
【００２９】次に、ムーバ３５の詳細な構成について説
明する。図４はムーバ３５の構成例を示すブロック図で
ある。フラグ４００はムーバ３５の起動を指示する。レ
ジスタ４０１はムーバ３５がメモリコピーを実施する対
象ノードを指示する。セレクタ４０２はＲＣＵ３１のレ
ジスタ１１０，１１２，１１４，１１６と加算器４０６
の出力を入力としてムーバ制御回路４０４によって制御
される。セレクタ４０３はＲＣＵ３１のレジスタ１１
１，１１３，１１５，１１７を入力としてムーバ制御回
路４０４によって制御される。レジスタ４０５はＲＣＵ
３１に発行するメモリアクセス要求のメモリアドレスを
保持する。加算器４０６はレジスタ４０５の値に特定の
値を加算する加算器で、ムーバ３５が発行するメモリア
クセスの単位が８バイトであれば、加算器４０６はレジ
スタ４０５の値に８を加算する。比較器４０７はセレク
タ４０３とレジスタ４０５の値を比較する。
明する。図４はムーバ３５の構成例を示すブロック図で
ある。フラグ４００はムーバ３５の起動を指示する。レ
ジスタ４０１はムーバ３５がメモリコピーを実施する対
象ノードを指示する。セレクタ４０２はＲＣＵ３１のレ
ジスタ１１０，１１２，１１４，１１６と加算器４０６
の出力を入力としてムーバ制御回路４０４によって制御
される。セレクタ４０３はＲＣＵ３１のレジスタ１１
１，１１３，１１５，１１７を入力としてムーバ制御回
路４０４によって制御される。レジスタ４０５はＲＣＵ
３１に発行するメモリアクセス要求のメモリアドレスを
保持する。加算器４０６はレジスタ４０５の値に特定の
値を加算する加算器で、ムーバ３５が発行するメモリア
クセスの単位が８バイトであれば、加算器４０６はレジ
スタ４０５の値に８を加算する。比較器４０７はセレク
タ４０３とレジスタ４０５の値を比較する。
【００３０】フラグ４００に“１”がセットされた場
合、ムーバ制御回路４０４はレジスタ４０１で指示され
るノード情報を基にして、セレクタ４０２を制御してレ
ジスタ４０５に対してメモリアクセス要求の開始アドレ
スをセットする。同様に、セレクタ４０３を制御して比
較器４０７に対してメモリアクセス要求の終了アドレス
を入力する。ムーバ制御回路４０４はレジスタ４０５か
ら入力されたアドレスを基にして、ＲＣＵ３１に対して
ロック付メモリリード要求を発行する。そのメモリリー
ド要求に対してロック失敗通知が返送された場合、同じ
アドレスを用いて再度ＲＣＵ３１に対してロック付きメ
モリリード要求を発行する。メモリリード要求に対して
リプライデータが返送された場合、同じアドレスに対し
てアンロック付きメモリライト要求を発行する。アンロ
ック付きメモリライト要求が完了すると、加算器４０６
によりカウントアップされたアドレスをセレクタ４０２
により選択してレジスタ４０５に入力し、アドレスをカ
ウントアップしながら前述したようにＲＣＵ３１に対し
てロック付メモリリード要求とアンロック付きメモリラ
イト要求を繰り返して実行する。比較器４０７はレジス
タ４０５のアドレスがセレクタ４０３からのアドレスを
越えたことを検出すると、フラグ４００のリセットを行
いＲＣＵ３１に対するメモリアクセス要求の発行を終了
する。
合、ムーバ制御回路４０４はレジスタ４０１で指示され
るノード情報を基にして、セレクタ４０２を制御してレ
ジスタ４０５に対してメモリアクセス要求の開始アドレ
スをセットする。同様に、セレクタ４０３を制御して比
較器４０７に対してメモリアクセス要求の終了アドレス
を入力する。ムーバ制御回路４０４はレジスタ４０５か
ら入力されたアドレスを基にして、ＲＣＵ３１に対して
ロック付メモリリード要求を発行する。そのメモリリー
ド要求に対してロック失敗通知が返送された場合、同じ
アドレスを用いて再度ＲＣＵ３１に対してロック付きメ
モリリード要求を発行する。メモリリード要求に対して
リプライデータが返送された場合、同じアドレスに対し
てアンロック付きメモリライト要求を発行する。アンロ
ック付きメモリライト要求が完了すると、加算器４０６
によりカウントアップされたアドレスをセレクタ４０２
により選択してレジスタ４０５に入力し、アドレスをカ
ウントアップしながら前述したようにＲＣＵ３１に対し
てロック付メモリリード要求とアンロック付きメモリラ
イト要求を繰り返して実行する。比較器４０７はレジス
タ４０５のアドレスがセレクタ４０３からのアドレスを
越えたことを検出すると、フラグ４００のリセットを行
いＲＣＵ３１に対するメモリアクセス要求の発行を終了
する。
【００３１】次に、ノードの切り離し／組み込み時の動
作について図５を参照して説明する。
作について図５を参照して説明する。
【００３２】本説明では、図１に示すノード１ａ、１
ｂ、１ｃが運用系のノードとして動作しており、ノード
１ａに障害が発生したために、ノード１ａを切り離して
ノード１ｄをシステム化新たに組み込むことを想定す
る。
ｂ、１ｃが運用系のノードとして動作しており、ノード
１ａに障害が発生したために、ノード１ａを切り離して
ノード１ｄをシステム化新たに組み込むことを想定す
る。
【００３３】まず、ステップ５０１において切り離し対
象のノード１ａのプロセッサおよびＩＯ装置３を論理的
にシステムから切り離す。
象のノード１ａのプロセッサおよびＩＯ装置３を論理的
にシステムから切り離す。
【００３４】次に、ステップ５０２において新たに組み
込むノード１ｄをシステムバス７およびロックバス６に
対して論理的に接続する。
込むノード１ｄをシステムバス７およびロックバス６に
対して論理的に接続する。
【００３５】次に、ステップ５０３において全ノードの
フラグ１４０に“１”をセットし、全ノードのレジスタ
１４１に切り離しノード１ａのノード番号をセットし、
全ノードのレジスタ１４２に組み込みノード１ｄのノー
ド番号をセットする。この時点で、ノード１ｂ，１ｃで
動作中のプロセッサ２およびＩＯ装置３およびムーバ３
５からノード１ａのメインメモリ４に対して発行される
メモリライトアクセスは、ノード１ｄ上のメインメモリ
４に対しても実行されることになる。
フラグ１４０に“１”をセットし、全ノードのレジスタ
１４１に切り離しノード１ａのノード番号をセットし、
全ノードのレジスタ１４２に組み込みノード１ｄのノー
ド番号をセットする。この時点で、ノード１ｂ，１ｃで
動作中のプロセッサ２およびＩＯ装置３およびムーバ３
５からノード１ａのメインメモリ４に対して発行される
メモリライトアクセスは、ノード１ｄ上のメインメモリ
４に対しても実行されることになる。
【００３６】次に、ノード１ｄ上のムーバ３５内のレジ
スタ４０１に対して、切り離しノード１ａのノード番号
をセットし、フラグ４００に“１”をセットする。ムー
バ３５は、ステップ５０４に（ステップ５１１〜５１５
に）ノード１ａ上のメインメモリ空間の下限アドレスか
ら上限アドレス間のメモリ空間に対して網羅的にロック
付きメモリリード要求とアンロック付きメモリライト要
求を実行し、ノード１ａ上のメインメモリ４のデータを
ノード１ｄ上のメインメモリ４にコピーする。ムーバ３
５によるメモリコピーが完了した時点で、ノード１ａ上
のメインメモリとノード１ｄ上のメインメモリは同じデ
ータを保持することになる。
スタ４０１に対して、切り離しノード１ａのノード番号
をセットし、フラグ４００に“１”をセットする。ムー
バ３５は、ステップ５０４に（ステップ５１１〜５１５
に）ノード１ａ上のメインメモリ空間の下限アドレスか
ら上限アドレス間のメモリ空間に対して網羅的にロック
付きメモリリード要求とアンロック付きメモリライト要
求を実行し、ノード１ａ上のメインメモリ４のデータを
ノード１ｄ上のメインメモリ４にコピーする。ムーバ３
５によるメモリコピーが完了した時点で、ノード１ａ上
のメインメモリとノード１ｄ上のメインメモリは同じデ
ータを保持することになる。
【００３７】このとき、ムーバ３５から発行するメモリ
アクセス要求に対してロック制御を行うのは、ムーバ３
５によるメモリコピー中に、ノード１ｂ，１ｃのプロセ
ッサ２またはＩＯ装置３から発行されたメモリライト要
求のメモリアドレスが競合した場合に、メモリライト要
求が消失してしまうことを防ぐためである。
アクセス要求に対してロック制御を行うのは、ムーバ３
５によるメモリコピー中に、ノード１ｂ，１ｃのプロセ
ッサ２またはＩＯ装置３から発行されたメモリライト要
求のメモリアドレスが競合した場合に、メモリライト要
求が消失してしまうことを防ぐためである。
【００３８】メモリコピーが完了すると、ステップ５０
６に全ノードのレジスタ１１６にレジスタ１１０の値を
セットし、レジスタ１１７にレジスタ１１１の値をセッ
トする。また、全ノードのレジスタ１４１とレジスタ１
４２にセットされている値をスワップする。この時点
で、ノード１ｂ，１ｃで動作中のプロセッサ２およびＩ
Ｏ装置３からノード１ａのメインメモリ４に対して発行
されるメモリリードアクセスは、ノード１ｄ上のメイン
メモリ４に対して実行されることになり、メモリライト
アクセスは、ノード１ａおよび１ｄ上のメインメモリ４
に対して実行されることになる。
６に全ノードのレジスタ１１６にレジスタ１１０の値を
セットし、レジスタ１１７にレジスタ１１１の値をセッ
トする。また、全ノードのレジスタ１４１とレジスタ１
４２にセットされている値をスワップする。この時点
で、ノード１ｂ，１ｃで動作中のプロセッサ２およびＩ
Ｏ装置３からノード１ａのメインメモリ４に対して発行
されるメモリリードアクセスは、ノード１ｄ上のメイン
メモリ４に対して実行されることになり、メモリライト
アクセスは、ノード１ａおよび１ｄ上のメインメモリ４
に対して実行されることになる。
【００３９】次に、ステップ５０７に全ノードのレジス
タ１１０，１１１に“０”をセットしてノード１ａ上の
アドレス空間を無効化し、ステップ５０８に全ノードの
レジスタ１４０に“０”をセットしてマルチキャストモ
ードを解除する。この時点で、ステップ５０９にノード
１ａ上のメインメモリ４は運用系から切り離され、替わ
ってノード１ｄ上のメインメモリ４が運用系に組み込ま
れたことになる。
タ１１０，１１１に“０”をセットしてノード１ａ上の
アドレス空間を無効化し、ステップ５０８に全ノードの
レジスタ１４０に“０”をセットしてマルチキャストモ
ードを解除する。この時点で、ステップ５０９にノード
１ａ上のメインメモリ４は運用系から切り離され、替わ
ってノード１ｄ上のメインメモリ４が運用系に組み込ま
れたことになる。
【００４０】その後、ステップ５１０にノード１ｄ上の
プロセッサ２およびＩＯ装置３が運用系に組み込まれ、
ノード１ａにノード１ｄが完全に入れ替わる。
プロセッサ２およびＩＯ装置３が運用系に組み込まれ、
ノード１ａにノード１ｄが完全に入れ替わる。
【００４１】本発明の第２の実施形態を図６に示す。図
６を図１と比較すると、本実施形態ではＳＣＵ５内のム
ーバ３５が削除されている。第１の実施形態では、ムー
バ３５をハードウェアとして有しているのに対して、本
実施形態では、ムーバ３５の機能を全てプロセッサ２を
制御するソフトウェアで実現するものであり、ノード間
のメモリコピーのためのロック付きメモリリード要求と
アンロック付きメモリライト要求はプロセッサ２から発
行される。
６を図１と比較すると、本実施形態ではＳＣＵ５内のム
ーバ３５が削除されている。第１の実施形態では、ムー
バ３５をハードウェアとして有しているのに対して、本
実施形態では、ムーバ３５の機能を全てプロセッサ２を
制御するソフトウェアで実現するものであり、ノード間
のメモリコピーのためのロック付きメモリリード要求と
アンロック付きメモリライト要求はプロセッサ２から発
行される。
【００４２】本発明の第３の実施形態を図７に示す。図
７においてレジスタ３６はメインメモリ４上の障害が発
生しているアドレスを保持するレジスタであり、ムーバ
３５に対して障害アドレス情報を提供する。メインメモ
リ４に障害が発生して、ノードのホットプラグを実施す
る際には、ムーバ３５によりメインメモリ４のコピーを
行うとき、障害が発生しているメモリにアクセスしてし
まうと、エラーを起こしたデータを読み出してしまうこ
とになり、新たに障害を検出してしまう。これを避ける
ために、ムーバ３５はデータのコピーのためのメモリア
クセス要求を発行する際に、メモリアドレスをレジスタ
３６と比較し、一致した場合にはそのアドレスに対する
メモリアクセスを抑止して次のメモリアドレスにスキッ
プする機能を持つ。
７においてレジスタ３６はメインメモリ４上の障害が発
生しているアドレスを保持するレジスタであり、ムーバ
３５に対して障害アドレス情報を提供する。メインメモ
リ４に障害が発生して、ノードのホットプラグを実施す
る際には、ムーバ３５によりメインメモリ４のコピーを
行うとき、障害が発生しているメモリにアクセスしてし
まうと、エラーを起こしたデータを読み出してしまうこ
とになり、新たに障害を検出してしまう。これを避ける
ために、ムーバ３５はデータのコピーのためのメモリア
クセス要求を発行する際に、メモリアドレスをレジスタ
３６と比較し、一致した場合にはそのアドレスに対する
メモリアクセスを抑止して次のメモリアドレスにスキッ
プする機能を持つ。
【００４３】
【発明の効果】第１の効果は、システムを停止すること
なく切り離し対象のノード上のメモリ空間のデータを待
機系ノードのメモリ空間にコピーすることにより、シス
テムを停止せずにノードの切り離しが可能になるため、
障害が発生した部位をシステムを停止せずに修理するこ
とが可能になることである。このため、可用性の高い情
報処理システムが実現できる。
なく切り離し対象のノード上のメモリ空間のデータを待
機系ノードのメモリ空間にコピーすることにより、シス
テムを停止せずにノードの切り離しが可能になるため、
障害が発生した部位をシステムを停止せずに修理するこ
とが可能になることである。このため、可用性の高い情
報処理システムが実現できる。
【００４４】第２の効果は、ハードウェアで構成された
ムーバ機能が、切り離し対象ノード上のメモリ空間のデ
ータを待機系ノードのメモリ空間にコピーし、その間に
プロセッサやＩＯ装置から発行されたメモリアクセス要
求との競合はハードウェアで解決することにより、シス
テムを停止することなく切り離し対象のノード上のメモ
リ空間のデータを、待機系ノードのメモリ空間にコピー
する際に、オペレーティングシステムがメモリのコピー
中であることを意識することなく、コピー対象のメモリ
空間に対してアクセスを行うことができることである。
このため、オペレーティングシステムの如何に関わらず
可用性の高い情報処理システムを実現できる。
ムーバ機能が、切り離し対象ノード上のメモリ空間のデ
ータを待機系ノードのメモリ空間にコピーし、その間に
プロセッサやＩＯ装置から発行されたメモリアクセス要
求との競合はハードウェアで解決することにより、シス
テムを停止することなく切り離し対象のノード上のメモ
リ空間のデータを、待機系ノードのメモリ空間にコピー
する際に、オペレーティングシステムがメモリのコピー
中であることを意識することなく、コピー対象のメモリ
空間に対してアクセスを行うことができることである。
このため、オペレーティングシステムの如何に関わらず
可用性の高い情報処理システムを実現できる。
【００４５】第３の効果は、ノードの切り離しが発生し
たときにのみメモリのコピーを実施し、切り離しセル上
の全てのメモリデータを予備セル上のメモリ空間にコピ
ーすることが可能であるため、コピーするときにのみ予
備のノードが必要であり、常に冗長なノードを用意して
おく必要が無いことである。これによって、正常動作時
には冗長なノードが不要であるのでコストを削減するこ
とが可能である。
たときにのみメモリのコピーを実施し、切り離しセル上
の全てのメモリデータを予備セル上のメモリ空間にコピ
ーすることが可能であるため、コピーするときにのみ予
備のノードが必要であり、常に冗長なノードを用意して
おく必要が無いことである。これによって、正常動作時
には冗長なノードが不要であるのでコストを削減するこ
とが可能である。
【００４６】第４の効果は、メモリコピーの際にメモリ
へのリードアクセスとライトアクセスの不可分な動作を
保証するために使用するメモリロックでロックするリソ
ースとして、全メモリ領域を対象とするのではなく、不
可分な動作が必要とされるメモリアドレスのみをロック
することにより、ロックアドレスバッファによって、メ
モリアドレス単位のメモリロックが可能であるため、プ
ロセッサやＩＯ装置からのメモリアクセスとの競合頻度
を減らすことができることである。これによって、シス
テムの動作中にシステムの性能を極力低下させることな
くメモリコピーを行うことができる。
へのリードアクセスとライトアクセスの不可分な動作を
保証するために使用するメモリロックでロックするリソ
ースとして、全メモリ領域を対象とするのではなく、不
可分な動作が必要とされるメモリアドレスのみをロック
することにより、ロックアドレスバッファによって、メ
モリアドレス単位のメモリロックが可能であるため、プ
ロセッサやＩＯ装置からのメモリアクセスとの競合頻度
を減らすことができることである。これによって、シス
テムの動作中にシステムの性能を極力低下させることな
くメモリコピーを行うことができる。
【図１】本発明の第１の実施形態のマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
【図２】図１中のルーティング制御装置の構成図であ
る。
る。
【図３】図１中のロック制御装置３４の構成図である。
【図４】図１中のムーバ制御装置３５の構成図である。
【図５】図１の実施形態におけるノードの切り離し／組
み込み時の手順を示すフローチャートである。
み込み時の手順を示すフローチャートである。
【図６】本発明の第２の実施形態のマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
【図７】本発明の第３の実施形態のマルチプロセッサシ
ステムの構成図である。
ステムの構成図である。
１ａ，１ｂ，１ｃ，１ｄ プロセッサ
２ プロセッサ
３ ＩＯ装置
４ メインメモリ
５ システム制御装置
３１ ルーティング制御装置
３２ メモリ制御装置
３３ ノード間ＩＦ制御装置
３４ ロック制御装置
３５ ムーバ
１０１〜１０３，１１０〜１１７，１４１，１４２
レジスタ １０４ 切替器 １２０〜１２３，１５０〜１５３，１６０〜１６２
組み合わせ回路 １４０ フラグ ２００〜２０３，２１０〜２１３ 接続線 ２２０ 束線 ３００ ロックアドレスバッファ ３０１ 比較回路 ３０２ ロック制御回路 ４００ フラグ ４０１，４０５ レジスタ ４０２，４０３ セレクタ ４０４ ムーバ制御回路 ４０６ 加算器 ４０７ 比較器 ５０１〜５０６，５１１〜５２０ ステップ
レジスタ １０４ 切替器 １２０〜１２３，１５０〜１５３，１６０〜１６２
組み合わせ回路 １４０ フラグ ２００〜２０３，２１０〜２１３ 接続線 ２２０ 束線 ３００ ロックアドレスバッファ ３０１ 比較回路 ３０２ ロック制御回路 ４００ フラグ ４０１，４０５ レジスタ ４０２，４０３ セレクタ ４０４ ムーバ制御回路 ４０６ 加算器 ４０７ 比較器 ５０１〜５０６，５１１〜５２０ ステップ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/16 - 15/177
G06F 11/16 - 11/20
G06F 12/00 - 12/06
Claims (4)
- 【請求項１】 １つ以上のプロセッサと、ＩＯ装置と、
メインメモリと、システム制御装置とからなる複数のノ
ードをシステムバスとロックバスとにより結合した分散
共有メモリ構造のマルチプロセッサシステムであって、 前記システム制御装置は、ルーティング制御装置と、メ
モリ制御装置と、ノード間ＩＦ制御装置と、ロック制御
装置と、ムーバとを有し、 前記ムーバは、前記ノードの切り離しが発生したとき起
動され、切り離し対象のノード上の前記メインメモリの
データを、新たに組み込むノード上の前記メインメモリ
にコピーを行う処理として、切り離し対象のノード上の
前記メインメモリに対するロック付きメモリリードとア
ンロック付きメモリライトとを繰り返し前記ルーティン
グ制御装置に送出し、 前記ルーティング制御装置は、前記プロセッサまたは前
記ＩＯ装置または前記ムーバから発行されたメモリアク
セス要求を入力し、どの前記ノード上の前記メインメモ
リに対するメモリアクセス要求であるかを判定し、前記
メモリアクセス要求にルーティング先を示すルーティン
グ情報を付加して前記ノード間ＩＦ制御装置に転送する
際に、前記ノードの切り離しが発生している場合であっ
て、該メモリアクセス要求が前記切り離し対象のノード
の前記メインメモリに対して発行するメモリライト要求
である場合には、前記新たに組み込むノード上の前記メ
インメモリに対してもメモリライト要求を行うように該
メモリアクセス要求の前記ルーティング情報を変更し、 前記ノード間ＩＦ制御装置は、前記ルーティング制御装
置から転送された前記メモリアクセス要求が他のノード
の前記メインメモリ宛であった場合は、前記システムバ
スを介して前記他のノードに該メモリアクセス要求を発
行し、 前記ルーティング制御装置または前記システムバスから
前記ロック付きメモリリード要求または前記アンロック
付きメモリライト要求以外の前記メモリアクセス要求を
受けた場合であって、受け付けた該メモリアクセス要求
が自ノードの前記メインメモリ宛であるときには、メモ
リアクセス要求アドレスを含むロックアドレスバッファ
索引要求を前記ロック制御装置に転送し、前記ロック制
御装置からロック中ではないことを通知された場合は、
前記メモリアクセス要求を前記メモリ制御装置経由で前
記メインメモリに転送し、前記ロック制御装置からロッ
ク中であることを通知された場合は、前記メモリアクセ
ス要求をホールドして、再度前記ロック制御装置に対し
て前記ロックアドレスバッファ索引要求を転送すること
を、前記メモリアクセス要求アドレスがアンロックにな
るまで繰り返し、 前記ルーティング制御装置または前記システムバスから
転送された前記メモリアクセス要求が、自ノード向けの
前記ロック付きメモリリード要求であった場合には、前
記ロック制御装置に対してメモリアクセス要求アドレス
を含むロック要求を転送し、ロック成功通知を前記ロッ
ク制御装置より受け取った場合は、前記メモリ制御装置
に対してメモリリード要求を転送し、ロック失敗通知を
前記ロック制御装置より受け取った場合は、前記ロック
付きメモリリード要求を消滅させ、 前記ルーティング制御装置または前記システムバスから
転送された前記メモリアクセス要求が、自ノード向けの
前記アンロック付きメモリライト要求であった場合に
は、前記メモリ制御装置に対してメモリライト要求を転
送し、前記ロック制御装置に対してメモリアクセス要求
アドレスを含むアンロック要求を転送し、 前記ロック制御装置は、前記ロックアドレスバッファ索
引要求が転送された場合には、前記ロックアドレスバッ
ファ索引要求の前記メモリアクセス要求アドレスがロッ
ク状態であるか否かを調べて、前記ノード間ＩＦ制御装
置に通知し、 前記ロック要求が転送された場合であって、 前記ロック
要求の前記メモリアクセス要求アドレスがアンロック状
態であるときには、前記メモリアクセス要求アドレスを
ロック状態にして前記ノード間ＩＦ制御装置に対してロ
ック成功を通知し、前記ロック要求が転送された場合であって、 前記ロック
要求の前記メモリアクセス要求アドレスがロック状態で
あるときには、前記ノード間ＩＦ制御装置と前記ロック
バスに対してロック失敗を通知し、 前記アンロック要求が転送された場合には、前記アンロ
ック要求のメモリアクセス要求アドレスをアンロック状
態にするマルチプロセッサシステム。 - 【請求項２】 前記ルーティング制御装置は、前記メモリアクセス要求が メモリライト要求である場合
には、ライトデータを保持するとともに、前記ノード間
ＩＦ制御装置に出力する第１のレジスタと、前記 メモリアクセス要求の種別を保持するとともに、前
記ノード間ＩＦ制御装置に出力する第２のレジスタと、前記 メモリアクセス要求の前記メモリアクセス要求アド
レスを保持するとともに前記ノード間ＩＦ制御装置に出
力する第３のレジスタと、前記メモリアクセス要求が メモリライト要求である場合
に、前記メモリアクセス要求を前記複数ノードへ転送す
るよう指示するためのフラグと、 マスタノード情報を保持する第４のレジスタと、 スレーブノード情報を保持する第５のレジスタと、前記 各ノードの前記メインメモリのアドレス空間の下限
値、上限値をそれぞれ保持する第６、第７のレジスタ
と、前記 第６のレジスタと前記第７のレジスタの各々に対応
して設けられ、前記第３のレジスタに保持されている前
記メモリアクセス要求アドレスと、当該第６のレジスタ
と当該第７のレジスタのアドレス空間の下限値、上限値
を比較し、該メモリアクセス要求アドレスが下限値と上
限値の間にあれば、出力信号をアクティブにする第１の
組み合せ回路と、 前記フラグに前記複数ノードへの転送が指示されていな
ければ、前記第１の組み合せ回路の出力信号のうちアク
ティブの出力信号に対応する前記ノードを前記ルーティ
ング情報として前記ノード間ＩＦ制御装置に出力し、 前記フラグに前記複数ノードへの転送が指示されている
場合であって、前記第１の組み合せ回路のアクティブの
出力信号に対応するノードが前記第４のレジスタに保持
されているマスタノードであり、前記第２のレジスタに
保持されている前記メモリアクセス要求がメモリライト
要求であれば、第５のレジスタに保持されているスレー
ブノードをルーティング先として追加し、ルーティング
情報として前記ノード間ＩＦ制御装置に出力する第２の
組み合せ回路を有する、請求項１記載のマルチプロセッ
サシステム。 - 【請求項３】 前記ロック制御装置は、 ロック状態のメインメモリアドレスを保持するロックア
ドレスバッファと、 該ロックアドレスバッファの内容と、前記ノード間ＩＦ
制御装置から送られてくる前記ロック要求、前記アンロ
ック要求または前記ロックアドレスバッファ索引要求の
前記メモリアクセス要求アドレスとを比較して、一致し
ているかどうか判定する比較回路と、 前記ノード間ＩＦ制御装置から前記ロックアドレスバッ
ファ索引要求を受けた場合であって、前記比較回路の比
較結果が、前記ロックアドレスバッファに前記ロックア
ドレスバッファ索引要求の前記メモリアクセス要求アド
レスが既に登録されていることを示している場合には、
前記ノード間ＩＦ制御装置に対してロック中を通知し、
前記ロックアドレスバッファ索引要求の前記メモリアク
セス要求アドレスが登録されていないことを示している
場合には、前記ノード間ＩＦ制御装置に対してロック中
でないことを通知し、 前記ノード間ＩＦ制御装置から前記ロック要求が転送さ
れた場合であって、前記比較回路からの比較結果が、前
記ロックアドレスバッファに前記ロック要求の前記メモ
リアクセス要求アドレスが既に登録されていることを示
している場合には、前記ノード間ＩＦ制御装置と前記ロ
ックバスに対してロック失敗通知を発行し、前記ノード間ＩＦ制御装置から前記ロック要求が転送さ
れた場合であって、 前記ロックアドレスバッファに前記
ロック要求の前記メモリアクセス要求アドレスが登録さ
れていないことを示す場合には、前記ノード間ＩＦ制御
装置と前記ロックバスに対してロック成功通知を発行
し、前記ロックアドレスバッファに対して前記ロック要
求の前記メモリアクセス要求アドレスの登録を指示し、前記ノード間ＩＦ制御装置から前記 アンロック要求が転
送された場合には、前記比較回路からの比較結果を受け
て、前記ロックアドレスバッファに登録されているアド
レスの内、前記アンロック要求の前記メモリアクセス要
求アドレスと一致したエントリの削除を前記ロックアド
レスバッファに指示するロック制御回路を含む、請求項
２記載のマルチプロセッサシステム。 - 【請求項４】 前記ムーバが、 該ムーバの起動を指示するフラグと、 該ムーバがメモリコピーを実施する対象ノードを指示す
るノード情報を保持する第１のレジスタと、 前記ルーティング制御装置の前記第６レジスタに保持さ
れているアドレスを入力とする第１のセレクタと、 前記ルーティング制御装置の前記第７のレジスタに保持
されているアドレスを入力とする第２のセレクタと、前記 第２のセレクタから出力された、前記ルーティング
制御装置に発行するメモリアクセス要求のメモリアクセ
ス要求アドレスを保持する第２のレジスタと、前記 第２のレジスタから出力されたメモリアドレスに特
定の値を加算し、結果を、前記第２のセレクタに入力す
る加算器と、前記 第１のセレクタの出力と前記第２のレジスタから出
力されたメモリアドレスとを比較する比較器と、 前記フラグに該ムーバの起動が指示されると、前記第１
のレジスタで指示される前記ノード情報を基にして、前
記第２のセレクタを制御して前記第２のレジスタに対し
てメモリアクセス要求の開始アドレスをセットし、同様
に、前記第１のセレクタを制御して前記比較器に対して
前記メモリアクセス要求の終了アドレスを入力し、前記
第２のレジスタから入力されたアドレスを基にして、前
記ルーティング制御装置に対して前記ロック付きメモリ
リード要求を発行し、該ロック付きメモリリード要求に
対してロック失敗通知が返送された場合、同じアドレス
を用いて再度ルーティング制御装置に対して該ロック付
きメモリリード要求を発行し、該ロック付きメモリリー
ド要求に対してリプライデータが返送された場合、同じ
アドレスに対して前記アンロック付きメモリライト要求
を発行し、該アンロック付きメモリライト要求が完了す
ると、前記加算器によりカウントアップされたアドレス
を前記第２のセレクタにより選択して前記第２のレジス
タに入力し、アドレスをカウントアップしながら前述し
たように前記ルーティング制御装置に対して前記ロック
付きメモリリード要求と前記アンロック付きメモリライ
ト要求を繰り返して実行し、前記比較器が前記第２のレ
ジスタのアドレスが前記第１のセレクタからのアドレス
を越えたことを検出すると、前記フラグのリセットを行
い前記ルーティング制御装置に対するメモリアクセス要
求の発行を終了するムーバ制御回路を含む、請求項２ま
たは３記載のマルチプロセッサシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02033799A JP3481485B2 (ja) | 1999-01-28 | 1999-01-28 | マルチプロセッサシステム |
| FR0001042A FR2792742A1 (fr) | 1999-01-28 | 2000-01-27 | Systeme multiprocesseur a memoire partagee repartie comportant une fonction d'enfichage a chaud pour des memoires principales |
| US09/493,241 US6553465B1 (en) | 1999-01-28 | 2000-01-28 | Multiprocessor system with distributed shared memory having hot plug function for main memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02033799A JP3481485B2 (ja) | 1999-01-28 | 1999-01-28 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222375A JP2000222375A (ja) | 2000-08-11 |
| JP3481485B2 true JP3481485B2 (ja) | 2003-12-22 |
Family
ID=12024337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02033799A Expired - Lifetime JP3481485B2 (ja) | 1999-01-28 | 1999-01-28 | マルチプロセッサシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6553465B1 (ja) |
| JP (1) | JP3481485B2 (ja) |
| FR (1) | FR2792742A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3891004B2 (ja) | 2002-02-26 | 2007-03-07 | 日本電気株式会社 | 情報処理システム及び該システムの制御方法並びにプログラム |
| US20050198449A1 (en) * | 2004-03-05 | 2005-09-08 | Darrell Haskell | Determination of memory configuration |
| JP4161276B2 (ja) | 2004-12-17 | 2008-10-08 | 日本電気株式会社 | フォルトトレラントコンピュータ装置およびその同期化方法 |
| JP2007272358A (ja) * | 2006-03-30 | 2007-10-18 | Pioneer Electronic Corp | 情報処理装置 |
| US8943271B2 (en) * | 2008-06-12 | 2015-01-27 | Microsoft Corporation | Distributed cache arrangement |
| CN103403688A (zh) * | 2011-02-21 | 2013-11-20 | 富士通株式会社 | 处理器管理方法 |
| US8849977B2 (en) * | 2012-03-09 | 2014-09-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and a control node in an overlay network |
| CN105706068B (zh) * | 2013-04-30 | 2019-08-23 | 慧与发展有限责任合伙企业 | 路由存储器流量和i/o流量的存储器网络 |
| US11868777B2 (en) | 2020-12-16 | 2024-01-09 | Advanced Micro Devices, Inc. | Processor-guided execution of offloaded instructions using fixed function operations |
| US11625249B2 (en) * | 2020-12-29 | 2023-04-11 | Advanced Micro Devices, Inc. | Preserving memory ordering between offloaded instructions and non-offloaded instructions |
| US11921634B2 (en) | 2021-12-28 | 2024-03-05 | Advanced Micro Devices, Inc. | Leveraging processing-in-memory (PIM) resources to expedite non-PIM instructions executed on a host |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
| CA1239227A (en) * | 1984-10-17 | 1988-07-12 | Randy D. Pfeifer | Method of and arrangement for ordering of multiprocessor operations in a multiprocessor system |
| JP2886856B2 (ja) * | 1986-04-09 | 1999-04-26 | 株式会社日立製作所 | 二重化バス接続方式 |
| JPH0573399A (ja) | 1991-09-11 | 1993-03-26 | Kyushu Nippon Denki Software Kk | ワークステーシヨン間メモリ共有方法 |
| JPH05257796A (ja) | 1992-03-11 | 1993-10-08 | Nec Corp | 分散共有型メモリ管理方式 |
| US5546532A (en) * | 1993-02-01 | 1996-08-13 | 3Dlabs Limited | Data-array processing system |
| JPH08153045A (ja) | 1994-11-30 | 1996-06-11 | Nec Corp | メモリ制御回路 |
| JP3123413B2 (ja) | 1995-11-07 | 2001-01-09 | 株式会社日立製作所 | コンピュータシステム |
| JP3696689B2 (ja) | 1996-04-15 | 2005-09-21 | 富士通株式会社 | 情報処理システムのメモリコピー装置 |
| US5704032A (en) * | 1996-04-30 | 1997-12-30 | International Business Machines Corporation | Method for group leader recovery in a distributed computing environment |
| US6101497A (en) * | 1996-05-31 | 2000-08-08 | Emc Corporation | Method and apparatus for independent and simultaneous access to a common data set |
| US5983326A (en) * | 1996-07-01 | 1999-11-09 | Sun Microsystems, Inc. | Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode |
| US5802582A (en) * | 1996-09-10 | 1998-09-01 | International Business Machines Corporation | Explicit coherence using split-phase controls |
| JPH1098524A (ja) | 1996-09-20 | 1998-04-14 | Nippon Telegr & Teleph Corp <Ntt> | 分散型ネットワーク |
| US6088769A (en) * | 1996-10-01 | 2000-07-11 | International Business Machines Corporation | Multiprocessor cache coherence directed by combined local and global tables |
| US6148377A (en) * | 1996-11-22 | 2000-11-14 | Mangosoft Corporation | Shared memory computer networks |
| US6647393B1 (en) * | 1996-11-22 | 2003-11-11 | Mangosoft Corporation | Dynamic directory service |
| US5893922A (en) * | 1997-03-06 | 1999-04-13 | International Business Machines Corporation | Home node migration for distributed shared memory systems |
| US6230240B1 (en) * | 1998-06-23 | 2001-05-08 | Hewlett-Packard Company | Storage management system and auto-RAID transaction manager for coherent memory map across hot plug interface |
-
1999
- 1999-01-28 JP JP02033799A patent/JP3481485B2/ja not_active Expired - Lifetime
-
2000
- 2000-01-27 FR FR0001042A patent/FR2792742A1/fr active Pending
- 2000-01-28 US US09/493,241 patent/US6553465B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000222375A (ja) | 2000-08-11 |
| FR2792742A1 (fr) | 2000-10-27 |
| US6553465B1 (en) | 2003-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2512678B2 (ja) | デ―タ処理システム | |
| KR100610152B1 (ko) | 다중 시스템 프로세서간의 전환 방법 | |
| KR100610153B1 (ko) | 다중 시스템 호스트간의 전환 방법 | |
| CN106843749B (zh) | 写入请求处理方法、装置及设备 | |
| JPH05242060A (ja) | マルチプロセッサ及びデータ同一化方法 | |
| JP3481485B2 (ja) | マルチプロセッサシステム | |
| KR100558667B1 (ko) | 다중 시스템 호스트를 사용하여 버스를 제어하는 방법 | |
| EP1701267B1 (en) | Address snoop method and multi-processor system | |
| JP2000181887A (ja) | 情報処理装置における障害処理方法及び記憶制御装置 | |
| US5386544A (en) | Data processing system with a standby process mechanism for saving and restoring operations | |
| CN111585835B (zh) | 一种带外管理***的控制方法、装置和存储介质 | |
| US6366985B1 (en) | High availability asynchronous computer system | |
| US7159079B2 (en) | Multiprocessor system | |
| JPH05108473A (ja) | デ−タ処理システム | |
| US6490662B1 (en) | System and method for enhancing the reliability of a computer system by combining a cache sync-flush engine with a replicated memory module | |
| JP3825692B2 (ja) | コンピュータシステム内に存在しないプロセッサに対する無効化要求を処理する方法及び装置 | |
| JPH07168778A (ja) | ネットワーク装置およびマルチプロセッサ装置 | |
| JP3348420B2 (ja) | メモリーコピー機能を備えた情報処理装置 | |
| JP3161319B2 (ja) | マルチプロセッサシステム | |
| JP3351469B2 (ja) | 情報処理システム及びそれに用いるデータコピーを伴う障害処理方式 | |
| JP2000187652A (ja) | マルチプロセッサシステム | |
| JP3206453B2 (ja) | 共有ファイル更新制御方式 | |
| JP3037241B2 (ja) | ロック制御装置 | |
| JPH09282291A (ja) | 共通記憶装置のロックフラグ解除方式および方法 | |
| JP3112068B2 (ja) | 二重化構成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081010 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091010 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101010 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 9 |