JP3348420B2 - メモリーコピー機能を備えた情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ライトバック方式
のキャッシュメモリを利用したメモリコピー機能を備え
た情報処理装置に関する。

【０００２】

【従来の技術】可用性を要求される情報処理装置では、
障害が発生した場合にも装置を停止させることなく障害
の発生した部品を正常な部品と交換することを可能にす
るために、ホットプラグ機能が具備されているものがあ
る。

【０００３】従来、システムのメインメモリが複数のプ
リント基板上に分散して実装される形態を持つものが多
かったが、近年では、性能や拡張性の向上のために、分
散共有メモリ方式を採用するマルチプロセッサシステム
が登場している。このようなマルチプロセッサでは、プ
ロセッサとメインメモリが同じプリント基板上に実装さ
れる形態を持つものが多い。この場合、プリント基板が
１つの交換単位となり、プリント基板上に搭載されてい
るプロセッサに障害が発生して、ホットプラグにより正
常なプロセッサに交換したい場合には、そのプリント基
板上のメインメモリもホットプラグの対象にせざるを得
ず、メインメモリのホットプラグ機能が要求されること
になる。

【０００４】従来の装置では、システムが動作中に運用
系のシステムからプロセッサやＩ／Ｏ装置などが部分的
に切り離されても代替装置により継続的にシステムの動
作が可能であり、オペレーティングシステムによって比
較的容易に切り離し／組み込み制御が可能であるもの
を、オンラインリペアの対象装置としている。しかし、
オペレーティングシステムによっては、メインメモリに
関しては、システム動作中は特定のメモリ空間を固定的
に使用する場合があり、そのメモリ空間を切り離すこと
が困難であるため、ホットプラグの対象にしないことが
多い。

【０００５】また、メインメモリの可用性を向上させる
ために、メインメモリを二重化し、運用系のメインメモ
リが故障した場合には、待機系のメインメモリを代わり
に使用する方式を採用した装置やシステムを多重化構成
とする方式を採用する装置などもあるが、これらの装置
は冗長な機能が存在する分だけコストが高くなるという
問題がある。

【０００６】従来のメモリコピーを行う方法、回路また
は装置の一例が、特開平０５−１２０１５３号、特開平
０８−１５３０４５号、特開平０９−２８２２９２号な
どに記載されている。特開平０５−１２０１５３号に記
載されている方式は、メモリエラーが発生したときにＣ
ＰＵがリードライト命令を繰り替えし実行することによ
り、現用メモリの内容を予備メモリへコピーするもので
ある。特開平０８−１５３０４５号に記載されているメ
モリ制御回路は、エラー発生回数が所定値になったとき
に、メモリ制御回路のコピー制御部が現用メモリの内容
を予備メモリへコピーし、現用メモリから予備メモリへ
の切り替えを行うものである。特開平０９−２８２２９
２号に記載されているメモリコピー装置は、ＣＰＵとメ
モリからなる複数のエレメントで構成する装置であり、
あるエレメントにエラーが発生し他のエレメントに代替
するときに、メモリコピー装置により現用メモリの内容
を代替メモリにコピーし、コピー中はリード＆ロック、
ライト＆アンロックにより、他の装置からのメモリへの
アクセスを禁止するものである。こられは、いずれも、
キャッシュメモリを使用しないでメモリコピーを行って
いる。

【０００７】以上述べたように、従来のメモリコピー方
法、メモリコピー回路や装置においては、メモリコピー
中は他の装置からのメモリへのアクセスを禁止したり、
また、メモリコピーの制御が複雑化したり冗長なハード
ウェアを設けるなどのためにコストが高くなるなどの問
題があった。

【０００８】

【発明が解決しようとする課題】本発明は、上記の問題
に鑑みてなされたもので、ライトバック方式のキャッシ
ュメモリの特性を利用して、ホットプラグにより、複写
元のメモリモジュールから複写先のメモリモジュールへ
メモリの内容を複写するメモリコピー機能を備えた情報
処理装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、１台のプロセッサと、１
台のライトバック方式のキャッシュメモリと、複数のメ
インメモリモジュールと、前記メインメモリモジュール
に対して各種の制御を行う１台のメインメモリ制御装置
とからなる情報処理装置において、前記プロセッサから
データを書き替えずに前記キャッシュメモリ内へ排他的
にキャッシングするように指示する手段と、データが書
き替えられていなくても前記キャッシュメモリから掃き
出される時に前記メインメモリモジュールへライトバッ
クされるように指示する手段と、複写動作中かどうかを
表す手段と、前記メインメモリモジュールへのライトバ
ック要求が発生した場合に、ライトバックのアドレスが
複写領域のアドレスかどうかを判断するアドレス比較手
段と、複写動作中に複写領域に対するライトバック要求
を受け付けた場合に複写元の前記メインメモリモジュー
ルと複写先の前記メインメモリモジュールの両方へ書き
込む手段とを具備することを特徴とする。

【００１０】請求項２に記載の発明は、１台以上のプロ
セッサと、１台以上のライトバック方式のキャッシュメ
モリと、複数のメインメモリモジュールと、前記メイン
メモリモジュールに対して各種の制御を行う１台以上の
メインメモリ制御装置とからなる情報処理装置におい
て、前記プロセッサのうちの１台を複写動作を実行する
ためのムーバープロセッサとして割り当てる手段と、前
記ムーバープロセッサからデータを書き替えずに前記キ
ャッシュメモリ内へ排他的にキャッシングするように指
示する手段と、データが書き替えられていなくても前記
キャッシュメモリから掃き出される時に前記メインメモ
リモジュールへライトバックされるように指示する手段
と、複写動作中かどうかを表す手段と、前記メインメモ
リモジュールへのライトバック要求が発生した場合に、
ライトバックのアドレスが複写領域のアドレスかどうか
を判断するためのアドレス比較手段と、複写動作中に複
写領域に対するライトバック要求を受け付けた場合に複
写元の前記メインメモリモジュールと複写先の前記メイ
ンメモリモジュールの両方へ書き込む手段とを具備する
ことを特徴とする。

【００１１】請求項３に記載の発明は、請求項１または
請求項２に記載のメモリーコピー機能を備えた情報処理
装置において、前記プロセッサまたは前記ムーバープロ
セッサが複写動作を完了したことを複写動作中かどうか
を表す手段に通知して複写動作中を解除する手段と、複
写動作中のライトバック動作を完了させるまで待ち合わ
せてから複写元の前記メインメモリモジュールを切り離
し、それ以降のアクセス対象を複写先の前記メインメモ
リモジュールへ切り替える手段とを具備することを特徴
とする。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態による
メモリコピー方法を図１を参照して説明する。図１は同
実施の形態によるメモリコピー機能を備えた情報処理装
置のブロック図である。図１において、１はプロセッ
サ、２はライトバック方式のキャッシュメモリ、３は後
述するメモリモジュールを制御するメインメモリ制御装
置、４は複数のメモリモジュールで構成されるメインメ
モリである。

【００１３】キャッシュメモリ２を構成する２１はプロ
セッサ１からのメモリアクセスリクエストを受け付ける
リクエスト受付部、２２はプロセッサ１へのリプライデ
ータを送出するリプライ送出部である。２３はキャッシ
ュメモリ２に登録された後述するラインのアドレスと後
述するステータス（状態）を保持するアドレスアレイ、
２４はアドレスアレイ２３の各エントリに対応したライ
ンデータを保持するデータアレイであり、２５および２
６はそれぞれメインメモリ制御装置３と接続されるアド
レスインターフェイス部およびデータインターフェイス
部である。

【００１４】また、メインメモリ制御装置３を構成する
３１は複写対象のメモリ空間の下限アドレスを示す複写
対象下限アドレスレジスタ、３２は複写対象のメモリ空
間の上限アドレスを示す複写対象上限アドレスレジスタ
である。３３は、キャッシュメモリ２から受け付けたメ
インメモリ４へのライトバック要求アドレスが複写対象
のメモリ空間に対するものかどうかを判断するためのア
ドレス比較回路である。３４はメインメモリ４のメモリ
空間を示すアドレスをメモリモジュール番号とメモリモ
ジュール内相対アドレスに変換するためのアドレス変換
回路である。３５および３６は、それぞれキャッシュメ
モリ２と接続されるアドレスインターフェイス部および
データインターフェイス部である。

【００１５】アドレス変換回路３４は、後述するメモリ
モジュール４ａ、４ｂのベースアドレスとサイズを保持
するレジスタを備えている。また、アドレス変換回路３
４は複写動作中かどうかを表す複写モードフラグを備え
ており、複写モードフラグがリセットされていて複写動
作中でなければアドレス比較回路３３の出力信号を無効
化する。複写モードフラグがセットされていて複写動作
中に、アドレス比較回路３３が複写領域に対するライト
バックであることを出力した場合には、アドレス変換回
路３４は複写元のメモリモジュール、例えばメモリモジ
ュール４ａと複写先のメモリモジュール、例えばメモリ
モジュール４ｂの両方へ書き込み指示を送出する。

【００１６】メインメモリ４を構成する４ａ、４ｂはメ
モリモジュールであり、メインメモリ制御装置３とアド
レス・制御線４１ａ、４１ｂおよびデータバス４２ａ、
４２ｂで接続される。

【００１７】次に、キャッシュメモリ２のデータ管理単
位であるライン、ラインのステータスおよびライトバッ
ク動作について図１を参照して説明する。キャッシュメ
モリ２上のデータ管理単位を一般にラインまたはブロッ
クと称する（以下、ラインと称する）。一つのラインの
データサイズは、システムにより異なるが、一般的には
３２バイト、６４バイトまたは１２８バイトなどのデー
タサイズが採用されることが多い。ライトバック方式の
キャッシュメモリ２では、プロセッサ１がメインメモリ
４へライトしようとした場合、メインメモリ４からライ
ト対象のアドレスを含むラインを読み出し、キャッシュ
メモリ２にそのラインを登録した後にキャッシュメモリ
２上のそのラインに対してライトデータを書き込む。こ
の時、そのラインのデータはメインメモリ４内には存在
せずキャッシュメモリ２上にのみ存在することになり、
後述するダーティ状態となる。

【００１８】また、ライトバック方式のキャッシュメモ
リ２におけるアドレスアレイ２３の保持するステータス
は、そのラインのデータがメインメモリ４のデータと一
致している（クリーン状態と称する）か、一致していな
い（一般に、ダーティ状態またはモディファイ状態と称
する。以下、ダーティ状態と称する）かを示す。そのラ
インをキャッシュメモリ２内からメインメモリ４へ追い
出す際に、クリーン状態であればアドレスアレイ２３の
ステータスを無効化するだけでよいが、ダーティ状態で
あればメインメモリ４へライン全てを書き戻す動作（ラ
イトバック動作と呼ぶ）が発生する。

【００１９】次に、プロセッサ１からの基本的なメモリ
リードおよびメモリライトに対する動作を図１を参照し
て説明する。プロセッサ１がメモリリードリクエストを
発行した場合には、キャッシュメモリ２はリクエスト受
付部２１でメモリリードリクエストを受け付けた後、ア
ドレスアレイ２３を索引してリクエストアドレスが登録
されているかどうかとラインの登録状態を知る。その結
果、キャッシュメモリ２上に有効なラインが存在する場
合は、キャッシュメモリ２はデータアレイ２４からデー
タを読み出してリプライ送出部２２からプロセッサ１へ
リプライデータを送出する。キャッシュメモリ２上に有
効なラインが存在しない場合は、キャッシュメモリ２は
メインメモリ制御装置３に対してメモリリード要求を発
行し、データが返ってくるとアドレスアレイ２３に登録
しデータをデータアレイ２４に書き込むとともに、リプ
ライ送出部２２からプロセッサ１へリプライデータを出
力する。

【００２０】また、プロセッサ１がメモリライトリクエ
ストを発行した場合には、キャッシュメモリ２はリクエ
スト受付部２１でメモリライトリクエストを受け付けた
後、アドレスアレイ２３を索引してリクエストアドレス
が登録されているかどうかとラインの登録状態を知る。
その結果、キャッシュメモリ２上に有効なラインが存在
する場合は、キャッシュメモリ２はデータアレイ２４に
プロセッサ１からのデータを書き込む。これに対して、
キャッシュメモリ２上に有効なラインが存在しない場合
は、キャッシュメモリ２はメインメモリ制御装置３に対
してメモリリード要求を発行し、データが返ってくると
アドレスアレイ２３に登録するとともにデータをデータ
アレイ２４に書き込む。いずれの場合も、キャッシュメ
モリ２にデータを書き込んだ直後のラインの状態はダー
ティ状態となる。

【００２１】次に、本発明の実施の形態の動作について
図１を参照して説明する。例えば、メモリモジュール４
ａのあるメモリ空間の内容をメモリモジュール４ｂ上へ
複写を行う場合について説明する。複写元のメモリモジ
ュール４ａのメモリ空間は、システムが使用中のメモリ
空間である。複写先のメモリモジュール４ｂのメモリ空
間は、複写が完了し複写元のメモリモジュール４ａが切
り離されるまでソフトウェアからは参照できないメモリ
空間である。

【００２２】まず、キャッシュメモリ２は、キャッシュ
メモリ２に存在するダーティ状態のラインをすべてメモ
リモジュール４ａに掃き出す。次に、プロセッサ１は、
あらかじめ内部レジスタに設定されている複写対象のメ
モリモジュール４ａのメモリ空間の下限アドレスと複写
対象のメモリ空間のサイズから複写対象のメモリ空間の
上限アドレスを求める。そして、プロセッサ１は、メイ
ンメモリ制御装置３に対して、複写対象のメモリモジュ
ール４ａの複写領域の下限アドレスおよび上限アドレス
を設定し、複写モードに切り替えるように制御する。メ
インメモリ制御装置３は、メモリモジュール４ａの複写
領域の下限アドレスおよび上限アドレスを、それぞれ、
複写領域下限アドレスレジスタ３１および複写領域上限
アドレスレジスタ３２に設定するとともに、アドレス変
換回路３４の複写モードフラグをセットする。

【００２３】プロセッサ１は、複写対象のメモリモジュ
ール４ａの複写領域を排他的にキャッシュメモリ２へキ
ャッシングするために、メモリモジュール４ａのメモリ
空間の下限アドレスから複写対象のメモリ空間のサイズ
分だけ、各ラインの中にある１ワードに対して、ワード
内の書き込み対象バイト指示フラグ（バイトイネーブル
と称する）をすべて無効化して（すなわち、ワード内の
全バイトを書き込み対象外にして）、ライト要求を順次
発行していく。

【００２４】例えば、ラインサイズが６４バイトの場合
で、複写対象空間の下限アドレスが０番地で、複写対象
メモリ空間サイズが２５６メガバイトの場合を説明す
る。プロセッサ１が発行するライト命令の最小バイト長
が８バイトとすると、アドレス０番地に対してバイトイ
ネーブルを００ｈ（ｈは１６進数表示であることを示
す）にした８バイトライト要求を発行する。続いて、ア
ドレス４０ｈ番地に対してバイトイネーブルを００ｈに
した８バイトライト要求を発行する。以降、アドレスを
４０ｈずつ（ラインサイズずつ）カウントアップしてい
き、ＦＦＦＦＦＣ０ｈ番地に対してバイトイネーブルを
００ｈにした８バイトライト要求を最後に発行すると終
了する。これによって、メモリモジュール４ａの複写領
域の各ラインのデータはそのままキャッシュメモリ２内
に登録されるが、キャッシュメモリの状態は実際はクリ
ーン状態であるが排他的なダーティ状態として登録され
る。

【００２５】その後、プロセッサ１は、メインメモリ制
御装置３に対してメモリモジュール４ａからキャッシュ
メモリ２への複写動作が完了したことを通知する（この
通知手段は信号線でも通信命令でもどちらでもよい）。
キャッシュメモリ２への複写完了の通知を受けたメイン
メモリ制御装置３は、メモリモジュール４ａへ書き込ま
ずに保留されているライトバック処理をキャッシュメモ
リ２に実行させる。キャッシュメモリ２は、ダーティ状
態であるラインをメインメモリ４へ書き戻すために、メ
モリ制御装置３に対してライトバック要求を出す。

【００２６】メインメモリ制御装置３がライトバック要
求を受け付けると、アドレス比較回路３３によって複写
対象ラインであることを識別し、その旨をアドレス変換
回路３４に通知する。アドレス変換回路３４は、複写元
のメモリモジュール４ａと複写先のメモリモジュール４
ｂの両方へ書き込むように書き込み指示を発生する。こ
のライトバック処理がキャッシュメモリ２のダーティ状
態の全ラインについて完了すると、メモリモジュール４
ｂの内容がすべてメモリモジュール４ａの内容と一致す
ることになる。

【００２７】そして、ライトバック処理が完了した後
に、プロセッサ１は、メインメモリ制御装置３に対して
複写モードを解除するように制御する。これにより、メ
インメモリ制御装置３は、アドレス変換回路３４の複写
モードフラグをリセットして複写動作を停止し、複写元
のメモリモジュール４ａを切り離す。また、メインメモ
リ制御装置３は、これ以降のメモリアクセスがすべて複
写先のメモリモジュール４ｂに対して行われるように、
アドレス変換回路３４内のメモリモジュールのベースア
ドレスを更新する。

【００２８】次に、本発明の他の実施の形態を図２を参
照して説明する。図２はマルチプロセッサ構成のメモリ
コピー機能を備えた情報処理装置のブロック図である。
図２において、１ａ〜１ｈは図１のプロセッサ１と同等
のプロセッサ、２ａ〜２ｈは図１のキャッシュメモリ２
と同等のキャッシュメモリ、３ａおよび３ｂは図１のメ
インメモリ制御装置と同等のメインメモリ制御装置、４
ａ〜４ｄは図１のメモリモジュール４ａ、４ｂと同等の
メモリモジュールである。

【００２９】次に、本発明の他の実施の形態の動作を図
２および図３を参照して説明する。図２のマルチプロセ
ッサ構成の情報処理総理において、例えば、プロセッサ
１ａ〜１ｄ、キャッシュメモリ２ａ〜２ｄ、メインメモ
リ制御装置３ａ、メモリモジュール４ａ、４ｂを現用
系、プロセッサ１ｅ〜１ｈ、キャッシュメモリ２ｅ〜２
ｈ、メインメモリ制御装置３ｂ、メモリモジュール４
ｃ、４ｄを予備系とし、現用系を切り離して現用系から
予備系に切り替えるものとする。図２の情報処理装置の
メモリーコピー動作は、基本的には、本発明の実施の形
態で説明した図１の情報処理装置のメモリーコピー動作
と同じである。

【００３０】図３は、図２の情報処理装置のメモリーコ
ピーおよびメモリモジュール切り離し手順を示す図であ
る。まず、情報処理装置内の切り離し対象以外のプロセ
ッサ１ｅ〜１ｈの中からメモリの複写動作を制御するプ
ロセッサ、例えば１ｅをムーバープロセッサとして割り
当てる。ムーバープロセッサ１ｅは、まず、切り離し対
象のキャッシュメモリ２ａ〜２ｄ配下のプロセッサ１ａ
〜１ｄをすべて停止させて情報処理装置から切り離す
（Ｓ１）。そして、切り離し対象のキャッシュメモリ２
ａ〜２ｄ上に存在するダーティ状態のラインをすべて切
り離し対象のメモリモジュール４ａ、４ｂへ掃き出す
（Ｓ２）。メモリモジュール４ａ、４ｂへの掃き出しが
終了した後に、切り離し対象のキャッシュメモリ２ａ〜
２ｄをすべて情報処理装置から切り離す（Ｓ３）。

【００３１】次に、ムーバープロセッサ１ｅは、メイン
メモリ制御装置３ｂに対して、複写対象のメモリモジュ
ール４ａ、４ｂの複写領域のアドレスを設定するととも
に、複写モードに切り替えるように制御する（Ｓ４）。
ムーバープロセッサ１ｅは、バイトイネーブルを無効化
したライトをメモリモジュール４ａ、４ｂの複写領域の
全ライン内の１ワードに対して発行する（Ｓ５）。これ
により、ムーバープロセッサ１ｅが属するキャッシュメ
モリ２ｅ内にメモリモジュール４ａ、４ｂの複写領域の
全ラインが排他的なダーティ状態で格納される（Ｓ
６）。そして、Ｓ４で複写モードに切り替わって以降に
発生したライトバック動作により、キャッシュメモリ２
ｅの内容を複写元のメモリモジュール４ａ、４ｂおよび
複写先のメモリモジュール４ｃ、４ｄに掃き出し、掃き
出しが完了すると切り離し対象のメモリモジュール４
ａ、４ｂを切り離すとともに、複写モードから抜けて複
写動作を終了し、通常の動作状態に戻る（Ｓ７）。

【００３２】これにより、複写先のメモリモジュール４
ｃ、４ｄの内容が複写元のメモリモジュール４ａ、４ｂ
の内容と同じになり、複写元のメモリモジュール４ａ、
４ｂの内容を複写先のメモリモジュール４ｃ、４ｄへ複
写したことになる。また、複写モード中に、他のプロセ
ッサ１ｆ〜１ｈからリード要求があった場合には、複写
元のメモリモジュール４ａ、４ｂから読み出されてリプ
ライデータとして返される。Ｓ７で複写モードから抜け
て以降は、ライト要求もリード要求も複写先のメモリモ
ジュール４ｃ、４ｄがその対象となる。

【００３３】上記した他の実施の形態では、キャッシュ
メモリとメインメモリ制御装置がバス接続となっている
が、バス接続でない場合にも本発明を適用することがで
きる。また、メインメモリ制御装置が１台のマルチプロ
セッサ構成のシステムの場合にも本発明を適用すること
ができる。さらに、複数のプロセッサが１台のキャッシ
ュメモリに接続されるマルチプロセッサ構成のシステム
の場合にも本発明を適用することができる。

【００３４】

【発明の効果】以上説明したように、この発明によれ
ば、既存のライトバック方式のキャッシュメモリの特性
を生かすことにより、メインメモリ制御装置のアドレス
比較回路とアドレス変換回路に最小限の制御回路を付加
するだけで、動作中のシステムを停止させることなく、
ホットプラグでメインメモリの内容をコピーすることが
でき、システムの可用性を向上することが可能となる。

【図面の簡単な説明】

【図１】 この発明の一実施形態によるメモリコピー機
能を備えた情報処理装置の構成を示すブロック図であ
る。

【図２】 この発明の他の実施形態によるメモリコピー
機能を備えた情報処理装置の構成を示すブロック図であ
る。

【図３】 同他の実施形態によるメモリコピー機能を備
えた情報処理装置におけるメモリコピーおよびメモリモ
ジュールの切り離し手順を示す図である。

【符号の説明】

１、１ａ〜１ｈ…プロセッサ ２、２ａ〜２
ｈ…キャッシュメモリ ３、３ａ、３ｂ…メインメモリ制御装置 ４…メインメ
モリ ４ａ〜４ｄ…メモリモジュール ２１…リクエ
スト受付部 ２２…リプライ送出部 ２３…アドレ
スアレイ ２４…データアレイ ２５…アドレ
スインターフェイス部 ２６…データインターフェイス部 ３１…複写対
象下限アドレスレジスタ ３２…複写対象上限アドレスレジスタ ３３…アドレ
ス比較回路 ３４…アドレス変換回路 ３５…アドレ
スインターフェイス部 ３６…データインターフェイス部 ４１ａ、４１
ｂ…アドレス・制御線 ４２ａ、４２ｂ…データバス

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/20 G06F 12/08

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 １台のプロセッサと、１台のライトバッ
   ク方式のキャッシュメモリと、複数のメインメモリモジ
   ュールと、前記メインメモリモジュールに対して各種の
   制御を行う１台のメインメモリ制御装置とからなる情報
   処理装置において、 前記プロセッサからデータを書き替えずに前記キャッシ
   ュメモリ内へ排他的にキャッシングするように指示する
   手段と、 データが書き替えられていなくても前記キャッシュメモ
   リから掃き出される時に前記メインメモリモジュールへ
   ライトバックされるように指示する手段と、 複写動作中かどうかを表す手段と、 前記メインメモリモジュールへのライトバック要求が発
   生した場合に、ライトバックのアドレスが複写領域のア
   ドレスかどうかを判断するアドレス比較手段と、 複写動作中に複写領域に対するライトバック要求を受け
   付けた場合に複写元の前記メインメモリモジュールと複
   写先の前記メインメモリモジュールの両方へ書き込む手
   段と、 を具備してなるメモリーコピー機能を備えた情報処理装
   置。
2. 【請求項２】 １台以上のプロセッサと、１台以上のラ
   イトバック方式のキャッシュメモリと、複数のメインメ
   モリモジュールと、前記メインメモリモジュールに対し
   て各種の制御を行う１台以上のメインメモリ制御装置と
   からなる情報処理装置において、 前記プロセッサのうちの１台を複写動作を実行するため
   のムーバープロセッサとして割り当てる手段と、 前記ムーバープロセッサからデータを書き替えずに前記
   キャッシュメモリ内へ排他的にキャッシングするように
   指示する手段と、 データが書き替えられていなくても前記キャッシュメモ
   リから掃き出される時に前記メインメモリモジュールへ
   ライトバックされるように指示する手段と、 複写動作中かどうかを表す手段と、 前記メインメモリモジュールへのライトバック要求が発
   生した場合に、ライトバックのアドレスが複写領域のア
   ドレスかどうかを判断するためのアドレス比較手段と、 複写動作中に複写領域に対するライトバック要求を受け
   付けた場合に複写元の前記メインメモリモジュールと複
   写先の前記メインメモリモジュールの両方へ書き込む手
   段と、 を具備してなるメモリーコピー機能を備えた情報処理装
   置。
3. 【請求項３】 前記プロセッサまたは前記ムーバープロ
   セッサが複写動作を完了したことを複写動作中かどうか
   を表す手段に通知して複写動作中を解除する手段と、 複写動作中のライトバック動作を完了させるまで待ち合
   わせてから複写元の前記メインメモリモジュールを切り
   離し、それ以降のアクセス対象を複写先の前記メインメ
   モリモジュールへ切り替える手段と、 を具備することを特徴とする請求項１または請求項２に
   記載のメモリーコピー機能を備えた情報処理装置。