JP3161319B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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Description
【発明の属する技術分野】本発明は、マルチプロセッサ
システムに関し、特にマスタプロセッサが故障した際に
システム全体の停止を防止するマルチプロセッサシステ
ムに関する。
システムに関し、特にマスタプロセッサが故障した際に
システム全体の停止を防止するマルチプロセッサシステ
ムに関する。
【０００１】
【従来の技術】従来この種の技術では、マスタプロセッ
サが故障した際には、残りの正常なプロセッサのうちの
１つを新たなマスタプロセッサとしてそれ以外のプロセ
ッサをスレーブプロセッサとしてシステムの再立ち上げ
を行う。たとえば、特開昭６１−２５３５５１号公報に
は、マスタプロセッサから故障を通知されたサービスプ
ロセッサが、このマスタプロセッサをシステムから切り
離し、正常動作中のスレーブプロセッサのうちの１つ新
たにマスタプロセッサにする技術が記載されている。
サが故障した際には、残りの正常なプロセッサのうちの
１つを新たなマスタプロセッサとしてそれ以外のプロセ
ッサをスレーブプロセッサとしてシステムの再立ち上げ
を行う。たとえば、特開昭６１−２５３５５１号公報に
は、マスタプロセッサから故障を通知されたサービスプ
ロセッサが、このマスタプロセッサをシステムから切り
離し、正常動作中のスレーブプロセッサのうちの１つ新
たにマスタプロセッサにする技術が記載されている。
【０００２】
【発明が解決しようとする課題】上述の従来技術では、
複数のプロセッサとは別にサービスプロセッサ等のよう
な装置を設け、この装置がマスタプロセッサを設定する
ようにしている。このため、サービスプロセッサ等のよ
うな装置に障害が発生した際には、システム全体が停止
してしまうという問題がある。
複数のプロセッサとは別にサービスプロセッサ等のよう
な装置を設け、この装置がマスタプロセッサを設定する
ようにしている。このため、サービスプロセッサ等のよ
うな装置に障害が発生した際には、システム全体が停止
してしまうという問題がある。
【０００３】本発明の目的は、システム全体の停止を防
止するマルチプロセッサシステムを提供することにあ
る。
止するマルチプロセッサシステムを提供することにあ
る。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明のマルチプロセッサシステムは、複数のプロセ
ッサとこれら複数のプロセッサによりアクセスされる記
憶手段とを含むマルチプロセッサシステムであって、前
記記憶手段は、前記複数のプロセッサの各々が使用可能
であるか否かを示す使用可能情報を格納し、前記複数の
プロセッサの各々が、前記記憶手段内の前記使用可能情
報を読み出し、前記使用可能情報に基づいて前記複数の
プロセッサのうち使用可能なものの１つを選定する選定
手段と、前記選定手段により選定されたプロセッサをマ
スタプロセッサとして指定する指定手段と、前記指定手
段がマスタプロセッサを指定したときに、前記複数のプ
ロセッサの他のプロセッサがマスタプロセッサを指定す
ることを抑止する抑止手段とを含む。
に本発明のマルチプロセッサシステムは、複数のプロセ
ッサとこれら複数のプロセッサによりアクセスされる記
憶手段とを含むマルチプロセッサシステムであって、前
記記憶手段は、前記複数のプロセッサの各々が使用可能
であるか否かを示す使用可能情報を格納し、前記複数の
プロセッサの各々が、前記記憶手段内の前記使用可能情
報を読み出し、前記使用可能情報に基づいて前記複数の
プロセッサのうち使用可能なものの１つを選定する選定
手段と、前記選定手段により選定されたプロセッサをマ
スタプロセッサとして指定する指定手段と、前記指定手
段がマスタプロセッサを指定したときに、前記複数のプ
ロセッサの他のプロセッサがマスタプロセッサを指定す
ることを抑止する抑止手段とを含む。
【０００５】また、本発明の他のマルチプロセッサシス
テムは、前記抑止手段が、前記選定手段による前記使用
可能情報へのアクセスが成功したときに、前記複数のプ
ロセッサの他のプロセッサが前記使用可能情報へアクセ
スすることを禁止する手段を含む。
テムは、前記抑止手段が、前記選定手段による前記使用
可能情報へのアクセスが成功したときに、前記複数のプ
ロセッサの他のプロセッサが前記使用可能情報へアクセ
スすることを禁止する手段を含む。
【０００６】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサの各々が、システムの初
期化時に、前記使用可能情報の一部として、自プロセッ
サが使用可能であることを示す情報を前記記憶手段に書
き込む設定手段を含む。
テムは、前記複数のプロセッサの各々が、システムの初
期化時に、前記使用可能情報の一部として、自プロセッ
サが使用可能であることを示す情報を前記記憶手段に書
き込む設定手段を含む。
【０００７】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサの各々が、前記設定手段
の情報設定処理が前記複数のプロセッサの全てにおいて
終了するのを待って、前記選定手段を起動する待ち合わ
せ手段を含む。
テムは、前記複数のプロセッサの各々が、前記設定手段
の情報設定処理が前記複数のプロセッサの全てにおいて
終了するのを待って、前記選定手段を起動する待ち合わ
せ手段を含む。
【０００８】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサの前記設定手段および前
記選定手段が、システムが初期化されたときに起動され
る。
テムは、前記複数のプロセッサの前記設定手段および前
記選定手段が、システムが初期化されたときに起動され
る。
【０００９】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサのうち少なくとも１つに
障害が発生したときに、システムを初期化するととも
に、障害プロセッサの前記設定手段が前記記憶手段へ情
報を書き込むことを抑止する切断手段を含む。
テムは、前記複数のプロセッサのうち少なくとも１つに
障害が発生したときに、システムを初期化するととも
に、障害プロセッサの前記設定手段が前記記憶手段へ情
報を書き込むことを抑止する切断手段を含む。
【００１０】また、本発明の他のマルチプロセッサシス
テムは、前記切断手段が、前記障害プロセッサと前記記
憶手段とを結ぶ伝送路を電気的に切断する。
テムは、前記切断手段が、前記障害プロセッサと前記記
憶手段とを結ぶ伝送路を電気的に切断する。
【００１１】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサの各々に識別番号が与え
られ、前記選定手段が、使用可能であるプロセッサのう
ち最小の識別番号を有するものを選定する。
テムは、前記複数のプロセッサの各々に識別番号が与え
られ、前記選定手段が、使用可能であるプロセッサのう
ち最小の識別番号を有するものを選定する。
【００１２】また、本発明の他のマルチプロセッサシス
テムは、前記複数のプロセッサの各々に識別番号が与え
られ、前記選定手段が、使用可能であるプロセッサのう
ち最大の識別番号を有するものを選定する。
テムは、前記複数のプロセッサの各々に識別番号が与え
られ、前記選定手段が、使用可能であるプロセッサのう
ち最大の識別番号を有するものを選定する。
【００１３】
【発明の実施の形態】次に本発明のマルチプロセッサシ
ステムの一実施例について図面を参照して詳細に説明す
る。
ステムの一実施例について図面を参照して詳細に説明す
る。
【００１４】図１を参照すると、本発明の一実施例であ
るマルチプロセッサシステムは、プロセッサ１０および
１１がバス６および７を介してリセット回路３に接続さ
れ、リセット回路３はバス１および２を介して主記憶装
置５に接続されている。プロセッサ１２および１３がバ
ス８および９を介してリセット回路４に接続され、リセ
ット回路４はバス１および２を介して主記憶装置５に接
続されている。
るマルチプロセッサシステムは、プロセッサ１０および
１１がバス６および７を介してリセット回路３に接続さ
れ、リセット回路３はバス１および２を介して主記憶装
置５に接続されている。プロセッサ１２および１３がバ
ス８および９を介してリセット回路４に接続され、リセ
ット回路４はバス１および２を介して主記憶装置５に接
続されている。
【００１５】各プロセッサ１０、１１、１２および１３
は、各々のプロセッサ番号が設定されたディップスイッ
チ１４、１５、１６および１７をそれぞれ有している。
各ディップスイッチ１４、１５、１６および１７には、
それぞれ１６進数の８、９、ＡおよびＢが設定されてい
る。すなわち、各プロセッサ１０、１１、１２および１
３のプロセッサ番号は、それぞれ１６進数の８、９、Ａ
およびＢと設定されている。
は、各々のプロセッサ番号が設定されたディップスイッ
チ１４、１５、１６および１７をそれぞれ有している。
各ディップスイッチ１４、１５、１６および１７には、
それぞれ１６進数の８、９、ＡおよびＢが設定されてい
る。すなわち、各プロセッサ１０、１１、１２および１
３のプロセッサ番号は、それぞれ１６進数の８、９、Ａ
およびＢと設定されている。
【００１６】バス１は、プロセッサ１０、１１、１２お
よび１３と主記憶装置とのデータ伝送路である。
よび１３と主記憶装置とのデータ伝送路である。
【００１７】リセット回路３は、接続されているプロセ
ッサ１０および１１に故障が発生した際に故障情報が格
納される故障情報保持回路１８を含む。故障情報は、プ
ロセッサ１０および１１からバス７を介してリセット回
路３に送出される。リセット回路３は、故障情報が格納
されると、接続されているプロセッサ１０および１１を
バス１から切断するためにプロセッサ１０および１１に
リセット信号を送出する。同時に、リセット回路３は、
バス２を介して主記憶装置５にもリセット信号を送出す
る。
ッサ１０および１１に故障が発生した際に故障情報が格
納される故障情報保持回路１８を含む。故障情報は、プ
ロセッサ１０および１１からバス７を介してリセット回
路３に送出される。リセット回路３は、故障情報が格納
されると、接続されているプロセッサ１０および１１を
バス１から切断するためにプロセッサ１０および１１に
リセット信号を送出する。同時に、リセット回路３は、
バス２を介して主記憶装置５にもリセット信号を送出す
る。
【００１８】リセット回路４は、接続されているプロセ
ッサ１２および１３に故障が発生した際に故障情報が格
納される故障情報保持回路１９を含む。故障情報は、プ
ロセッサ１２および１３からバス９を介してリセット回
路４に送出される。リセット回路４は、故障情報が格納
されると、接続されているプロセッサ１２および１３を
バス１から切断するためにプロセッサ１２および１３に
リセット信号を送出する。同時に、リセット回路４は、
バス２を介して主記憶装置５にもリセット信号を送出す
る。
ッサ１２および１３に故障が発生した際に故障情報が格
納される故障情報保持回路１９を含む。故障情報は、プ
ロセッサ１２および１３からバス９を介してリセット回
路４に送出される。リセット回路４は、故障情報が格納
されると、接続されているプロセッサ１２および１３を
バス１から切断するためにプロセッサ１２および１３に
リセット信号を送出する。同時に、リセット回路４は、
バス２を介して主記憶装置５にもリセット信号を送出す
る。
【００１９】リセット回路３および４は、通常動作時に
はバス１とバス６およびバス８との接続回路として動作
する。
はバス１とバス６およびバス８との接続回路として動作
する。
【００２０】バス２は、リセット回路３およびリセット
回路４から主記憶装置５へのリセット信号の送出に用い
られる伝送路である。
回路４から主記憶装置５へのリセット信号の送出に用い
られる伝送路である。
【００２１】主記憶装置５には、マルチプロセッサシス
テムを構成する複数のプロセッサの各々のプロセッサ番
号およびこのプロセッサ番号に対応したプロセッサが接
続されているか否かを示す接続情報が格納される接続情
報テーブル２００が格納される。また、主記憶装置５
は、マスタプロセッサのプロセッサ番号が格納されるマ
スタプロセッサ番号保持回路２１を有する。
テムを構成する複数のプロセッサの各々のプロセッサ番
号およびこのプロセッサ番号に対応したプロセッサが接
続されているか否かを示す接続情報が格納される接続情
報テーブル２００が格納される。また、主記憶装置５
は、マスタプロセッサのプロセッサ番号が格納されるマ
スタプロセッサ番号保持回路２１を有する。
【００２２】図１および図２を参照すると、接続情報テ
ーブル２００はプロセッサ番号２１に対応して接続情報
２２０が格納されている。プロセッサ１０、１１、１２
および１３のプロセッサ番号である１０進数の８、９、
ＡおよびＢに対応した箇所に、プロセッサが接続されて
いる旨を示す１が格納されている。他のプロセッサ番号
に対応する箇所には、プロセッサが接続されていない旨
を示す０が格納されている。
ーブル２００はプロセッサ番号２１に対応して接続情報
２２０が格納されている。プロセッサ１０、１１、１２
および１３のプロセッサ番号である１０進数の８、９、
ＡおよびＢに対応した箇所に、プロセッサが接続されて
いる旨を示す１が格納されている。他のプロセッサ番号
に対応する箇所には、プロセッサが接続されていない旨
を示す０が格納されている。
【００２３】次に本発明のマルチプロセッサシステムの
一実施例の動作について図面を参照して詳細に説明す
る。
一実施例の動作について図面を参照して詳細に説明す
る。
【００２４】図１、図２および図３を参照すると、電源
投入時に、全てのプロセッサが一斉に接続情報テーブル
２００への登録のための動作を開始する。プロセッサ１
０、１１、１２および１３は各々のディップスイッチ１
４、１５、１６および１７から各自のプロセッサ番号を
読み出す（ステップ３１）。各プロセッサは、読み出し
たプロセッサ番号により接続情報テーブル２００の対応
するプロセッサ番号２１の接続情報２２０に１を書き込
む（ステップ３２）。各プロセッサは、マルチプロセッ
サシステムを構成する他のプロセッサがステップ３１お
よびステップ３２の操作を終了するまで一定時間待ち合
わせる（ステップ３３）。一定時間経過すると、接続情
報テーブル２００にアクセスを開始する（ステップ３
４）。
投入時に、全てのプロセッサが一斉に接続情報テーブル
２００への登録のための動作を開始する。プロセッサ１
０、１１、１２および１３は各々のディップスイッチ１
４、１５、１６および１７から各自のプロセッサ番号を
読み出す（ステップ３１）。各プロセッサは、読み出し
たプロセッサ番号により接続情報テーブル２００の対応
するプロセッサ番号２１の接続情報２２０に１を書き込
む（ステップ３２）。各プロセッサは、マルチプロセッ
サシステムを構成する他のプロセッサがステップ３１お
よびステップ３２の操作を終了するまで一定時間待ち合
わせる（ステップ３３）。一定時間経過すると、接続情
報テーブル２００にアクセスを開始する（ステップ３
４）。
【００２５】図１、図２および図４を参照すると、接続
情報テーブルに最初にアクセスしたプロセッサが、独占
的使用権を握り、マルチプロセッサシステムを構成する
他のプロセッサに対しロック命令を送出する（ステップ
４２）。ここでは、接続情報テーブルに最初にアクセス
したプロセッサがプロセッサ１２であるものとして説明
する。プロセッサ１２は、内部カウンタを０にセットす
る（ステップ４２）。内部カウンタをプロセッサ番号と
して、このプロセッサ番号に対応する接続情報テーブル
２００の接続情報２２０が１であるか否かを判定する
（ステップ４３）。接続情報２２０が０である場合に
は、内部カウンタの内容を１だけ増加させ（ステップ４
４）、ステップ４３の動作に戻る。
情報テーブルに最初にアクセスしたプロセッサが、独占
的使用権を握り、マルチプロセッサシステムを構成する
他のプロセッサに対しロック命令を送出する（ステップ
４２）。ここでは、接続情報テーブルに最初にアクセス
したプロセッサがプロセッサ１２であるものとして説明
する。プロセッサ１２は、内部カウンタを０にセットす
る（ステップ４２）。内部カウンタをプロセッサ番号と
して、このプロセッサ番号に対応する接続情報テーブル
２００の接続情報２２０が１であるか否かを判定する
（ステップ４３）。接続情報２２０が０である場合に
は、内部カウンタの内容を１だけ増加させ（ステップ４
４）、ステップ４３の動作に戻る。
【００２６】内部カウンタが８になった時に接続情報２
２０の値が１となる。プロセッサ１２は、このときの内
部カウンタの値８のプロセッサ番号を持つプロセッサ１
０を選び、このプロセッサ１０をマスタプロセッサに設
定する（ステップ４５）。ステップ４５によりマスタプ
ロセッサが設定された後、プロセッサ１２は、このマス
タプロセッサのプロセッサ番号を主記憶装置５のマスタ
プロセッサ番号保持回路２１に書き込む（ステップ４
６）。プロセッサ１２は、マルチプロセッサシステムを
構成する他のプロセッサ１０、１１および１３に対しロ
ック解除命令を送出し（ステップ４７）、プロセッサ１
２によるマスタプロセッサの選定および指定の動作は終
了する。マルチプロセッサシステムを構成するプロセッ
サ１０、１１、１２および１３の各々は、主記憶装置５
のマスタプロセッサ番号保持回路２１に書き込まれたマ
スタプロセッサ番号を読み出す。プロセッサ１０は、自
分がマスタプロセッサであることを認識し、マスタプロ
セッサとしての動作を開始する。プロセッサ１１、１２
および１３の各々は、マスタプロセッサ番号保持回路２
１のマスタプロセッサ番号により、どのプロセッサがマ
スタプロセッサであるかを認識する。
２０の値が１となる。プロセッサ１２は、このときの内
部カウンタの値８のプロセッサ番号を持つプロセッサ１
０を選び、このプロセッサ１０をマスタプロセッサに設
定する（ステップ４５）。ステップ４５によりマスタプ
ロセッサが設定された後、プロセッサ１２は、このマス
タプロセッサのプロセッサ番号を主記憶装置５のマスタ
プロセッサ番号保持回路２１に書き込む（ステップ４
６）。プロセッサ１２は、マルチプロセッサシステムを
構成する他のプロセッサ１０、１１および１３に対しロ
ック解除命令を送出し（ステップ４７）、プロセッサ１
２によるマスタプロセッサの選定および指定の動作は終
了する。マルチプロセッサシステムを構成するプロセッ
サ１０、１１、１２および１３の各々は、主記憶装置５
のマスタプロセッサ番号保持回路２１に書き込まれたマ
スタプロセッサ番号を読み出す。プロセッサ１０は、自
分がマスタプロセッサであることを認識し、マスタプロ
セッサとしての動作を開始する。プロセッサ１１、１２
および１３の各々は、マスタプロセッサ番号保持回路２
１のマスタプロセッサ番号により、どのプロセッサがマ
スタプロセッサであるかを認識する。
【００２７】図１を参照すると、プロセッサ１０をマス
タプロセッサとしてマルチプロセッサシステムを運用中
に、プロセッサ１０に故障が発生すると故障情報がバス
７を介してリセット回路３に送出される。リセット回路
３は、この故障情報を保持するとともに、リセット回路
３に接続されているプロセッサ１０および１１に対しリ
セット信号を送出する。この処理により、故障のあった
プロセッサ１０はマルチプロセッサシステムより切断さ
れる。リセット回路３は、主記憶装置５にもリセット信
号を送出し、このリセット信号により接続情報テーブル
２００とマスタプロセッサ番号保持回路２１とをリセッ
トする。
タプロセッサとしてマルチプロセッサシステムを運用中
に、プロセッサ１０に故障が発生すると故障情報がバス
７を介してリセット回路３に送出される。リセット回路
３は、この故障情報を保持するとともに、リセット回路
３に接続されているプロセッサ１０および１１に対しリ
セット信号を送出する。この処理により、故障のあった
プロセッサ１０はマルチプロセッサシステムより切断さ
れる。リセット回路３は、主記憶装置５にもリセット信
号を送出し、このリセット信号により接続情報テーブル
２００とマスタプロセッサ番号保持回路２１とをリセッ
トする。
【００２８】再立ち上げ動作実行時において、電源が投
入されると全てのプロセッサは再び接続情報テーブル２
００への登録のための動作を開始する。リセット回路３
には故障情報が保持され続けているため、故障状態にあ
るプロセッサ１０とプロセッサ１０と同一のリセット回
路３に接続されているプロセッサ１１とにリセット信号
が送出され続ける。これより、プロセッサ１０および１
１はマルチプロセッサシステムから切り離されたままに
保たれる。
入されると全てのプロセッサは再び接続情報テーブル２
００への登録のための動作を開始する。リセット回路３
には故障情報が保持され続けているため、故障状態にあ
るプロセッサ１０とプロセッサ１０と同一のリセット回
路３に接続されているプロセッサ１１とにリセット信号
が送出され続ける。これより、プロセッサ１０および１
１はマルチプロセッサシステムから切り離されたままに
保たれる。
【００２９】プロセッサ１０および１１が切り離されて
いるため、プロセッサ１２および１３によりマルチプロ
セッサシステムが構成される。プロセッサ１２および１
３は、図３に示される接続情報テーブル２００への登録
のための動作を再び行う。プロセッサ１２および１３
は、図４に示されるマスタプロセッサの選定および指定
の動作を再び実行し、その結果プロセッサ１２がマスタ
プロセッサとして動作する。
いるため、プロセッサ１２および１３によりマルチプロ
セッサシステムが構成される。プロセッサ１２および１
３は、図３に示される接続情報テーブル２００への登録
のための動作を再び行う。プロセッサ１２および１３
は、図４に示されるマスタプロセッサの選定および指定
の動作を再び実行し、その結果プロセッサ１２がマスタ
プロセッサとして動作する。
【００３０】プロセッサ１０が故障状態から解除された
ときに、リセット回路３の故障情報を消去することによ
り、プロセッサ１０および１１を再びマルチプロセッサ
システムに組み込み動作させる。
ときに、リセット回路３の故障情報を消去することによ
り、プロセッサ１０および１１を再びマルチプロセッサ
システムに組み込み動作させる。
【００３１】このように、本発明の一実施例であるマル
チプロセッサシステムによれば、マルチプロセッサシス
テムを構成する複数のプロセッサ１０、１１、１２およ
び１３の接続情報を格納する接続情報テーブル２００を
設け、このテーブルを用いて接続されている最小のプロ
セッサ番号を有するプロセッサをマスタプロセッサに選
定し指定するようにさせたため、サービスプロセッサ等
のような装置を設けることなくマスタプロセッサを選定
し指定することができる。
チプロセッサシステムによれば、マルチプロセッサシス
テムを構成する複数のプロセッサ１０、１１、１２およ
び１３の接続情報を格納する接続情報テーブル２００を
設け、このテーブルを用いて接続されている最小のプロ
セッサ番号を有するプロセッサをマスタプロセッサに選
定し指定するようにさせたため、サービスプロセッサ等
のような装置を設けることなくマスタプロセッサを選定
し指定することができる。
【００３２】さらに、マスタプロセッサに故障があった
場合に、この故障の情報を格納する故障情報保持回路１
８を含み、リセット信号を送出し故障したマスタプロセ
ッサを切り離すリセット回路３を設けた。このため、故
障したマスタプロセッサをマルチプロセッサシステムか
ら切り離し、残りの正常動作中のプロセッサのうち最小
のプロセッサ番号を有するプロセッサをマスタプロセッ
サと決定しシステムを立ち上げることができ、システム
全体の停止を防止することができる。
場合に、この故障の情報を格納する故障情報保持回路１
８を含み、リセット信号を送出し故障したマスタプロセ
ッサを切り離すリセット回路３を設けた。このため、故
障したマスタプロセッサをマルチプロセッサシステムか
ら切り離し、残りの正常動作中のプロセッサのうち最小
のプロセッサ番号を有するプロセッサをマスタプロセッ
サと決定しシステムを立ち上げることができ、システム
全体の停止を防止することができる。
【００３３】また、バス１とバス６との間にリセット回
路を設け、この間の接続を切り離すようにした。このた
め、故障したプロセッサによりバス６上に送出された可
能性のある以上データのマルチプロセッサ全体への伝搬
を防ぐことができる。
路を設け、この間の接続を切り離すようにした。このた
め、故障したプロセッサによりバス６上に送出された可
能性のある以上データのマルチプロセッサ全体への伝搬
を防ぐことができる。
【００３４】次に本発明のマルチプロセッサシステムの
第二の実施例について図面を参照して詳細に説明する。
第二の実施例について図面を参照して詳細に説明する。
【００３５】この第二の実施例では、リセット回路をプ
ロセッサ毎に設けている点のみが異り、それ以外は上述
の第一の実施例と同様の動作を行う。
ロセッサ毎に設けている点のみが異り、それ以外は上述
の第一の実施例と同様の動作を行う。
【００３６】図５を参照すると、バス６およびバス７と
プロセッサ１０との間にリセット回路２２を、バス６お
よびバス７とプロセッサ１１との間にリセット回路２３
を、バス８およびバス９とプロセッサ１２との間にリセ
ット回路２４を、バス８およびバス９とプロセッサ１３
との間にリセット回路２５をそれぞれ有している。
プロセッサ１０との間にリセット回路２２を、バス６お
よびバス７とプロセッサ１１との間にリセット回路２３
を、バス８およびバス９とプロセッサ１２との間にリセ
ット回路２４を、バス８およびバス９とプロセッサ１３
との間にリセット回路２５をそれぞれ有している。
【００３７】プロセッサ１０がマスタプロセッサとして
動作中に故障が生じた際には、プロセッサ１０はリセッ
ト回路２２に故障情報を送出する。リセット回路２２は
プロセッサ１０にリセット信号を送出し、プロセッサ１
０を切り離す。
動作中に故障が生じた際には、プロセッサ１０はリセッ
ト回路２２に故障情報を送出する。リセット回路２２は
プロセッサ１０にリセット信号を送出し、プロセッサ１
０を切り離す。
【００３８】このように、本発明の第二の実施例による
と、リセット回路をプロセッサ毎に設けるようにしたた
め、故障の発生したプロセッサを切り離す際に、故障し
ていないプロセッサを切り離すことができ、資源の有効
利用をはかることができる。
と、リセット回路をプロセッサ毎に設けるようにしたた
め、故障の発生したプロセッサを切り離す際に、故障し
ていないプロセッサを切り離すことができ、資源の有効
利用をはかることができる。
【００３９】
【発明の効果】以上の説明で明らかなように、本発明に
よると、故障のあったマスタプロセッサの接続されたバ
スを切り離し、残りの正常動作中のプロセッサのうち最
小のプロセッサ番号を有するプロセッサをマスタプロセ
ッサと決定しシステムを立ち上げるようにしたため、シ
ステム全体の停止を防止することができる。
よると、故障のあったマスタプロセッサの接続されたバ
スを切り離し、残りの正常動作中のプロセッサのうち最
小のプロセッサ番号を有するプロセッサをマスタプロセ
ッサと決定しシステムを立ち上げるようにしたため、シ
ステム全体の停止を防止することができる。
【図１】本発明のマルチプロセッサシステムの一実施例
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の接続情報テーブルの一実施例を示す図
である。
である。
【図３】本発明の接続情報テーブルへの接続情報格納処
理の動作を示す図である。
理の動作を示す図である。
【図４】本発明のマスタプロセッサ選定および指定の処
理の動作を示す図である。
理の動作を示す図である。
【図５】本発明の第二の実施例のマルチプロセッサの構
成を示す図である。
成を示す図である。
１、２ バス ３、４ リセット回路 ５ 主記憶装置 ６、７、８、９ バス １０、１１、１２、１３ プロセッサ １４、１５、１６、１７ ディップスイッチ １８、１９ 故障情報保持回路 ２００ 接続情報テーブル ２１０ マスタプロセッサ番号保持回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 678
Claims (7)
- 【請求項１】 複数のプロセッサと、 これら複数のプロセッサによりアクセスされる主記憶装
置と、 前記複数のプロセッサの内の任意のものの間を接続する
複数の接続手段と、 これら複数の接続手段と前記主記憶装置との間に接続さ
れる少なくとも一つのリセット回路と を含むマルチプロ
セッサシステムにおいて、 前記主記憶装置は、前記複数のプロセッサの各々が使用
可能であるか否かを示す使用可能情報を格納し、 前記複数のプロセッサの各々は、前記主記憶装置内に格
納された前記使用可能情報を読み出して前記使用可能情
報に基づいて前記複数のプロセッサのうち使用可能なも
のの１つを選定する選定手段と、前記選定手段により選
定されたプロセッサをマスタプロセッサとして指定する
指定手段と、前記指定手段がマスタプロセッサを指定し
たときに、前記複数のプロセッサの他のプロセッサがマ
スタプロセッサを指定することを抑止する抑止手段と、
システムの初期化時に前記使用可能情報の一部として自
プロセッサが使用可能であることを示す情報を前記主記
憶装置に書き込む設定手段とを含み、 前記リセット回路は、前記複数のプロセッサのうち少な
くとも１つに障害が発生したときに、システムを初期化
するとともに、当該障害を発生したプロセッサ及びこの
故障を発生したプロセッサが接続される接続手段に接続
されるプロセッサの前記設定手段が前記主記憶装置へ情
報を書き込むことを抑止する ことを特徴とするマルチプ
ロセッサシステム。 - 【請求項２】 前記抑止手段は、 前記選定手段による前記使用可能情報へのアクセスが成
功したときに、前記複数のプロセッサの他のプロセッサ
が前記使用可能情報へアクセスすることを禁止する手段
を含むことを特徴とする請求項１記載のマルチプロセッ
サシステム。 - 【請求項３】 前記複数のプロセッサの各々は、 前記設定手段の情報設定処理が前記複数のプロセッサの
全てにおいて終了するのを待って、前記選定手段を起動
する待ち合わせ手段を含むことを特徴とする請求項２記
載のマルチプロセッサシステム。 - 【請求項４】 前記複数のプロセッサの前記設定手段お
よび前記選定手段は、システムが初期化されたときに起
動されることを特徴とする請求項２記載のマルチプロセ
ッサシステム。 - 【請求項５】 前記切断手段は、前記障害プロセッサと
前記主記憶装置とを結ぶ伝送路を電気的に切断すること
を特徴とする請求項１記載のマルチプロセッサシステ
ム。 - 【請求項６】 前記複数のプロセッサの各々に識別番号
が与えられ、 前記選定手段は、使用可能であるプロセッサのうち最小
の識別番号を有するものを選定することを特徴とする請
求項１記載のマルチプロセッサシステム。 - 【請求項７】 前記複数のプロセッサの各々に識別番号
が与えられ、 前記選定手段が、使用可能であるプロセッサのうち最大
の識別番号を有するものを選定することを特徴とする請
求項１記載のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02667996A JP3161319B2 (ja) | 1996-02-14 | 1996-02-14 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02667996A JP3161319B2 (ja) | 1996-02-14 | 1996-02-14 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09218862A JPH09218862A (ja) | 1997-08-19 |
| JP3161319B2 true JP3161319B2 (ja) | 2001-04-25 |
Family
ID=12200092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02667996A Expired - Fee Related JP3161319B2 (ja) | 1996-02-14 | 1996-02-14 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161319B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440532B1 (en) | 1999-06-28 | 2002-08-27 | Teijin Limited | Biaxially oriented polyester film, process for producing the same, and use thereof as substrate for photographic sensitive material |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4853620B2 (ja) * | 2005-12-08 | 2012-01-11 | 日本電気株式会社 | マルチプロセッサシステムと初期立ち上げ方法およびプログラム |
| JP5220281B2 (ja) * | 2006-03-31 | 2013-06-26 | 日本電気株式会社 | 情報処理システムのコアセル変更制御方式及びその制御プログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182768A (ja) * | 1987-01-24 | 1988-07-28 | Nec Corp | プロセツサの立ち上げ方法識別方式 |
| JPH04128961A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | マルチプロセッサ制御方式 |
| JP2760363B2 (ja) * | 1990-11-14 | 1998-05-28 | 株式会社ピーエフユー | 初期化処理装置 |
| JPH07219913A (ja) * | 1994-01-28 | 1995-08-18 | Fujitsu Ltd | マルチプロセッサシステムの制御方法及び装置 |
| GB2290891B (en) * | 1994-06-29 | 1999-02-17 | Mitsubishi Electric Corp | Multiprocessor system |
-
1996
- 1996-02-14 JP JP02667996A patent/JP3161319B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6440532B1 (en) | 1999-06-28 | 2002-08-27 | Teijin Limited | Biaxially oriented polyester film, process for producing the same, and use thereof as substrate for photographic sensitive material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09218862A (ja) | 1997-08-19 |
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