JP3470835B2 - 演算増幅器 - Google Patents
演算増幅器Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速形の演算増幅器に
係り、特に入出力特性を改善した演算増幅器に関するも
のである。 【０００２】 【従来の技術】低消費電流で高速動作する従来の演算増
幅器の回路図を図２に示す。図２において、１は反転入
力端子、２は非反転入力端子である。Ｑ１、Ｑ２はエミ
ッタが第１の電流源３（電流Ｉ）に共通接続されて第１
の差動回路４を構成するＮＰＮ形トランジスタ、Ｑ５、
Ｑ６はエミッタが第２の電流源５（電流Ｉ）に共通接続
されて第２の差動回路６を構成するＰＮＰ形トランジス
タであり、そのうちトランジスタＱ１、Ｑ５のベースは
反転入力端子１に共通接続され、トランジスタＱ２、Ｑ
６のベースは非反転入力端子２に共通接続されている。
ダイオードＤ１はトランジスタＱ１の負荷、ダイオード
Ｄ２はトランジスタＱ５の負荷である。 【０００３】第１の差動回路４の出力はトランジスタＱ
２のコレクタに接続されたＰＮＰトランジスタＱ９〜Ｑ
１１からなるウイルソン形の第１のカレントミラー回路
７により取り出され、第２の差動回路６の出力はトラン
ジスタＱ６のコレクタに接続されたＮＰＮ形トランジス
タＱ１２〜Ｑ１４からなるウイルソン形の第２のカレン
トミラー回路８により取り出される。以上のトランジス
タＱ１、Ｑ２、Ｑ５、Ｑ６、Ｑ９〜Ｑ１４、定電流原
３、５、ダイオードＤ１、Ｄ２により二重（相補形）差
動入力段９が構成される。 【０００４】ＰＮＰ形トランジスタＱ２１、ＮＰＮトラ
ンジスタＱ２２は上記第１、第２のカレントミラー回路
７、８の出力電流の差分に応じて反対に動作するトラン
ジスタ、ＰＮＰトランジスタＱ２０は第１のカレントミ
ラー回路７の出力電流に比例して動作し、ＮＰＮトラン
ジスタＱ１７は第２のカレントミラー回路８の出力電流
に比例して動作する。以上のトランジスタＱ１７、Ｑ２
０〜Ｑ２２により出力バイアス段１０が構成される。 【０００５】ＮＰＮトランジスタＱ２３はトランジスタ
Ｑ２０のコレクタ電流とトランジスタＱ２１のエミッタ
電流の差分により動作する出力トランジスタ、ＰＮＰト
ランジスタＱ２４はトランジスタＱ１７のコレクタ電流
とトランジスタＱ２２のエミッタ電流の差分により動作
する出力トランジスタであり、各々バイアス設定用抵抗
Ｒ２、Ｒ３を介してエミッタが出力端子１２に接続され
エミッタホロワとなっている。コンデンサＣ２と抵抗Ｒ
１は位相補償用の帰還回路を構成する。以上のトランジ
スタＱ２３、Ｑ２４、抵抗Ｒ１〜Ｒ３、コンデンサＣ１
によりＢ級プッシュプルの出力段１１が構成される。１
３は高電位電源端子、１４は低電位電源端子である。 【０００６】出力段１１において、トランジスタＱ２３
のベース・エミッタ間電圧ＶBEQ23は、トランジスタＱ
２１のベース・エミッタ間電圧ＶBEQ21 によってキャン
セルされ、トランジスタＱ２４のベース・エミッタ間電
圧ＶBEQ24 は、トランジスタＱ２２のベース・エミッタ
間電圧ＶBEQ22 によってキャンセルされ、これらにより
クロスオーバー歪が防止されている。 【０００７】次に動作を説明する。この図２に示す演算
増幅器では、入力端子１の入力電圧が入力端子２の入力
電圧より高いとき、トランジスタＱ２のコレクタ電流が
少なくなり、トランジスタＱ６のコレクタ電流が多くな
るので、第１のカレントミラー回路７の出力電流が減少
し、第２のカレントミラー回路８の出力電流が増大し
て、点Ａの電圧が低くなる。 【０００８】この結果、トランジスタＱ２０の出力イン
ピーダンスが大きくなり、トランジスタＱ２１のそれは
小さくなるので、出力トランジスタＱ２３のベース電位
が低下し、そのエミッタ電流が減少する。また、トラン
ジスタＱ１７の出力インピーダンスが小さくなり、トラ
ンジスタＱ２２の出力インピーダンスが大きくなるの
で、出力トランジスタＱ２４のベース電位が低くなり、
そのエミッタ電流が増加する。 【０００９】従って、出力端子１２から電流が引き込ま
れ、出力電圧が低下する。入力端子１の入力電圧が入力
端子２の入力電圧より低いときは、上記と逆の動作とな
り、出力端子１２から電流が吐き出され、出力電圧が増
大する。 【００１０】 【発明が解決しようとする課題】ところで、電源端子１
３、１４間の電位差が３Ｖ程度の場合に、入力端子１の
電圧が入力端子２の電圧に比べて１００ｍＶ以上も高く
なるような大入力時には、トランジスタＱ６のコレクタ
電流が定電流源５の電流Ｉとなり、トランジスタＱ２の
コレクタ電流は０となる。したがって、第２のカレント
ミラー回路８のトランジスタＱ１３、Ｑ１４のコレクタ
電流もＩとなるはずであるが、第１のカレントミラー回
路７の出力電流が０であるので、トランジスタＱ１４、
Ｑ１３にはコレクタ電流が流れない。 【００１１】このため、トランジスタＱ１４が飽和し、
そのコレクタ電圧がベース電圧よりも低くなって、本来
トランジスタＱ１２のコレクタ電流で決定されるべきト
ランジスタＱ１４、Ｑ１３の電流が流れず、カレントミ
ラー動作条件が破綻する。よって、トランジスタＱ１７
のインピーダンスが高くなり、出力トランジスタＱ２４
も高インピーダンスとなる。また、トランジスタＱ２３
はこのとき正常動作により高インピーダンスである。よ
って、出力端子１２に現れる電圧は中点の電圧となる。
このため、入力端子１、２に印加した入力電圧と出力端
子１２に得られる出力電圧との間の単調性（リニアリテ
ィ）が保持できなくなるという問題が発生する。これは
重負荷時に顕著となる。 【００１２】さらに、この回路をＩＣ化した場合には、
トランジスタＱ１４が飽和することによって、そのトラ
ンジスタＱ１４のベースとコレクタと基板（ＳＵＢ）と
によって、寄生のＰＮＰトランジスタＱ１４′が形成さ
れて、これがトランジスタＱ６のコレクタ電流をバイパ
スさせてしまうため、トランジスタＱ１２等の素子のベ
ース電流供給経路が無くなってしまい、カレントミラー
動作が停止し、出力電流が０になるという問題点もあっ
た。 【００１３】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、大入力時においても、正常
に動作して単調性が確保され、回路機能が安定化される
ようにした演算増幅器を提供することである。 【００１４】 【課題を解決するための手段】ベースが第１、第２の入
力端子に個々に接続された２個のトランジスタおよび第
１の電流源で構成された第１の差動回路と、ベースが上
記第１、第２の入力端子に個々に接続され上記トランジ
スタと反対の極性の２個のトランジスタおよび第２の電
流源で構成された第２の差動回路と、上記第１の差動回
路の上記第２の入力端子にベースが接続された側のトラ
ンジスタのコレクタ電流を基準電流とするウイルソン形
の第１のカレントミラー回路と、上記第２の差動回路の
上記第２の入力端子にベースが接続された側のトランジ
スタのコレクタ電流を基準電流とするウイルソン形の第
２のカレントミラー回路と、上記第１の差動回路の上記
第１の入力端子にベースが接続された側のトランジスタ
のコレクタ電流を基準電流とする第３のカレントミラー
回路と、上記第２の差動回路の上記第１の入力端子にベ
ースが接続された側のトランジスタのコレクタ電流を基
準電流とする第４のカレントミラー回路と、上記第１の
カレントミラー回路の出力電流と上記第２のカレントミ
ラー回路の出力電流との差分に対応する電流と前記第３
のカレントミラー回路の出力電流との差分の電流に応じ
て駆動されエミッタが出力端子に接続された第１の出力
トランジスタと、上記第１のカレントミラー回路の出力
電流と上記第２のカレントミラー回路の出力電流との差
分に対応する電流と前記第４のカレントミラー回路の出
力電流との差分の電流に応じて駆動されエミッタが出力
端子に接続された第２の出力トランジスタと、を具備
し、上記第１および第２の出力トランジスタがＢ級プッ
シュプル出力段として働くよう構成した。 【００１５】 【作用】本発明では、第３のカレントミラー回路の出力
電流に対応した電流、第４のカレントミラー回路の出力
電流に対応した電流が、入力電圧に応じて正確に出力バ
イアス段に供給される。よって、第１、第２のカレント
ミラー回路の出力電流をそのまま使用する場合と比べ
て、その第１、第２のカレントミラー回路の動作の影響
を受けることがなくなる。したがって、大入力時に第
１、第２のカレントミラー回路の動作条件が崩れる場合
があっても、入出力特性の単調性が正確に維持される。 【００１６】 【実施例】以下、本発明の実施例を説明する。図１はそ
の一実施例の演算増幅器の回路図である。前述の図２に
示した演算増幅器と同一のものには同一の符号を付し
た。本実施例では、二重差動入力段９において、図２に
示した回路に加えて、第１の差動回路４のトランジスタ
Ｑ１のコレクタに、負荷用としてのダイオード接続ＰＮ
ＰトランジスタＱ３とＰＮＰトランジスタＱ４を直列接
続して、そのトランジスタＱ４とＰＮＰトランジスタＱ
１５とで第３のカレントミラー回路１５を構成する。ま
た、第２の差動回路６のトランジスタＱ５のコレクタ
に、負荷用としてのダイオード接続ＮＰＮトランジスタ
Ｑ７とトランジスタＱ８を直列接続して、そのトランジ
スタＱ８とＮＰＮトランジスタＱ１８とで第４のカレン
トミラー回路１６を構成する。 【００１７】上記したトランジスタＱ１５はＮＰＮトラ
ンジスタＱ１６と直列接続され、そのトランジスタＱ１
６と出力バイアス段１０のトランジスタＱ１７とが第５
のカレントミラー回路１７を構成している。また、上記
したトランジスタＱ１８はＰＮＰトランジスタＱ１９と
直列接続され、そのトランジスタＱ１９と出力バイアス
段１０のトランジスタＱ２０とが第６のカレントミラー
回路１８を構成している。Ｃ１は位相補償用の帰還コン
デンサである。 【００１８】この実施例では、入力端子１に対して入力
端子２よりも高い電圧が入力したとき、トランジスタＱ
２のコレクタ電流が減少し、逆にトランジスタＱ６のコ
レクタ電流が増大する。このため、第１のカレントミラ
ー回路７の出力電流は減少し、第２のカレントミラー回
路８の出力電流が増大するので、点Ａの電位が低下す
る。よって、トランジスタＱ２１のバイアスが深くな
り、トランジスタＱ２２のバイアスは浅くなる。 【００１９】一方、第３のカレントミラー回路１５の出
力電流が増加し、これを受ける第５のカレントミラー回
路１７の出力電流も増加する。また、第４のカレントミ
ラー回路１６の出力電流が減少し、これを受ける第６の
カレントミラー回路１８の出力電流も減少する。 【００２０】この結果、トランジスタＱ２０の出力イン
ピーダンスが大きくなり、トランジスタ２１の出力イン
ピーダンスが小さくなるので、出力トランジスタＱ２３
のバイアスが浅くなる。また、トランジスタＱ１７の出
力インピーダンスが小さくなり、トランジスタ２２の出
力インピーダンスが大きくなるので、出力トランジスタ
Ｑ２４のバイアスが深くなる。かくして、出力端子１２
から電流が引き込まれて、出力電圧が低下する。 【００２１】逆に、入力端子１に対して入力端子２より
も低い電圧が入力したときは、トランジスタＱ２、Ｑ５
のコレクタ電流が増加し、トランジスタＱ１、Ｑ６のコ
レクタ電流が減少して、上記と全く反対の動作が行なわ
れ、出力電圧が高くなる。 【００２２】ここで、電源端子１３，１４間の電位差が
３Ｖ程度の場合に、入力端子１の電圧が入力端子２の電
圧に比べて１００ｍＶ以上も高くなるような大入力時に
は、前述したように、トランジスタＱ６のコレクタ電流
が定電流源５の電流Ｉとなり、トランジスタＱ２のコレ
クタ電流が０となって、点Ａの電位が低下するととも
に、トランジスタＱ１４が飽和する。よって、トランジ
スタＱ２１はその出力インピーダンスを小さく（ほぼ最
小）し、トランジスタＱ２２は逆に大きく（ほぼ最大）
する。 【００２３】また、このとき、第３のカレントミラー回
路１５の出力電流が増大（ほぼ最大）し、第４のカレン
トミラー回路１６の出力電流が減少（ほぼ最小）するの
で、第５のカレントミラー回路１７の電流が増大してト
ランジスタＱ１７の出力インピーダンスが小さく（ほぼ
最小）なり、第６のカレントミラー回路１８の電流が減
少してトランジスタＱ２０の出力インピーダンスが大き
く（ほぼ最大）なる動作となる。 【００２４】以上から、出力トランジスタＱ２３はエミ
ッタ電流が減少（ぼぼ最小）し、出力トランジスタＱ２
４はエミッタ電流が増大（ほぼ最大）して、出力電圧が
ほぼ最低値にまで低下し、正常動作が確保される。 【００２５】上記と反対に、入力端子１の電圧が入力端
子２の電圧に比べて１００ｍＶ以上も低くなるような逆
極性の大入力時には、点Ａの電圧が高く（ほぼ最大）な
り、トランジスタＱ２１の出力インピーダンスが高く
（ほぼ最大）、トランジスタＱ２２の出力インピーダン
スが低く（ほほ最低）になる。また、トランジスタＱ１
７の出力インピーダンスが高く（ほぼ最大）なり、トラ
ンジスタＱ２０の出力インピーダンスが低く（ほぼ最
小）になって、出力トランジスタＱ２３のエミッタ電流
が増大（ほぼ最大）し、出力トランジスタＱ２４のエミ
ッタ電流が減少（ほぼ最低）となり、出力電圧がほぼ最
大値まで増加し、正常動作が確保される。 【００２６】以上のように、本実施例では、トランジス
タＱ２１、Ｑ２２を制御する第１、第２のカレントミラ
ー回路７、８に対して、トランジスタＱ１７を制御する
第３、第５のカレントミラー回路１５、１７、トランジ
スタＱ２０を制御する第４、第６のカレントミラー回路
１６、１８が分離しているので、それらトランジスタＱ
１７、Ｑ２０が第１、第２のカレントミラー回路７、８
の動作の影響を受けることがなくなり、例え大信号入力
時にそれら第１、第２のカレントミラー回路７、８のカ
レントミラー動作に破綻を来しても、入出力信号間の単
調性を保持できるようになる。また、追加するトランジ
スタはＰＮＰトランジスタＱ４、Ｑ１５、Ｑ１９、ＮＰ
ＮトランジスタＱ８、Ｑ１８、Ｑ１６であり、素子数増
加は僅かで、消費電流増加も僅かである。 【００２７】 【発明の効果】以上から本発明によれば、第１、第２の
カレントミラー回路から分離した第３、第４のカレント
ミラー回路によって出力バイアス段が制御されるので、
大入力時においても第１、第２のカレントミラー回路の
カレントミラー動作の如何に係わらず、出力バイアス段
が正常に動作し、入出力特性の単調性を確保することが
できる。また、消費電流も僅か増大するのみである。
係り、特に入出力特性を改善した演算増幅器に関するも
のである。 【０００２】 【従来の技術】低消費電流で高速動作する従来の演算増
幅器の回路図を図２に示す。図２において、１は反転入
力端子、２は非反転入力端子である。Ｑ１、Ｑ２はエミ
ッタが第１の電流源３（電流Ｉ）に共通接続されて第１
の差動回路４を構成するＮＰＮ形トランジスタ、Ｑ５、
Ｑ６はエミッタが第２の電流源５（電流Ｉ）に共通接続
されて第２の差動回路６を構成するＰＮＰ形トランジス
タであり、そのうちトランジスタＱ１、Ｑ５のベースは
反転入力端子１に共通接続され、トランジスタＱ２、Ｑ
６のベースは非反転入力端子２に共通接続されている。
ダイオードＤ１はトランジスタＱ１の負荷、ダイオード
Ｄ２はトランジスタＱ５の負荷である。 【０００３】第１の差動回路４の出力はトランジスタＱ
２のコレクタに接続されたＰＮＰトランジスタＱ９〜Ｑ
１１からなるウイルソン形の第１のカレントミラー回路
７により取り出され、第２の差動回路６の出力はトラン
ジスタＱ６のコレクタに接続されたＮＰＮ形トランジス
タＱ１２〜Ｑ１４からなるウイルソン形の第２のカレン
トミラー回路８により取り出される。以上のトランジス
タＱ１、Ｑ２、Ｑ５、Ｑ６、Ｑ９〜Ｑ１４、定電流原
３、５、ダイオードＤ１、Ｄ２により二重（相補形）差
動入力段９が構成される。 【０００４】ＰＮＰ形トランジスタＱ２１、ＮＰＮトラ
ンジスタＱ２２は上記第１、第２のカレントミラー回路
７、８の出力電流の差分に応じて反対に動作するトラン
ジスタ、ＰＮＰトランジスタＱ２０は第１のカレントミ
ラー回路７の出力電流に比例して動作し、ＮＰＮトラン
ジスタＱ１７は第２のカレントミラー回路８の出力電流
に比例して動作する。以上のトランジスタＱ１７、Ｑ２
０〜Ｑ２２により出力バイアス段１０が構成される。 【０００５】ＮＰＮトランジスタＱ２３はトランジスタ
Ｑ２０のコレクタ電流とトランジスタＱ２１のエミッタ
電流の差分により動作する出力トランジスタ、ＰＮＰト
ランジスタＱ２４はトランジスタＱ１７のコレクタ電流
とトランジスタＱ２２のエミッタ電流の差分により動作
する出力トランジスタであり、各々バイアス設定用抵抗
Ｒ２、Ｒ３を介してエミッタが出力端子１２に接続され
エミッタホロワとなっている。コンデンサＣ２と抵抗Ｒ
１は位相補償用の帰還回路を構成する。以上のトランジ
スタＱ２３、Ｑ２４、抵抗Ｒ１〜Ｒ３、コンデンサＣ１
によりＢ級プッシュプルの出力段１１が構成される。１
３は高電位電源端子、１４は低電位電源端子である。 【０００６】出力段１１において、トランジスタＱ２３
のベース・エミッタ間電圧ＶBEQ23は、トランジスタＱ
２１のベース・エミッタ間電圧ＶBEQ21 によってキャン
セルされ、トランジスタＱ２４のベース・エミッタ間電
圧ＶBEQ24 は、トランジスタＱ２２のベース・エミッタ
間電圧ＶBEQ22 によってキャンセルされ、これらにより
クロスオーバー歪が防止されている。 【０００７】次に動作を説明する。この図２に示す演算
増幅器では、入力端子１の入力電圧が入力端子２の入力
電圧より高いとき、トランジスタＱ２のコレクタ電流が
少なくなり、トランジスタＱ６のコレクタ電流が多くな
るので、第１のカレントミラー回路７の出力電流が減少
し、第２のカレントミラー回路８の出力電流が増大し
て、点Ａの電圧が低くなる。 【０００８】この結果、トランジスタＱ２０の出力イン
ピーダンスが大きくなり、トランジスタＱ２１のそれは
小さくなるので、出力トランジスタＱ２３のベース電位
が低下し、そのエミッタ電流が減少する。また、トラン
ジスタＱ１７の出力インピーダンスが小さくなり、トラ
ンジスタＱ２２の出力インピーダンスが大きくなるの
で、出力トランジスタＱ２４のベース電位が低くなり、
そのエミッタ電流が増加する。 【０００９】従って、出力端子１２から電流が引き込ま
れ、出力電圧が低下する。入力端子１の入力電圧が入力
端子２の入力電圧より低いときは、上記と逆の動作とな
り、出力端子１２から電流が吐き出され、出力電圧が増
大する。 【００１０】 【発明が解決しようとする課題】ところで、電源端子１
３、１４間の電位差が３Ｖ程度の場合に、入力端子１の
電圧が入力端子２の電圧に比べて１００ｍＶ以上も高く
なるような大入力時には、トランジスタＱ６のコレクタ
電流が定電流源５の電流Ｉとなり、トランジスタＱ２の
コレクタ電流は０となる。したがって、第２のカレント
ミラー回路８のトランジスタＱ１３、Ｑ１４のコレクタ
電流もＩとなるはずであるが、第１のカレントミラー回
路７の出力電流が０であるので、トランジスタＱ１４、
Ｑ１３にはコレクタ電流が流れない。 【００１１】このため、トランジスタＱ１４が飽和し、
そのコレクタ電圧がベース電圧よりも低くなって、本来
トランジスタＱ１２のコレクタ電流で決定されるべきト
ランジスタＱ１４、Ｑ１３の電流が流れず、カレントミ
ラー動作条件が破綻する。よって、トランジスタＱ１７
のインピーダンスが高くなり、出力トランジスタＱ２４
も高インピーダンスとなる。また、トランジスタＱ２３
はこのとき正常動作により高インピーダンスである。よ
って、出力端子１２に現れる電圧は中点の電圧となる。
このため、入力端子１、２に印加した入力電圧と出力端
子１２に得られる出力電圧との間の単調性（リニアリテ
ィ）が保持できなくなるという問題が発生する。これは
重負荷時に顕著となる。 【００１２】さらに、この回路をＩＣ化した場合には、
トランジスタＱ１４が飽和することによって、そのトラ
ンジスタＱ１４のベースとコレクタと基板（ＳＵＢ）と
によって、寄生のＰＮＰトランジスタＱ１４′が形成さ
れて、これがトランジスタＱ６のコレクタ電流をバイパ
スさせてしまうため、トランジスタＱ１２等の素子のベ
ース電流供給経路が無くなってしまい、カレントミラー
動作が停止し、出力電流が０になるという問題点もあっ
た。 【００１３】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、大入力時においても、正常
に動作して単調性が確保され、回路機能が安定化される
ようにした演算増幅器を提供することである。 【００１４】 【課題を解決するための手段】ベースが第１、第２の入
力端子に個々に接続された２個のトランジスタおよび第
１の電流源で構成された第１の差動回路と、ベースが上
記第１、第２の入力端子に個々に接続され上記トランジ
スタと反対の極性の２個のトランジスタおよび第２の電
流源で構成された第２の差動回路と、上記第１の差動回
路の上記第２の入力端子にベースが接続された側のトラ
ンジスタのコレクタ電流を基準電流とするウイルソン形
の第１のカレントミラー回路と、上記第２の差動回路の
上記第２の入力端子にベースが接続された側のトランジ
スタのコレクタ電流を基準電流とするウイルソン形の第
２のカレントミラー回路と、上記第１の差動回路の上記
第１の入力端子にベースが接続された側のトランジスタ
のコレクタ電流を基準電流とする第３のカレントミラー
回路と、上記第２の差動回路の上記第１の入力端子にベ
ースが接続された側のトランジスタのコレクタ電流を基
準電流とする第４のカレントミラー回路と、上記第１の
カレントミラー回路の出力電流と上記第２のカレントミ
ラー回路の出力電流との差分に対応する電流と前記第３
のカレントミラー回路の出力電流との差分の電流に応じ
て駆動されエミッタが出力端子に接続された第１の出力
トランジスタと、上記第１のカレントミラー回路の出力
電流と上記第２のカレントミラー回路の出力電流との差
分に対応する電流と前記第４のカレントミラー回路の出
力電流との差分の電流に応じて駆動されエミッタが出力
端子に接続された第２の出力トランジスタと、を具備
し、上記第１および第２の出力トランジスタがＢ級プッ
シュプル出力段として働くよう構成した。 【００１５】 【作用】本発明では、第３のカレントミラー回路の出力
電流に対応した電流、第４のカレントミラー回路の出力
電流に対応した電流が、入力電圧に応じて正確に出力バ
イアス段に供給される。よって、第１、第２のカレント
ミラー回路の出力電流をそのまま使用する場合と比べ
て、その第１、第２のカレントミラー回路の動作の影響
を受けることがなくなる。したがって、大入力時に第
１、第２のカレントミラー回路の動作条件が崩れる場合
があっても、入出力特性の単調性が正確に維持される。 【００１６】 【実施例】以下、本発明の実施例を説明する。図１はそ
の一実施例の演算増幅器の回路図である。前述の図２に
示した演算増幅器と同一のものには同一の符号を付し
た。本実施例では、二重差動入力段９において、図２に
示した回路に加えて、第１の差動回路４のトランジスタ
Ｑ１のコレクタに、負荷用としてのダイオード接続ＰＮ
ＰトランジスタＱ３とＰＮＰトランジスタＱ４を直列接
続して、そのトランジスタＱ４とＰＮＰトランジスタＱ
１５とで第３のカレントミラー回路１５を構成する。ま
た、第２の差動回路６のトランジスタＱ５のコレクタ
に、負荷用としてのダイオード接続ＮＰＮトランジスタ
Ｑ７とトランジスタＱ８を直列接続して、そのトランジ
スタＱ８とＮＰＮトランジスタＱ１８とで第４のカレン
トミラー回路１６を構成する。 【００１７】上記したトランジスタＱ１５はＮＰＮトラ
ンジスタＱ１６と直列接続され、そのトランジスタＱ１
６と出力バイアス段１０のトランジスタＱ１７とが第５
のカレントミラー回路１７を構成している。また、上記
したトランジスタＱ１８はＰＮＰトランジスタＱ１９と
直列接続され、そのトランジスタＱ１９と出力バイアス
段１０のトランジスタＱ２０とが第６のカレントミラー
回路１８を構成している。Ｃ１は位相補償用の帰還コン
デンサである。 【００１８】この実施例では、入力端子１に対して入力
端子２よりも高い電圧が入力したとき、トランジスタＱ
２のコレクタ電流が減少し、逆にトランジスタＱ６のコ
レクタ電流が増大する。このため、第１のカレントミラ
ー回路７の出力電流は減少し、第２のカレントミラー回
路８の出力電流が増大するので、点Ａの電位が低下す
る。よって、トランジスタＱ２１のバイアスが深くな
り、トランジスタＱ２２のバイアスは浅くなる。 【００１９】一方、第３のカレントミラー回路１５の出
力電流が増加し、これを受ける第５のカレントミラー回
路１７の出力電流も増加する。また、第４のカレントミ
ラー回路１６の出力電流が減少し、これを受ける第６の
カレントミラー回路１８の出力電流も減少する。 【００２０】この結果、トランジスタＱ２０の出力イン
ピーダンスが大きくなり、トランジスタ２１の出力イン
ピーダンスが小さくなるので、出力トランジスタＱ２３
のバイアスが浅くなる。また、トランジスタＱ１７の出
力インピーダンスが小さくなり、トランジスタ２２の出
力インピーダンスが大きくなるので、出力トランジスタ
Ｑ２４のバイアスが深くなる。かくして、出力端子１２
から電流が引き込まれて、出力電圧が低下する。 【００２１】逆に、入力端子１に対して入力端子２より
も低い電圧が入力したときは、トランジスタＱ２、Ｑ５
のコレクタ電流が増加し、トランジスタＱ１、Ｑ６のコ
レクタ電流が減少して、上記と全く反対の動作が行なわ
れ、出力電圧が高くなる。 【００２２】ここで、電源端子１３，１４間の電位差が
３Ｖ程度の場合に、入力端子１の電圧が入力端子２の電
圧に比べて１００ｍＶ以上も高くなるような大入力時に
は、前述したように、トランジスタＱ６のコレクタ電流
が定電流源５の電流Ｉとなり、トランジスタＱ２のコレ
クタ電流が０となって、点Ａの電位が低下するととも
に、トランジスタＱ１４が飽和する。よって、トランジ
スタＱ２１はその出力インピーダンスを小さく（ほぼ最
小）し、トランジスタＱ２２は逆に大きく（ほぼ最大）
する。 【００２３】また、このとき、第３のカレントミラー回
路１５の出力電流が増大（ほぼ最大）し、第４のカレン
トミラー回路１６の出力電流が減少（ほぼ最小）するの
で、第５のカレントミラー回路１７の電流が増大してト
ランジスタＱ１７の出力インピーダンスが小さく（ほぼ
最小）なり、第６のカレントミラー回路１８の電流が減
少してトランジスタＱ２０の出力インピーダンスが大き
く（ほぼ最大）なる動作となる。 【００２４】以上から、出力トランジスタＱ２３はエミ
ッタ電流が減少（ぼぼ最小）し、出力トランジスタＱ２
４はエミッタ電流が増大（ほぼ最大）して、出力電圧が
ほぼ最低値にまで低下し、正常動作が確保される。 【００２５】上記と反対に、入力端子１の電圧が入力端
子２の電圧に比べて１００ｍＶ以上も低くなるような逆
極性の大入力時には、点Ａの電圧が高く（ほぼ最大）な
り、トランジスタＱ２１の出力インピーダンスが高く
（ほぼ最大）、トランジスタＱ２２の出力インピーダン
スが低く（ほほ最低）になる。また、トランジスタＱ１
７の出力インピーダンスが高く（ほぼ最大）なり、トラ
ンジスタＱ２０の出力インピーダンスが低く（ほぼ最
小）になって、出力トランジスタＱ２３のエミッタ電流
が増大（ほぼ最大）し、出力トランジスタＱ２４のエミ
ッタ電流が減少（ほぼ最低）となり、出力電圧がほぼ最
大値まで増加し、正常動作が確保される。 【００２６】以上のように、本実施例では、トランジス
タＱ２１、Ｑ２２を制御する第１、第２のカレントミラ
ー回路７、８に対して、トランジスタＱ１７を制御する
第３、第５のカレントミラー回路１５、１７、トランジ
スタＱ２０を制御する第４、第６のカレントミラー回路
１６、１８が分離しているので、それらトランジスタＱ
１７、Ｑ２０が第１、第２のカレントミラー回路７、８
の動作の影響を受けることがなくなり、例え大信号入力
時にそれら第１、第２のカレントミラー回路７、８のカ
レントミラー動作に破綻を来しても、入出力信号間の単
調性を保持できるようになる。また、追加するトランジ
スタはＰＮＰトランジスタＱ４、Ｑ１５、Ｑ１９、ＮＰ
ＮトランジスタＱ８、Ｑ１８、Ｑ１６であり、素子数増
加は僅かで、消費電流増加も僅かである。 【００２７】 【発明の効果】以上から本発明によれば、第１、第２の
カレントミラー回路から分離した第３、第４のカレント
ミラー回路によって出力バイアス段が制御されるので、
大入力時においても第１、第２のカレントミラー回路の
カレントミラー動作の如何に係わらず、出力バイアス段
が正常に動作し、入出力特性の単調性を確保することが
できる。また、消費電流も僅か増大するのみである。
【図面の簡単な説明】
【図１】 本発明の一実施例の演算増幅器の回路図であ
る。 【図２】 従来の演算増幅器の回路図である。 【符号の説明】 １：第１の入力端子、２：第２の入力端子、３：第１の
定電流源、４：第１の差動回路、５：第２の定電流源、
６：第２の差動回路、７：第１のカレントミラー回路、
８：第２のカレントミラー回路、９：二重差動入力段、
１０：出力バイアス段、１１：出力段、１２：出力端
子、１３：高電位電源端子、１４：低電位電源端子、１
５：第３のカレントミラー回路、１６：第４のカレント
ミラー回路、１７：第５のカレントミラー回路、１８：
第６のカレントミラー回路。
る。 【図２】 従来の演算増幅器の回路図である。 【符号の説明】 １：第１の入力端子、２：第２の入力端子、３：第１の
定電流源、４：第１の差動回路、５：第２の定電流源、
６：第２の差動回路、７：第１のカレントミラー回路、
８：第２のカレントミラー回路、９：二重差動入力段、
１０：出力バイアス段、１１：出力段、１２：出力端
子、１３：高電位電源端子、１４：低電位電源端子、１
５：第３のカレントミラー回路、１６：第４のカレント
ミラー回路、１７：第５のカレントミラー回路、１８：
第６のカレントミラー回路。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 3/30
H03F 3/34
Claims (1)
- (57)【特許請求の範囲】 【請求項１】ベースが第１、第２の入力端子に個々に接
続された２個のトランジスタおよび第１の電流源で構成
された第１の差動回路と、 ベースが上記第１、第２の入力端子に個々に接続され上
記トランジスタと反対の極性の２個のトランジスタおよ
び第２の電流源で構成された第２の差動回路と、 上記第１の差動回路の上記第２の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
するウイルソン形の第１のカレントミラー回路と、 上記第２の差動回路の上記第２の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
するウイルソン形の第２のカレントミラー回路と、上記第１の差動回路の上記第１の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
する第３のカレントミラー回路と、 上記第２の差動回路の上記第１の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
する第４のカレントミラー回路と 、 上記第１のカレントミラー回路の出力電流と上記第２の
カレントミラー回路の出力電流との差分に対応する電流
と前記第３のカレントミラー回路の出力電流との差分の
電流に応じて駆動されエミッタが出力端子に接続された
第１の出力トランジスタと、上記第１のカレントミラー回路の出力電流と上記第２の
カレントミラー回路の出力電流との差分に対応する電流
と前記第４のカレントミラー回路の出力電流との差分の
電流に応じて 駆動されエミッタが出力端子に接続された
第２の出力トランジスタと、を具備し、 上記第１および第２の出力トランジスタがＢ級プッシュ
プル出力段として働く ことを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04499395A JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04499395A JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222971A JPH08222971A (ja) | 1996-08-30 |
| JP3470835B2 true JP3470835B2 (ja) | 2003-11-25 |
Family
ID=12706969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04499395A Expired - Lifetime JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3470835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5333520B2 (ja) * | 2010-08-30 | 2013-11-06 | オンキヨー株式会社 | 増幅回路 |
-
1995
- 1995-02-10 JP JP04499395A patent/JP3470835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08222971A (ja) | 1996-08-30 |
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