JP3470835B2 - 演算増幅器 - Google Patents
演算増幅器Info
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Description
係り、特に入出力特性を改善した演算増幅器に関するも
のである。 【0002】 【従来の技術】低消費電流で高速動作する従来の演算増
幅器の回路図を図2に示す。図2において、1は反転入
力端子、2は非反転入力端子である。Q1、Q2はエミ
ッタが第1の電流源3(電流I)に共通接続されて第1
の差動回路4を構成するNPN形トランジスタ、Q5、
Q6はエミッタが第2の電流源5(電流I)に共通接続
されて第2の差動回路6を構成するPNP形トランジス
タであり、そのうちトランジスタQ1、Q5のベースは
反転入力端子1に共通接続され、トランジスタQ2、Q
6のベースは非反転入力端子2に共通接続されている。
ダイオードD1はトランジスタQ1の負荷、ダイオード
D2はトランジスタQ5の負荷である。 【0003】第1の差動回路4の出力はトランジスタQ
2のコレクタに接続されたPNPトランジスタQ9〜Q
11からなるウイルソン形の第1のカレントミラー回路
7により取り出され、第2の差動回路6の出力はトラン
ジスタQ6のコレクタに接続されたNPN形トランジス
タQ12〜Q14からなるウイルソン形の第2のカレン
トミラー回路8により取り出される。以上のトランジス
タQ1、Q2、Q5、Q6、Q9〜Q14、定電流原
3、5、ダイオードD1、D2により二重(相補形)差
動入力段9が構成される。 【0004】PNP形トランジスタQ21、NPNトラ
ンジスタQ22は上記第1、第2のカレントミラー回路
7、8の出力電流の差分に応じて反対に動作するトラン
ジスタ、PNPトランジスタQ20は第1のカレントミ
ラー回路7の出力電流に比例して動作し、NPNトラン
ジスタQ17は第2のカレントミラー回路8の出力電流
に比例して動作する。以上のトランジスタQ17、Q2
0〜Q22により出力バイアス段10が構成される。 【0005】NPNトランジスタQ23はトランジスタ
Q20のコレクタ電流とトランジスタQ21のエミッタ
電流の差分により動作する出力トランジスタ、PNPト
ランジスタQ24はトランジスタQ17のコレクタ電流
とトランジスタQ22のエミッタ電流の差分により動作
する出力トランジスタであり、各々バイアス設定用抵抗
R2、R3を介してエミッタが出力端子12に接続され
エミッタホロワとなっている。コンデンサC2と抵抗R
1は位相補償用の帰還回路を構成する。以上のトランジ
スタQ23、Q24、抵抗R1〜R3、コンデンサC1
によりB級プッシュプルの出力段11が構成される。1
3は高電位電源端子、14は低電位電源端子である。 【0006】出力段11において、トランジスタQ23
のベース・エミッタ間電圧VBEQ23は、トランジスタQ
21のベース・エミッタ間電圧VBEQ21 によってキャン
セルされ、トランジスタQ24のベース・エミッタ間電
圧VBEQ24 は、トランジスタQ22のベース・エミッタ
間電圧VBEQ22 によってキャンセルされ、これらにより
クロスオーバー歪が防止されている。 【0007】次に動作を説明する。この図2に示す演算
増幅器では、入力端子1の入力電圧が入力端子2の入力
電圧より高いとき、トランジスタQ2のコレクタ電流が
少なくなり、トランジスタQ6のコレクタ電流が多くな
るので、第1のカレントミラー回路7の出力電流が減少
し、第2のカレントミラー回路8の出力電流が増大し
て、点Aの電圧が低くなる。 【0008】この結果、トランジスタQ20の出力イン
ピーダンスが大きくなり、トランジスタQ21のそれは
小さくなるので、出力トランジスタQ23のベース電位
が低下し、そのエミッタ電流が減少する。また、トラン
ジスタQ17の出力インピーダンスが小さくなり、トラ
ンジスタQ22の出力インピーダンスが大きくなるの
で、出力トランジスタQ24のベース電位が低くなり、
そのエミッタ電流が増加する。 【0009】従って、出力端子12から電流が引き込ま
れ、出力電圧が低下する。入力端子1の入力電圧が入力
端子2の入力電圧より低いときは、上記と逆の動作とな
り、出力端子12から電流が吐き出され、出力電圧が増
大する。 【0010】 【発明が解決しようとする課題】ところで、電源端子1
3、14間の電位差が3V程度の場合に、入力端子1の
電圧が入力端子2の電圧に比べて100mV以上も高く
なるような大入力時には、トランジスタQ6のコレクタ
電流が定電流源5の電流Iとなり、トランジスタQ2の
コレクタ電流は0となる。したがって、第2のカレント
ミラー回路8のトランジスタQ13、Q14のコレクタ
電流もIとなるはずであるが、第1のカレントミラー回
路7の出力電流が0であるので、トランジスタQ14、
Q13にはコレクタ電流が流れない。 【0011】このため、トランジスタQ14が飽和し、
そのコレクタ電圧がベース電圧よりも低くなって、本来
トランジスタQ12のコレクタ電流で決定されるべきト
ランジスタQ14、Q13の電流が流れず、カレントミ
ラー動作条件が破綻する。よって、トランジスタQ17
のインピーダンスが高くなり、出力トランジスタQ24
も高インピーダンスとなる。また、トランジスタQ23
はこのとき正常動作により高インピーダンスである。よ
って、出力端子12に現れる電圧は中点の電圧となる。
このため、入力端子1、2に印加した入力電圧と出力端
子12に得られる出力電圧との間の単調性(リニアリテ
ィ)が保持できなくなるという問題が発生する。これは
重負荷時に顕著となる。 【0012】さらに、この回路をIC化した場合には、
トランジスタQ14が飽和することによって、そのトラ
ンジスタQ14のベースとコレクタと基板(SUB)と
によって、寄生のPNPトランジスタQ14′が形成さ
れて、これがトランジスタQ6のコレクタ電流をバイパ
スさせてしまうため、トランジスタQ12等の素子のベ
ース電流供給経路が無くなってしまい、カレントミラー
動作が停止し、出力電流が0になるという問題点もあっ
た。 【0013】本発明は以上のような点に鑑みてなされた
ものであって、その目的は、大入力時においても、正常
に動作して単調性が確保され、回路機能が安定化される
ようにした演算増幅器を提供することである。 【0014】 【課題を解決するための手段】ベースが第1、第2の入
力端子に個々に接続された2個のトランジスタおよび第
1の電流源で構成された第1の差動回路と、ベースが上
記第1、第2の入力端子に個々に接続され上記トランジ
スタと反対の極性の2個のトランジスタおよび第2の電
流源で構成された第2の差動回路と、上記第1の差動回
路の上記第2の入力端子にベースが接続された側のトラ
ンジスタのコレクタ電流を基準電流とするウイルソン形
の第1のカレントミラー回路と、上記第2の差動回路の
上記第2の入力端子にベースが接続された側のトランジ
スタのコレクタ電流を基準電流とするウイルソン形の第
2のカレントミラー回路と、上記第1の差動回路の上記
第1の入力端子にベースが接続された側のトランジスタ
のコレクタ電流を基準電流とする第3のカレントミラー
回路と、上記第2の差動回路の上記第1の入力端子にベ
ースが接続された側のトランジスタのコレクタ電流を基
準電流とする第4のカレントミラー回路と、上記第1の
カレントミラー回路の出力電流と上記第2のカレントミ
ラー回路の出力電流との差分に対応する電流と前記第3
のカレントミラー回路の出力電流との差分の電流に応じ
て駆動されエミッタが出力端子に接続された第1の出力
トランジスタと、上記第1のカレントミラー回路の出力
電流と上記第2のカレントミラー回路の出力電流との差
分に対応する電流と前記第4のカレントミラー回路の出
力電流との差分の電流に応じて駆動されエミッタが出力
端子に接続された第2の出力トランジスタと、を具備
し、上記第1および第2の出力トランジスタがB級プッ
シュプル出力段として働くよう構成した。 【0015】 【作用】本発明では、第3のカレントミラー回路の出力
電流に対応した電流、第4のカレントミラー回路の出力
電流に対応した電流が、入力電圧に応じて正確に出力バ
イアス段に供給される。よって、第1、第2のカレント
ミラー回路の出力電流をそのまま使用する場合と比べ
て、その第1、第2のカレントミラー回路の動作の影響
を受けることがなくなる。したがって、大入力時に第
1、第2のカレントミラー回路の動作条件が崩れる場合
があっても、入出力特性の単調性が正確に維持される。 【0016】 【実施例】以下、本発明の実施例を説明する。図1はそ
の一実施例の演算増幅器の回路図である。前述の図2に
示した演算増幅器と同一のものには同一の符号を付し
た。本実施例では、二重差動入力段9において、図2に
示した回路に加えて、第1の差動回路4のトランジスタ
Q1のコレクタに、負荷用としてのダイオード接続PN
PトランジスタQ3とPNPトランジスタQ4を直列接
続して、そのトランジスタQ4とPNPトランジスタQ
15とで第3のカレントミラー回路15を構成する。ま
た、第2の差動回路6のトランジスタQ5のコレクタ
に、負荷用としてのダイオード接続NPNトランジスタ
Q7とトランジスタQ8を直列接続して、そのトランジ
スタQ8とNPNトランジスタQ18とで第4のカレン
トミラー回路16を構成する。 【0017】上記したトランジスタQ15はNPNトラ
ンジスタQ16と直列接続され、そのトランジスタQ1
6と出力バイアス段10のトランジスタQ17とが第5
のカレントミラー回路17を構成している。また、上記
したトランジスタQ18はPNPトランジスタQ19と
直列接続され、そのトランジスタQ19と出力バイアス
段10のトランジスタQ20とが第6のカレントミラー
回路18を構成している。C1は位相補償用の帰還コン
デンサである。 【0018】この実施例では、入力端子1に対して入力
端子2よりも高い電圧が入力したとき、トランジスタQ
2のコレクタ電流が減少し、逆にトランジスタQ6のコ
レクタ電流が増大する。このため、第1のカレントミラ
ー回路7の出力電流は減少し、第2のカレントミラー回
路8の出力電流が増大するので、点Aの電位が低下す
る。よって、トランジスタQ21のバイアスが深くな
り、トランジスタQ22のバイアスは浅くなる。 【0019】一方、第3のカレントミラー回路15の出
力電流が増加し、これを受ける第5のカレントミラー回
路17の出力電流も増加する。また、第4のカレントミ
ラー回路16の出力電流が減少し、これを受ける第6の
カレントミラー回路18の出力電流も減少する。 【0020】この結果、トランジスタQ20の出力イン
ピーダンスが大きくなり、トランジスタ21の出力イン
ピーダンスが小さくなるので、出力トランジスタQ23
のバイアスが浅くなる。また、トランジスタQ17の出
力インピーダンスが小さくなり、トランジスタ22の出
力インピーダンスが大きくなるので、出力トランジスタ
Q24のバイアスが深くなる。かくして、出力端子12
から電流が引き込まれて、出力電圧が低下する。 【0021】逆に、入力端子1に対して入力端子2より
も低い電圧が入力したときは、トランジスタQ2、Q5
のコレクタ電流が増加し、トランジスタQ1、Q6のコ
レクタ電流が減少して、上記と全く反対の動作が行なわ
れ、出力電圧が高くなる。 【0022】ここで、電源端子13,14間の電位差が
3V程度の場合に、入力端子1の電圧が入力端子2の電
圧に比べて100mV以上も高くなるような大入力時に
は、前述したように、トランジスタQ6のコレクタ電流
が定電流源5の電流Iとなり、トランジスタQ2のコレ
クタ電流が0となって、点Aの電位が低下するととも
に、トランジスタQ14が飽和する。よって、トランジ
スタQ21はその出力インピーダンスを小さく(ほぼ最
小)し、トランジスタQ22は逆に大きく(ほぼ最大)
する。 【0023】また、このとき、第3のカレントミラー回
路15の出力電流が増大(ほぼ最大)し、第4のカレン
トミラー回路16の出力電流が減少(ほぼ最小)するの
で、第5のカレントミラー回路17の電流が増大してト
ランジスタQ17の出力インピーダンスが小さく(ほぼ
最小)なり、第6のカレントミラー回路18の電流が減
少してトランジスタQ20の出力インピーダンスが大き
く(ほぼ最大)なる動作となる。 【0024】以上から、出力トランジスタQ23はエミ
ッタ電流が減少(ぼぼ最小)し、出力トランジスタQ2
4はエミッタ電流が増大(ほぼ最大)して、出力電圧が
ほぼ最低値にまで低下し、正常動作が確保される。 【0025】上記と反対に、入力端子1の電圧が入力端
子2の電圧に比べて100mV以上も低くなるような逆
極性の大入力時には、点Aの電圧が高く(ほぼ最大)な
り、トランジスタQ21の出力インピーダンスが高く
(ほぼ最大)、トランジスタQ22の出力インピーダン
スが低く(ほほ最低)になる。また、トランジスタQ1
7の出力インピーダンスが高く(ほぼ最大)なり、トラ
ンジスタQ20の出力インピーダンスが低く(ほぼ最
小)になって、出力トランジスタQ23のエミッタ電流
が増大(ほぼ最大)し、出力トランジスタQ24のエミ
ッタ電流が減少(ほぼ最低)となり、出力電圧がほぼ最
大値まで増加し、正常動作が確保される。 【0026】以上のように、本実施例では、トランジス
タQ21、Q22を制御する第1、第2のカレントミラ
ー回路7、8に対して、トランジスタQ17を制御する
第3、第5のカレントミラー回路15、17、トランジ
スタQ20を制御する第4、第6のカレントミラー回路
16、18が分離しているので、それらトランジスタQ
17、Q20が第1、第2のカレントミラー回路7、8
の動作の影響を受けることがなくなり、例え大信号入力
時にそれら第1、第2のカレントミラー回路7、8のカ
レントミラー動作に破綻を来しても、入出力信号間の単
調性を保持できるようになる。また、追加するトランジ
スタはPNPトランジスタQ4、Q15、Q19、NP
NトランジスタQ8、Q18、Q16であり、素子数増
加は僅かで、消費電流増加も僅かである。 【0027】 【発明の効果】以上から本発明によれば、第1、第2の
カレントミラー回路から分離した第3、第4のカレント
ミラー回路によって出力バイアス段が制御されるので、
大入力時においても第1、第2のカレントミラー回路の
カレントミラー動作の如何に係わらず、出力バイアス段
が正常に動作し、入出力特性の単調性を確保することが
できる。また、消費電流も僅か増大するのみである。
る。 【図2】 従来の演算増幅器の回路図である。 【符号の説明】 1:第1の入力端子、2:第2の入力端子、3:第1の
定電流源、4:第1の差動回路、5:第2の定電流源、
6:第2の差動回路、7:第1のカレントミラー回路、
8:第2のカレントミラー回路、9:二重差動入力段、
10:出力バイアス段、11:出力段、12:出力端
子、13:高電位電源端子、14:低電位電源端子、1
5:第3のカレントミラー回路、16:第4のカレント
ミラー回路、17:第5のカレントミラー回路、18:
第6のカレントミラー回路。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】ベースが第1、第2の入力端子に個々に接
続された2個のトランジスタおよび第1の電流源で構成
された第1の差動回路と、 ベースが上記第1、第2の入力端子に個々に接続され上
記トランジスタと反対の極性の2個のトランジスタおよ
び第2の電流源で構成された第2の差動回路と、 上記第1の差動回路の上記第2の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
するウイルソン形の第1のカレントミラー回路と、 上記第2の差動回路の上記第2の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
するウイルソン形の第2のカレントミラー回路と、上記第1の差動回路の上記第1の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
する第3のカレントミラー回路と、 上記第2の差動回路の上記第1の入力端子にベースが接
続された側のトランジスタのコレクタ電流を基準電流と
する第4のカレントミラー回路と 、 上記第1のカレントミラー回路の出力電流と上記第2の
カレントミラー回路の出力電流との差分に対応する電流
と前記第3のカレントミラー回路の出力電流との差分の
電流に応じて駆動されエミッタが出力端子に接続された
第1の出力トランジスタと、上記第1のカレントミラー回路の出力電流と上記第2の
カレントミラー回路の出力電流との差分に対応する電流
と前記第4のカレントミラー回路の出力電流との差分の
電流に応じて 駆動されエミッタが出力端子に接続された
第2の出力トランジスタと、を具備し、 上記第1および第2の出力トランジスタがB級プッシュ
プル出力段として働く ことを特徴とする演算増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04499395A JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04499395A JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08222971A JPH08222971A (ja) | 1996-08-30 |
JP3470835B2 true JP3470835B2 (ja) | 2003-11-25 |
Family
ID=12706969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04499395A Expired - Lifetime JP3470835B2 (ja) | 1995-02-10 | 1995-02-10 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3470835B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5333520B2 (ja) * | 2010-08-30 | 2013-11-06 | オンキヨー株式会社 | 増幅回路 |
-
1995
- 1995-02-10 JP JP04499395A patent/JP3470835B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08222971A (ja) | 1996-08-30 |
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