JP3441356B2 - 増幅回路 - Google Patents
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- JP3441356B2 JP3441356B2 JP03582198A JP3582198A JP3441356B2 JP 3441356 B2 JP3441356 B2 JP 3441356B2 JP 03582198 A JP03582198 A JP 03582198A JP 3582198 A JP3582198 A JP 3582198A JP 3441356 B2 JP3441356 B2 JP 3441356B2
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Description
【0001】
【発明の属する技術分野】本発明は、プッシュプル増幅
回路に関し、特に低消費電力用のICに適した増幅回路
に関する。
回路に関し、特に低消費電力用のICに適した増幅回路
に関する。
【0002】
【従来の技術】従来、ポータブルオーディオ用のプッシ
ュプル増幅器には、例えば図3に示すような回路が用い
られていた。この図3において、駆動段A1の入力端子
は増幅回路1の非反転入力端子T1に接続され、出力端
子は、出力トランジスタQ1と共にカレントミラー回路
を構成するダイオード接続のトランジスタQ3に接続さ
れている。一方、駆動段A2の入力端子は増幅回路1の
反転入力端子T2に接続され、出力端子は、出力トラン
ジスタQ2と共にカレントミラー回路を構成するダイオ
ード接続のトランジスタQ4に接続されている。これら
出力トランジスタQ1、Q2は、夫々トランジスタQ
3、Q4のN倍(N>1)のエミッタ面積を有してお
り、増幅回路1の電源端子P及びグランド端子G間に直
列接続されている。この場合、トランジスタQ1、Q2
は、その共通接続点を増幅回路1の出力端子T3に接続
した構成、つまりプッシュプル接続されている。そし
て、その出力端子T3とグランド端子Gとの間には、カ
ップリング用のコンデンサ2と負荷抵抗3とが直列に接
続されている。
ュプル増幅器には、例えば図3に示すような回路が用い
られていた。この図3において、駆動段A1の入力端子
は増幅回路1の非反転入力端子T1に接続され、出力端
子は、出力トランジスタQ1と共にカレントミラー回路
を構成するダイオード接続のトランジスタQ3に接続さ
れている。一方、駆動段A2の入力端子は増幅回路1の
反転入力端子T2に接続され、出力端子は、出力トラン
ジスタQ2と共にカレントミラー回路を構成するダイオ
ード接続のトランジスタQ4に接続されている。これら
出力トランジスタQ1、Q2は、夫々トランジスタQ
3、Q4のN倍(N>1)のエミッタ面積を有してお
り、増幅回路1の電源端子P及びグランド端子G間に直
列接続されている。この場合、トランジスタQ1、Q2
は、その共通接続点を増幅回路1の出力端子T3に接続
した構成、つまりプッシュプル接続されている。そし
て、その出力端子T3とグランド端子Gとの間には、カ
ップリング用のコンデンサ2と負荷抵抗3とが直列に接
続されている。
【0003】上記構成において、信号入力S1が非反転
入力端子T1に印加され、それとは逆相の信号入力S2
が反転入力端子T2に印加されると、信号入力S1が正
(信号入力S2が負)の場合には、駆動段A1によって
トランジスタQ3に信号入力S1の大きさに比例した電
流が供給され、その電流に対しミラー比で定まる出力電
流が出力トランジスタQ1を通して負荷抵抗3に流れ
る。また、信号入力S2が正(信号入力S1が負)の場
合には、駆動段A2によってトランジスタQ4に信号入
力S2の大きさに比例した電流が供給され、その電流に
対しミラー比で定まる出力電流が負荷抵抗3から出力ト
ランジスタQ2へと流れる。
入力端子T1に印加され、それとは逆相の信号入力S2
が反転入力端子T2に印加されると、信号入力S1が正
(信号入力S2が負)の場合には、駆動段A1によって
トランジスタQ3に信号入力S1の大きさに比例した電
流が供給され、その電流に対しミラー比で定まる出力電
流が出力トランジスタQ1を通して負荷抵抗3に流れ
る。また、信号入力S2が正(信号入力S1が負)の場
合には、駆動段A2によってトランジスタQ4に信号入
力S2の大きさに比例した電流が供給され、その電流に
対しミラー比で定まる出力電流が負荷抵抗3から出力ト
ランジスタQ2へと流れる。
【0004】
【発明が解決しようとする課題】さて、上述した従来構
成の増幅回路1において高い増幅度を得るためには、カ
レントミラー接続されたトランジスタQ3と出力トラン
ジスタQ1、及びトランジスタQ4と出力トランジスタ
Q2のエミッタ面積比を大きくしてミラー比を増やせば
よい。しかし、エミッタ面積比を増やすと、以下に述べ
るような問題点が出てくる。
成の増幅回路1において高い増幅度を得るためには、カ
レントミラー接続されたトランジスタQ3と出力トラン
ジスタQ1、及びトランジスタQ4と出力トランジスタ
Q2のエミッタ面積比を大きくしてミラー比を増やせば
よい。しかし、エミッタ面積比を増やすと、以下に述べ
るような問題点が出てくる。
【0005】つまり、プッシュプル回路として構成され
る増幅回路1においては、クロスオーバー歪みを低減す
るために、無信号時であっても駆動段A1、A2から出
力トランジスタQ1、Q2をバイアスするための電流を
供給し、これら出力トランジスタQ1、Q2に若干のア
イドリング電流を流す方法が用いられる。しかし、ミラ
ー比が増えるとそれに伴いアイドリング電流も大きくな
ってしまい、無信号時の消費電力が増大するという問題
点が出てくる。
る増幅回路1においては、クロスオーバー歪みを低減す
るために、無信号時であっても駆動段A1、A2から出
力トランジスタQ1、Q2をバイアスするための電流を
供給し、これら出力トランジスタQ1、Q2に若干のア
イドリング電流を流す方法が用いられる。しかし、ミラ
ー比が増えるとそれに伴いアイドリング電流も大きくな
ってしまい、無信号時の消費電力が増大するという問題
点が出てくる。
【0006】本発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、無信号時の消費電力が小
さく、且つ全動作領域において増幅度が大きくなる増幅
回路を提供することにある。
で、その目的とするところは、無信号時の消費電力が小
さく、且つ全動作領域において増幅度が大きくなる増幅
回路を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、本発明の増幅回路は、コレクタ接地された第1の出
力トランジスタとエミッタ接地された第2の出力トラン
ジスタとを出力端子に対しプッシュプル接続した出力段
と、ダイオード接続された第3のトランジスタと第1の
抵抗との直列回路であって、前記第1の出力トランジス
タのベース・エミッタ間に接続される第1のバイアス設
定手段と、ダイオード接続された第4のトランジスタと
第2の抵抗との直列回路であって、前記第2の出力トラ
ンジスタのベース・エミッタ間に接続される第2のバイ
アス設定手段と、前記第2のバイアス設定手段に流れる
バイアス電流を分流できるように接続され、その分流電
流値が前記第1のバイアス設定手段に流れる電流値と一
致するように制御される第1の分流手段と、前記第1の
バイアス設定手段に流れるバイアス電流を分流できるよ
うに接続され、その分流電流値が前記第2のバイアス設
定手段に流れる電流値と一致するように制御される第2
の分流手段とを備える(請求項1)。
め、本発明の増幅回路は、コレクタ接地された第1の出
力トランジスタとエミッタ接地された第2の出力トラン
ジスタとを出力端子に対しプッシュプル接続した出力段
と、ダイオード接続された第3のトランジスタと第1の
抵抗との直列回路であって、前記第1の出力トランジス
タのベース・エミッタ間に接続される第1のバイアス設
定手段と、ダイオード接続された第4のトランジスタと
第2の抵抗との直列回路であって、前記第2の出力トラ
ンジスタのベース・エミッタ間に接続される第2のバイ
アス設定手段と、前記第2のバイアス設定手段に流れる
バイアス電流を分流できるように接続され、その分流電
流値が前記第1のバイアス設定手段に流れる電流値と一
致するように制御される第1の分流手段と、前記第1の
バイアス設定手段に流れるバイアス電流を分流できるよ
うに接続され、その分流電流値が前記第2のバイアス設
定手段に流れる電流値と一致するように制御される第2
の分流手段とを備える(請求項1)。
【0008】斯様に構成すれば、第1のバイアス設定手
段と第1の分流手段とに一定のバイアス電流と正相の信
号電流とが供給され、第2のバイアス設定手段と第2の
分流手段とに前記バイアス電流に等しいバイアス電流と
逆相の信号電流とが供給される場合において、第1及び
第2のバイアス設定手段により第1及び第2の出力トラ
ンジスタに流れるアイドリング電流を任意の値に設定で
きるとともに、入力信号が微小のときには、第2のバイ
アス設定手段に流れる電流、すなわち第1のバイアス設
定手段に対する分流電流が、第1のバイアス設定手段に
流れる電流の変化に応答して、その電流変化を補正する
ように逆方向に変化する。従って、第1のバイアス設定
手段に流れる電流とその分流電流との合計はバイアス電
流に略等しく保たれ、信号電流は全て第1の出力トラン
ジスタのベースに供給されるので、第1の出力トランジ
スタの電流増幅率に比例した大きな増幅度が得られる。
第2のバイアス設定手段及び第2の出力トランジスタの
動作も同様となる。
段と第1の分流手段とに一定のバイアス電流と正相の信
号電流とが供給され、第2のバイアス設定手段と第2の
分流手段とに前記バイアス電流に等しいバイアス電流と
逆相の信号電流とが供給される場合において、第1及び
第2のバイアス設定手段により第1及び第2の出力トラ
ンジスタに流れるアイドリング電流を任意の値に設定で
きるとともに、入力信号が微小のときには、第2のバイ
アス設定手段に流れる電流、すなわち第1のバイアス設
定手段に対する分流電流が、第1のバイアス設定手段に
流れる電流の変化に応答して、その電流変化を補正する
ように逆方向に変化する。従って、第1のバイアス設定
手段に流れる電流とその分流電流との合計はバイアス電
流に略等しく保たれ、信号電流は全て第1の出力トラン
ジスタのベースに供給されるので、第1の出力トランジ
スタの電流増幅率に比例した大きな増幅度が得られる。
第2のバイアス設定手段及び第2の出力トランジスタの
動作も同様となる。
【0009】さらに入力信号が増大すると、入力信号の
極性に応じて何れか一方のバイアス設定手段及び出力ト
ランジスタがオフするので、他方のバイアス設定手段と
出力トランジスタはワイドラー型のカレントミラー回路
と等価となり、さらに大きな増幅率を得ることができ
る。
極性に応じて何れか一方のバイアス設定手段及び出力ト
ランジスタがオフするので、他方のバイアス設定手段と
出力トランジスタはワイドラー型のカレントミラー回路
と等価となり、さらに大きな増幅率を得ることができ
る。
【0010】また、請求項2に記載した増幅回路のよう
に、エミッタ接地された第1の出力トランジスタと、こ
の第1の出力トランジスタに対してコンプリメンタリと
なるエミッタ接地された第2の出力トランジスタとを出
力端子に対しプッシュプル接続した上で、前記請求項1
記載の増幅回路と同様の第1及び第2のバイアス設定手
段、並びに第1及び第2の分流手段とを備えた構成とし
ても同様な作用を得ることができる。
に、エミッタ接地された第1の出力トランジスタと、こ
の第1の出力トランジスタに対してコンプリメンタリと
なるエミッタ接地された第2の出力トランジスタとを出
力端子に対しプッシュプル接続した上で、前記請求項1
記載の増幅回路と同様の第1及び第2のバイアス設定手
段、並びに第1及び第2の分流手段とを備えた構成とし
ても同様な作用を得ることができる。
【0011】さらに、請求項1または2記載の増幅回路
において、前記第1の分流手段を、前記第2のバイアス
設定手段に対する分流電流値を前記第1のバイアス設定
手段に流れる電流値と一致させる制御を行うためのカレ
ントミラー回路を含んで構成し、前記第2の分流手段
を、前記第1のバイアス設定手段に対する分流電流値を
前記第2のバイアス設定手段に流れる電流値と一致させ
る制御を行うためのカレントミラー回路を含んだ構成と
することができる(請求項3)。
において、前記第1の分流手段を、前記第2のバイアス
設定手段に対する分流電流値を前記第1のバイアス設定
手段に流れる電流値と一致させる制御を行うためのカレ
ントミラー回路を含んで構成し、前記第2の分流手段
を、前記第1のバイアス設定手段に対する分流電流値を
前記第2のバイアス設定手段に流れる電流値と一致させ
る制御を行うためのカレントミラー回路を含んだ構成と
することができる(請求項3)。
【0012】斯様に構成すれば、出力段の構成に応じて
必要数だけカレントミラー回路を組み合わせることによ
り電流を正確に折り返すことができるので、第2及び第
1のバイアス設定手段に対する分流電流値を夫々第1又
は第2のバイアス設定手段に流れる電流値と正確に一致
させることができる。
必要数だけカレントミラー回路を組み合わせることによ
り電流を正確に折り返すことができるので、第2及び第
1のバイアス設定手段に対する分流電流値を夫々第1又
は第2のバイアス設定手段に流れる電流値と正確に一致
させることができる。
【0013】
【発明の実施の形態】(第1の実施の形態)以下、本発
明の第1実施例について、増幅回路の電気的構成を示す
図1を参照して説明する。この図1において、増幅回路
11は、例えばモノリシックICとして構成されるもの
で、電流増幅段12とその電流増幅段12を駆動するた
めの例えば差動増幅器からなる駆動段A1、A2とを備
えている。
明の第1実施例について、増幅回路の電気的構成を示す
図1を参照して説明する。この図1において、増幅回路
11は、例えばモノリシックICとして構成されるもの
で、電流増幅段12とその電流増幅段12を駆動するた
めの例えば差動増幅器からなる駆動段A1、A2とを備
えている。
【0014】この駆動段A1の入力端子は増幅回路11
の非反転入力端子T1に接続され、その出力端子は電流
増幅段12の非反転入力信号線13に接続されている。
また、駆動段A2の入力端子は増幅回路11の反転入力
端子T2に接続され、その出力端子は電流増幅段12の
反転入力信号線14に接続されている。これら駆動段A
1、A2は、夫々増幅回路11の非反転入力端子T1又
は反転入力端子T2に入力された互いに逆相関係にある
入力信号S1、S2を増幅し、その増幅された信号を電
流に変換してバイアス電流とともに電流増幅段12に供
給するようになっている。
の非反転入力端子T1に接続され、その出力端子は電流
増幅段12の非反転入力信号線13に接続されている。
また、駆動段A2の入力端子は増幅回路11の反転入力
端子T2に接続され、その出力端子は電流増幅段12の
反転入力信号線14に接続されている。これら駆動段A
1、A2は、夫々増幅回路11の非反転入力端子T1又
は反転入力端子T2に入力された互いに逆相関係にある
入力信号S1、S2を増幅し、その増幅された信号を電
流に変換してバイアス電流とともに電流増幅段12に供
給するようになっている。
【0015】上記電流増幅段12は以下のような構成と
なっている。すなわち、npn形の第1の出力トランジ
スタQ1のコレクタとエミッタが、正の電源電圧が印加
される電源端子Pと出力端子T3とに夫々接続され、n
pn形の第2の出力トランジスタQ2のコレクタとエミ
ッタが、出力端子T3とグランド端子Gとに夫々接続さ
れている。これにより出力トランジスタQ1、Q2はプ
ッシュプル回路を形成し、増幅回路11の出力段15を
構成している。この出力トランジスタQ1、Q2は、夫
々後述するトランジスタQ3、Q4のエミッタ面積のN
1 倍、N2 倍(N1 >1、N2 >1)のエミッタ面積を
もつ。また、出力トランジスタQ1のベースは非反転入
力信号線13に、出力トランジスタQ2のベースは反転
入力信号線14に夫々接続されている。
なっている。すなわち、npn形の第1の出力トランジ
スタQ1のコレクタとエミッタが、正の電源電圧が印加
される電源端子Pと出力端子T3とに夫々接続され、n
pn形の第2の出力トランジスタQ2のコレクタとエミ
ッタが、出力端子T3とグランド端子Gとに夫々接続さ
れている。これにより出力トランジスタQ1、Q2はプ
ッシュプル回路を形成し、増幅回路11の出力段15を
構成している。この出力トランジスタQ1、Q2は、夫
々後述するトランジスタQ3、Q4のエミッタ面積のN
1 倍、N2 倍(N1 >1、N2 >1)のエミッタ面積を
もつ。また、出力トランジスタQ1のベースは非反転入
力信号線13に、出力トランジスタQ2のベースは反転
入力信号線14に夫々接続されている。
【0016】出力トランジスタQ1のベース・エミッタ
間には、第1のバイアス設定手段としての第1のバイア
ス設定回路16を構成する第1の抵抗17とダイオード
接続されたnpn形の第3のトランジスタQ3とが直列
に接続されており、その第3のトランジスタQ3のベー
スとエミッタはトランジスタQ5のベースとエミッタに
夫々接続されている。これにより、トランジスタQ3と
Q5はカレントミラー回路を構成している。
間には、第1のバイアス設定手段としての第1のバイア
ス設定回路16を構成する第1の抵抗17とダイオード
接続されたnpn形の第3のトランジスタQ3とが直列
に接続されており、その第3のトランジスタQ3のベー
スとエミッタはトランジスタQ5のベースとエミッタに
夫々接続されている。これにより、トランジスタQ3と
Q5はカレントミラー回路を構成している。
【0017】電源端子Pにはカレントミラー回路をなす
一対のpnp形のトランジスタQ6、Q7の各エミッタ
が接続されており、グランド端子Gには別のカレントミ
ラー回路をなす一対のnpn形のトランジスタQ8、Q
9の各エミッタが接続されている。そして、ダイオード
接続されたトランジスタQ6のコレクタは、前記トラン
ジスタQ5のコレクタに接続され、トランジスタQ7の
コレクタは、ダイオード接続されたトランジスタQ8の
コレクタに接続されている。また、トランジスタQ9の
コレクタは反転入力信号線14に接続されている。これ
らトランジスタQ5〜Q9は第1の分流手段としての第
1の分流回路18を構成する。この場合、各トランジス
タQ5〜Q9のエミッタ面積は全て等しく形成されるも
のであり、これにより第1の分流回路18にあっては、
第1のバイアス設定回路16に流れる電流と等しい電流
を、反転入力信号線14からトランジスタQ9を通して
分流させることができる。
一対のpnp形のトランジスタQ6、Q7の各エミッタ
が接続されており、グランド端子Gには別のカレントミ
ラー回路をなす一対のnpn形のトランジスタQ8、Q
9の各エミッタが接続されている。そして、ダイオード
接続されたトランジスタQ6のコレクタは、前記トラン
ジスタQ5のコレクタに接続され、トランジスタQ7の
コレクタは、ダイオード接続されたトランジスタQ8の
コレクタに接続されている。また、トランジスタQ9の
コレクタは反転入力信号線14に接続されている。これ
らトランジスタQ5〜Q9は第1の分流手段としての第
1の分流回路18を構成する。この場合、各トランジス
タQ5〜Q9のエミッタ面積は全て等しく形成されるも
のであり、これにより第1の分流回路18にあっては、
第1のバイアス設定回路16に流れる電流と等しい電流
を、反転入力信号線14からトランジスタQ9を通して
分流させることができる。
【0018】一方、電流増幅段12内には、上述した第
1のバイアス設定回路16と第1の分流回路18と同様
の第2のバイアス設定回路19及び第2の分流回路21
が設けられている。すなわち、出力トランジスタQ2の
ベース・エミッタ間には、第2のバイアス設定手段とし
ての第2のバイアス設定回路19を構成する第2の抵抗
20とダイオード接続されたnpn形の第4のトランジ
スタQ4とが直列に接続されており、その第4のトラン
ジスタQ4のベースとエミッタはトランジスタQ10の
ベースとエミッタに夫々接続されている。これにより、
トランジスタQ4とQ10はカレントミラー回路を構成
している。
1のバイアス設定回路16と第1の分流回路18と同様
の第2のバイアス設定回路19及び第2の分流回路21
が設けられている。すなわち、出力トランジスタQ2の
ベース・エミッタ間には、第2のバイアス設定手段とし
ての第2のバイアス設定回路19を構成する第2の抵抗
20とダイオード接続されたnpn形の第4のトランジ
スタQ4とが直列に接続されており、その第4のトラン
ジスタQ4のベースとエミッタはトランジスタQ10の
ベースとエミッタに夫々接続されている。これにより、
トランジスタQ4とQ10はカレントミラー回路を構成
している。
【0019】電源端子Pにはカレントミラー回路をなす
一対のpnp形のトランジスタQ11、Q12の各エミ
ッタが接続されており、出力端子T3には別のカレント
ミラー回路をなす一対のnpn形のトランジスタQ1
3、Q14の各エミッタが接続されている。そして、ダ
イオード接続されたトランジスタQ11のコレクタは、
前記トランジスタQ10のコレクタに接続され、トラン
ジスタQ12のコレクタは、ダイオード接続されたトラ
ンジスタQ13のコレクタに接続されている。また、ト
ランジスタQ14のコレクタは非反転入力信号線13に
接続されている。これらトランジスタQ10〜Q14は
第2の分流手段としての第2の分流回路21を構成す
る。この場合、各トランジスタQ10〜Q14のエミッ
タ面積は全て等しく形成されるものであり、これにより
第2の分流回路21にあっては、第2のバイアス設定回
路19に流れる電流と等しい電流を、非反転入力信号線
13からトランジスタQ14を通して分流させることが
できる。
一対のpnp形のトランジスタQ11、Q12の各エミ
ッタが接続されており、出力端子T3には別のカレント
ミラー回路をなす一対のnpn形のトランジスタQ1
3、Q14の各エミッタが接続されている。そして、ダ
イオード接続されたトランジスタQ11のコレクタは、
前記トランジスタQ10のコレクタに接続され、トラン
ジスタQ12のコレクタは、ダイオード接続されたトラ
ンジスタQ13のコレクタに接続されている。また、ト
ランジスタQ14のコレクタは非反転入力信号線13に
接続されている。これらトランジスタQ10〜Q14は
第2の分流手段としての第2の分流回路21を構成す
る。この場合、各トランジスタQ10〜Q14のエミッ
タ面積は全て等しく形成されるものであり、これにより
第2の分流回路21にあっては、第2のバイアス設定回
路19に流れる電流と等しい電流を、非反転入力信号線
13からトランジスタQ14を通して分流させることが
できる。
【0020】なお、出力端子T3とグランド端子Gとの
間には、カップリング用のコンデンサ22と負荷抵抗2
3とが直列に接続されており、それらコンデンサ22及
び負荷抵抗23には、出力トランジスタQ1、Q2から
正方向(出力端子T3からグランド端子Gの方向)又は
負方向(グランド端子Gから出力端子T3の方向)の電
流が供給されることになる。
間には、カップリング用のコンデンサ22と負荷抵抗2
3とが直列に接続されており、それらコンデンサ22及
び負荷抵抗23には、出力トランジスタQ1、Q2から
正方向(出力端子T3からグランド端子Gの方向)又は
負方向(グランド端子Gから出力端子T3の方向)の電
流が供給されることになる。
【0021】次に、本実施例の作用について、無信号
時、微小信号入力時、及び大信号入力時に分けて順に説
明する。まず、無信号時における電流増幅段12のバイ
アス電流の設定、及び出力トランジスタQ1、Q2のア
イドリング電流の設定について説明する。すなわち、駆
動段A1、A2は、電流増幅段12に対し非反転入力信
号線13及び反転入力信号線14を通して同じレベルの
バイアス電流IA1、IA2を供給する。このときの各トラ
ンジスタに流れる電流相互の関係は、抵抗17、20の
抵抗値を夫々R1、R2 とした場合、(1)式〜(6)
式のようになる。なお、これらの式において、トランジ
スタQ1〜Q14に流れるコレクタ電流を夫々ICQ1 〜
ICQ14として表す。
時、微小信号入力時、及び大信号入力時に分けて順に説
明する。まず、無信号時における電流増幅段12のバイ
アス電流の設定、及び出力トランジスタQ1、Q2のア
イドリング電流の設定について説明する。すなわち、駆
動段A1、A2は、電流増幅段12に対し非反転入力信
号線13及び反転入力信号線14を通して同じレベルの
バイアス電流IA1、IA2を供給する。このときの各トラ
ンジスタに流れる電流相互の関係は、抵抗17、20の
抵抗値を夫々R1、R2 とした場合、(1)式〜(6)
式のようになる。なお、これらの式において、トランジ
スタQ1〜Q14に流れるコレクタ電流を夫々ICQ1 〜
ICQ14として表す。
【0022】
ICQ1 =N1 ×ICQ3 ×exp(ICQ3 ×R1 /VT ) …(1)
ICQ2 =N2 ×ICQ4 ×exp(ICQ4 ×R2 /VT ) …(2)
ICQ3 =ICQ5 =ICQ6 =ICQ7 =ICQ8 =ICQ9 …(3)
ICQ4 =ICQ10=ICQ11=ICQ12=ICQ13=ICQ14 …(4)
IA1 =ICQ3 +ICQ14 …(5)
IA2 =ICQ4 +ICQ9 …(6)
ただし、
N1 :トランジスタQ3に対するトランジスタQ1のエ
ミッタ面積比 N2 :トランジスタQ4に対するトランジスタQ2のエ
ミッタ面積比 VT (熱電圧):=kT/q (k:ボルツマン定数 T:絶対温度 q:電子電
荷)
ミッタ面積比 N2 :トランジスタQ4に対するトランジスタQ2のエ
ミッタ面積比 VT (熱電圧):=kT/q (k:ボルツマン定数 T:絶対温度 q:電子電
荷)
【0023】ここで、バイアス電流IA1、IA2をIA1=
IA2=IA とした上で、N1 =N2=N、R1 =R2 =
Rの条件を付加するとともに、出力トランジスタQ2に
流れるトランジスタQ3、Q14のバイアス電流を無視
し、出力トランジスタQ1、Q2に同じ値のアイドリン
グ電流IIDOLが流れることを考慮すると、ICQ3 =ICQ
4 =IA /2を得る。この結果を、(1)式及び(2)
式に代入すると出力トランジスタQ1、Q2に流れるア
イドリング電流IIDOLは以下の(7)式のようになる。 IIDOL=N×(IA /2)×exp{(IA /2)×R/VT } …(7)
IA2=IA とした上で、N1 =N2=N、R1 =R2 =
Rの条件を付加するとともに、出力トランジスタQ2に
流れるトランジスタQ3、Q14のバイアス電流を無視
し、出力トランジスタQ1、Q2に同じ値のアイドリン
グ電流IIDOLが流れることを考慮すると、ICQ3 =ICQ
4 =IA /2を得る。この結果を、(1)式及び(2)
式に代入すると出力トランジスタQ1、Q2に流れるア
イドリング電流IIDOLは以下の(7)式のようになる。 IIDOL=N×(IA /2)×exp{(IA /2)×R/VT } …(7)
【0024】つまり、無信号時において出力トランジス
タQ1、Q2に流れるアイドリング電流IIDOLは、駆動
段A1、A2から供給されるバイアス電流IA に対し
て、出力トランジスタQ1、Q2とトランジスタQ3、
Q4とのエミッタ面積比及び抵抗値R1 、R2 により任
意の値に決めることができる。
タQ1、Q2に流れるアイドリング電流IIDOLは、駆動
段A1、A2から供給されるバイアス電流IA に対し
て、出力トランジスタQ1、Q2とトランジスタQ3、
Q4とのエミッタ面積比及び抵抗値R1 、R2 により任
意の値に決めることができる。
【0025】次に、上述した無信号時のバイアス状態に
おいて微小な信号が入力されたときの動作について説明
する。微小な入力信号S1とその逆相の入力信号S2
が、夫々非反転入力端子T1又は反転入力端子T2から
入力されると、駆動段A1、A2はそれら入力信号S
1、S2を増幅して信号電流に変換する。そして、駆動
段A1から非反転入力信号線13に対してバイアス電流
IA に信号電流is を加算した電流が出力され、駆動段
A2から反転入力信号線14に対してバイアス電流IA
に信号電流−is を加算した電流が出力される。
おいて微小な信号が入力されたときの動作について説明
する。微小な入力信号S1とその逆相の入力信号S2
が、夫々非反転入力端子T1又は反転入力端子T2から
入力されると、駆動段A1、A2はそれら入力信号S
1、S2を増幅して信号電流に変換する。そして、駆動
段A1から非反転入力信号線13に対してバイアス電流
IA に信号電流is を加算した電流が出力され、駆動段
A2から反転入力信号線14に対してバイアス電流IA
に信号電流−is を加算した電流が出力される。
【0026】このとき、(3)式、(4)式に示すよう
にICQ3 =ICQ9 、ICQ4 =ICQ14の関係があるので、
例えば信号電流is が正の場合において、トランジスタ
Q3の電流が増加するとトランジスタQ9の電流も同じ
値だけ増加する。一方、トランジスタQ4とトランジス
タQ9とに流れる電流は、駆動段A2から反転入力信号
線14に対して出力される電流(IA −is )に等しい
ので、トランジスタQ9の電流が増加すると、その分だ
けトランジスタQ4、さらにトランジスタQ14の電流
が減少する。
にICQ3 =ICQ9 、ICQ4 =ICQ14の関係があるので、
例えば信号電流is が正の場合において、トランジスタ
Q3の電流が増加するとトランジスタQ9の電流も同じ
値だけ増加する。一方、トランジスタQ4とトランジス
タQ9とに流れる電流は、駆動段A2から反転入力信号
線14に対して出力される電流(IA −is )に等しい
ので、トランジスタQ9の電流が増加すると、その分だ
けトランジスタQ4、さらにトランジスタQ14の電流
が減少する。
【0027】つまり、トランジスタQ3、Q9とトラン
ジスタQ4、Q14は、互いに電流の増減を補うように
相補的に動作するので、信号電流|is |は全て出力ト
ランジスタQ1(is が正のとき)、又はトランジスタ
Q2(is が負のとき)のベースに流れ込む。実際に
は、信号電流is が非反転入力信号線13に入力される
とともに、その逆相成分である信号電流−is が反転入
力信号線14に入力されるので、出力トランジスタQ
1、Q2のベースに流れ込む電流は信号電流|is|の
2倍となる。従って、負荷抵抗23に流れる出力電流i
out は(8)式のようになる。
ジスタQ4、Q14は、互いに電流の増減を補うように
相補的に動作するので、信号電流|is |は全て出力ト
ランジスタQ1(is が正のとき)、又はトランジスタ
Q2(is が負のとき)のベースに流れ込む。実際に
は、信号電流is が非反転入力信号線13に入力される
とともに、その逆相成分である信号電流−is が反転入
力信号線14に入力されるので、出力トランジスタQ
1、Q2のベースに流れ込む電流は信号電流|is|の
2倍となる。従って、負荷抵抗23に流れる出力電流i
out は(8)式のようになる。
【0028】
iout =2×β×is (8)
ただし、
β:出力トランジスタQ1、Q2の電流増幅率
このように、入力信号が微小のときの電流増幅段12の
増幅度は、前記エミッタ面積比とは無関係に、出力トラ
ンジスタQ1、Q2の電流増幅率βの2倍の大きさとな
る。
増幅度は、前記エミッタ面積比とは無関係に、出力トラ
ンジスタQ1、Q2の電流増幅率βの2倍の大きさとな
る。
【0029】次に、入力信号がさらに大きくなった場合
について説明する。非反転入力端子T1又は反転入力端
子T2から入力される入力信号S1、S2がさらに大き
くなり、駆動段A1、A2から出力される信号電流|i
s |が増加すると、ICQ3 =IA 、ICQ4 =ICQ2 =0
(is が正のとき)、又はICQ4 =IA 、ICQ3 =ICQ
1 =0(is が負のとき)となるバイアス点を境界とし
て、トランジスタQ3、Q9とトランジスタQ4、Q1
4との相補的な動作関係が飽和する。この飽和状態で
は、出力トランジスタQ1とトランジスタQ3、又は出
力トランジスタQ2とトランジスタQ4は、ワイドラー
型のカレントミラー回路と等価な回路を構成し、信号電
流|is |によって発生する抵抗17又は抵抗20にお
ける電圧降下分が出力トランジスタQ1又は出力トラン
ジスタQ2のベース・エミッタ間電圧を増加させ、出力
トランジスタQ1又は出力トランジスタQ2のコレクタ
電流を増加させる。このときの、負荷抵抗23に流れる
出力電流iout は(9)式のようになる。
について説明する。非反転入力端子T1又は反転入力端
子T2から入力される入力信号S1、S2がさらに大き
くなり、駆動段A1、A2から出力される信号電流|i
s |が増加すると、ICQ3 =IA 、ICQ4 =ICQ2 =0
(is が正のとき)、又はICQ4 =IA 、ICQ3 =ICQ
1 =0(is が負のとき)となるバイアス点を境界とし
て、トランジスタQ3、Q9とトランジスタQ4、Q1
4との相補的な動作関係が飽和する。この飽和状態で
は、出力トランジスタQ1とトランジスタQ3、又は出
力トランジスタQ2とトランジスタQ4は、ワイドラー
型のカレントミラー回路と等価な回路を構成し、信号電
流|is |によって発生する抵抗17又は抵抗20にお
ける電圧降下分が出力トランジスタQ1又は出力トラン
ジスタQ2のベース・エミッタ間電圧を増加させ、出力
トランジスタQ1又は出力トランジスタQ2のコレクタ
電流を増加させる。このときの、負荷抵抗23に流れる
出力電流iout は(9)式のようになる。
【0030】
iout =N×is ×exp(is ×R/VT ) (9)
従って、入力信号が大きくなると、電流増幅段12の増
幅度は、(9)式に従って指数関数的に増加する。
幅度は、(9)式に従って指数関数的に増加する。
【0031】以上のように本実施例によれば、プッシュ
プル接続された第1及び第2の出力トランジスタQ1、
Q2のベース・エミッタ間に、ダイオード接続された第
3又は第4のトランジスタQ3、Q4と第1又は第2の
抵抗17、20との直列回路からなる第1又は第2のバ
イアス設定回路16、19を接続し、これら第1及び第
2のバイアス設定回路16、19に流れる電流と等しい
電流を、夫々第2又は第1のバイアス設定回路19、1
6に流れる電流から分流させることのできる第1及び第
2の分流回路18、21を備えた点に特徴を有する。こ
れにより、無信号時の出力トランジスタQ1、Q2に流
れるアイドリング電流IIDOLを、バイアス電流IA と、
出力トランジスタQ1、Q2とトランジスタQ3、Q4
とのエミッタ面積比、及び抵抗17、20の抵抗値によ
り決めることができ、これらを適当な値に設定すること
により、無信号時のアイドリング電流IIDOLをクロスオ
ーバー歪みを防ぐのに必要最小限の値に抑えて消費電力
を低減することができる。また、微小な入力信号に対し
ては、第1のバイアス設定回路16と第1の分流回路1
8、及び第2のバイアス設定回路19と第2の分流回路
21が相補的に動作するので、増幅度は前記エミッタ面
積比とは無関係に出力トランジスタQ1、Q2の電流増
幅率βの2倍の大きさとなる。さらに、入力信号が大き
くなった場合の増幅度は、オーバードライブがかかるこ
とによって、入力信号に対して指数関数的に増加する。
従って、前記エミッタ面積比(出力トランジスタQ1、
Q2のチップ面積)を増やすことなく大きな増幅度を得
ることができる。
プル接続された第1及び第2の出力トランジスタQ1、
Q2のベース・エミッタ間に、ダイオード接続された第
3又は第4のトランジスタQ3、Q4と第1又は第2の
抵抗17、20との直列回路からなる第1又は第2のバ
イアス設定回路16、19を接続し、これら第1及び第
2のバイアス設定回路16、19に流れる電流と等しい
電流を、夫々第2又は第1のバイアス設定回路19、1
6に流れる電流から分流させることのできる第1及び第
2の分流回路18、21を備えた点に特徴を有する。こ
れにより、無信号時の出力トランジスタQ1、Q2に流
れるアイドリング電流IIDOLを、バイアス電流IA と、
出力トランジスタQ1、Q2とトランジスタQ3、Q4
とのエミッタ面積比、及び抵抗17、20の抵抗値によ
り決めることができ、これらを適当な値に設定すること
により、無信号時のアイドリング電流IIDOLをクロスオ
ーバー歪みを防ぐのに必要最小限の値に抑えて消費電力
を低減することができる。また、微小な入力信号に対し
ては、第1のバイアス設定回路16と第1の分流回路1
8、及び第2のバイアス設定回路19と第2の分流回路
21が相補的に動作するので、増幅度は前記エミッタ面
積比とは無関係に出力トランジスタQ1、Q2の電流増
幅率βの2倍の大きさとなる。さらに、入力信号が大き
くなった場合の増幅度は、オーバードライブがかかるこ
とによって、入力信号に対して指数関数的に増加する。
従って、前記エミッタ面積比(出力トランジスタQ1、
Q2のチップ面積)を増やすことなく大きな増幅度を得
ることができる。
【0032】このように、本実施例の増幅回路11にお
いては、特に入力信号が微小の場合であっても大きい増
幅度(2β倍)が得られる。そのため、他の増幅回路、
例えば無信号時の消費電流を抑えるために微小信号入力
域の増幅度を下げ、中電流領域から大電流領域における
増幅度をオーバードライブ等によって高く設定したもの
と比較して、クロスオーバー歪みが改善される。また、
一般に微小信号入力域の増幅度が極端に低く、且つ小電
流領域から中電流領域における増幅度が高い場合には、
出力電圧のゼロクロス付近において出力トランジスタの
電流が急峻に変化し発振が発生することがあるが、本実
施例の増幅回路11においてはゼロクロス付近において
も大きな増幅度が得られるので、発振が起こりにくい。
さらに、駆動段A1、A2の整合がずれてそれらから出
力されるバイアス電流IA1、IA2に差が生じた場合であ
っても、微小信号入力時の増幅度が小さい他の増幅回路
と比較して、その誤差による入出力特性への影響(非線
形領域の拡大等)が比較的小さくなる。
いては、特に入力信号が微小の場合であっても大きい増
幅度(2β倍)が得られる。そのため、他の増幅回路、
例えば無信号時の消費電流を抑えるために微小信号入力
域の増幅度を下げ、中電流領域から大電流領域における
増幅度をオーバードライブ等によって高く設定したもの
と比較して、クロスオーバー歪みが改善される。また、
一般に微小信号入力域の増幅度が極端に低く、且つ小電
流領域から中電流領域における増幅度が高い場合には、
出力電圧のゼロクロス付近において出力トランジスタの
電流が急峻に変化し発振が発生することがあるが、本実
施例の増幅回路11においてはゼロクロス付近において
も大きな増幅度が得られるので、発振が起こりにくい。
さらに、駆動段A1、A2の整合がずれてそれらから出
力されるバイアス電流IA1、IA2に差が生じた場合であ
っても、微小信号入力時の増幅度が小さい他の増幅回路
と比較して、その誤差による入出力特性への影響(非線
形領域の拡大等)が比較的小さくなる。
【0033】(第2の実施の形態)次に、本発明の第2
実施例について、図2を参照して説明する。なお、ここ
では、図1と同一構成部分には同一符号を付して説明を
省略し、異なる構成をもつ部分についてのみ説明する。
実施例について、図2を参照して説明する。なお、ここ
では、図1と同一構成部分には同一符号を付して説明を
省略し、異なる構成をもつ部分についてのみ説明する。
【0034】図2は増幅回路11の電気的構成を示して
おり、その電流増幅段24は次のように構成されてい
る。すなわち、pnp形の第1の出力トランジスタQ2
1のコレクタとエミッタが、夫々出力端子T3と電源端
子Pとに接続され、npn形の第2の出力トランジスタ
Q22のコレクタとエミッタが、夫々出力端子T3とグ
ランド端子Gとに接続されている。これにより出力トラ
ンジスタQ21、Q22はプッシュプル回路を形成し、
増幅回路11の出力段25を構成している。この出力ト
ランジスタQ21、Q22は、夫々後述するトランジス
タQ23、Q24のエミッタ面積のN1 倍、N2 倍(N
1 >1、N2 >1)のエミッタ面積を有する。
おり、その電流増幅段24は次のように構成されてい
る。すなわち、pnp形の第1の出力トランジスタQ2
1のコレクタとエミッタが、夫々出力端子T3と電源端
子Pとに接続され、npn形の第2の出力トランジスタ
Q22のコレクタとエミッタが、夫々出力端子T3とグ
ランド端子Gとに接続されている。これにより出力トラ
ンジスタQ21、Q22はプッシュプル回路を形成し、
増幅回路11の出力段25を構成している。この出力ト
ランジスタQ21、Q22は、夫々後述するトランジス
タQ23、Q24のエミッタ面積のN1 倍、N2 倍(N
1 >1、N2 >1)のエミッタ面積を有する。
【0035】また、グランド端子にはカレントミラー回
路をなす一対のnpn形のトランジスタQ31、Q32
の各エミッタが接続されており、ダイオード接続された
トランジスタQ31のコレクタは非反転入力信号線13
に接続され、トランジスタQ32のコレクタは非反転入
力信号線26に接続されている。これにより、駆動段A
1から非反転入力信号線13に供給される電流と同じ値
の電流が、非反転入力信号線26からトランジスタQ3
2を通してグランド端子に流れる。なお、前記出力トラ
ンジスタQ21のベースは非反転入力信号線26に、前
記出力トランジスタQ22のベースは反転入力信号線1
4に夫々接続されている。
路をなす一対のnpn形のトランジスタQ31、Q32
の各エミッタが接続されており、ダイオード接続された
トランジスタQ31のコレクタは非反転入力信号線13
に接続され、トランジスタQ32のコレクタは非反転入
力信号線26に接続されている。これにより、駆動段A
1から非反転入力信号線13に供給される電流と同じ値
の電流が、非反転入力信号線26からトランジスタQ3
2を通してグランド端子に流れる。なお、前記出力トラ
ンジスタQ21のベースは非反転入力信号線26に、前
記出力トランジスタQ22のベースは反転入力信号線1
4に夫々接続されている。
【0036】出力トランジスタQ21のベース・エミッ
タ間には、第1のバイアス設定手段としての第1のバイ
アス設定回路27を構成する第1の抵抗28とダイオー
ド接続されたpnp形の第3のトランジスタQ23とが
直列に接続されており、その第3のトランジスタQ23
のベースとエミッタはトランジスタQ25のベースとエ
ミッタに夫々接続されている。これにより、トランジス
タQ23とQ25はカレントミラー回路を構成してい
る。
タ間には、第1のバイアス設定手段としての第1のバイ
アス設定回路27を構成する第1の抵抗28とダイオー
ド接続されたpnp形の第3のトランジスタQ23とが
直列に接続されており、その第3のトランジスタQ23
のベースとエミッタはトランジスタQ25のベースとエ
ミッタに夫々接続されている。これにより、トランジス
タQ23とQ25はカレントミラー回路を構成してい
る。
【0037】グランド端子Gにはカレントミラー回路を
なす一対のnpn形のトランジスタQ26、Q27の各
エミッタが接続されている。そして、ダイオード接続さ
れたトランジスタQ26のコレクタは、前記トランジス
タQ25のコレクタに接続され、トランジスタQ27の
コレクタは反転入力信号線14に接続されている。これ
らトランジスタQ25〜Q27は第1の分流手段として
の第1の分流回路29を構成する。この場合、各トラン
ジスタQ25〜Q27のエミッタ面積は全て等しく形成
されるものであり、これにより第1の分流回路29にあ
っては、第1のバイアス設定回路27に流れる電流と等
しい電流を、反転入力信号線14からトランジスタQ2
7を通して分流させることができる。
なす一対のnpn形のトランジスタQ26、Q27の各
エミッタが接続されている。そして、ダイオード接続さ
れたトランジスタQ26のコレクタは、前記トランジス
タQ25のコレクタに接続され、トランジスタQ27の
コレクタは反転入力信号線14に接続されている。これ
らトランジスタQ25〜Q27は第1の分流手段として
の第1の分流回路29を構成する。この場合、各トラン
ジスタQ25〜Q27のエミッタ面積は全て等しく形成
されるものであり、これにより第1の分流回路29にあ
っては、第1のバイアス設定回路27に流れる電流と等
しい電流を、反転入力信号線14からトランジスタQ2
7を通して分流させることができる。
【0038】一方、電流増幅段24内には、上述した第
1のバイアス設定回路27と第1の分流回路29と同様
の第2のバイアス設定回路30及び第2の分流回路32
が設けられている。すなわち、出力トランジスタQ22
のベース・エミッタ間には、第2のバイアス設定手段と
しての第2のバイアス設定回路30を構成する第2の抵
抗31とダイオード接続されたnpn形の第4のトラン
ジスタQ24とが直列に接続されており、その第4のト
ランジスタQ24のベースとエミッタはトランジスタQ
28のベースとエミッタに夫々接続されている。これに
より、トランジスタQ24とQ28はカレントミラー回
路を構成している。
1のバイアス設定回路27と第1の分流回路29と同様
の第2のバイアス設定回路30及び第2の分流回路32
が設けられている。すなわち、出力トランジスタQ22
のベース・エミッタ間には、第2のバイアス設定手段と
しての第2のバイアス設定回路30を構成する第2の抵
抗31とダイオード接続されたnpn形の第4のトラン
ジスタQ24とが直列に接続されており、その第4のト
ランジスタQ24のベースとエミッタはトランジスタQ
28のベースとエミッタに夫々接続されている。これに
より、トランジスタQ24とQ28はカレントミラー回
路を構成している。
【0039】電源端子Pにはカレントミラー回路をなす
一対のpnp形のトランジスタQ29、Q30の各エミ
ッタが接続されている。そして、ダイオード接続された
トランジスタQ29のコレクタは、前記トランジスタQ
28のコレクタに接続され、トランジスタQ30のコレ
クタは非反転入力信号線26に接続されている。これら
トランジスタQ28〜Q30は第2の分流手段としての
第2の分流回路32を構成する。この場合、各トランジ
スタQ28〜Q30のエミッタ面積は全て等しく形成さ
れるものであり、これにより第2の分流回路32にあっ
ては、第2のバイアス設定回路30に流れる電流と等し
い電流を、トランジスタQ30を通して非反転入力信号
線26へ分流させることができる。
一対のpnp形のトランジスタQ29、Q30の各エミ
ッタが接続されている。そして、ダイオード接続された
トランジスタQ29のコレクタは、前記トランジスタQ
28のコレクタに接続され、トランジスタQ30のコレ
クタは非反転入力信号線26に接続されている。これら
トランジスタQ28〜Q30は第2の分流手段としての
第2の分流回路32を構成する。この場合、各トランジ
スタQ28〜Q30のエミッタ面積は全て等しく形成さ
れるものであり、これにより第2の分流回路32にあっ
ては、第2のバイアス設定回路30に流れる電流と等し
い電流を、トランジスタQ30を通して非反転入力信号
線26へ分流させることができる。
【0040】上記構成を有する本実施例によれば、バイ
アス電流IA とアイドリング電流IIDOLの設定、及び増
幅回路11における電流増幅段24の増幅度について、
前述した第1実施例と同じ作用及び効果を有する。加え
て、本実施例においては、第1及び第2の分流回路2
9、32を夫々3個のトランジスタにより構成すること
ができるので、コストを低減し、チップ面積を小さくす
ることができる。なお、トランジスタQ31、Q32か
らなるカレントミラー回路は、駆動段A1内の出力回路
を電流吸い込み型として構成すれば不要とすることがで
きる。
アス電流IA とアイドリング電流IIDOLの設定、及び増
幅回路11における電流増幅段24の増幅度について、
前述した第1実施例と同じ作用及び効果を有する。加え
て、本実施例においては、第1及び第2の分流回路2
9、32を夫々3個のトランジスタにより構成すること
ができるので、コストを低減し、チップ面積を小さくす
ることができる。なお、トランジスタQ31、Q32か
らなるカレントミラー回路は、駆動段A1内の出力回路
を電流吸い込み型として構成すれば不要とすることがで
きる。
【0041】(その他の実施の形態)なお、本発明は上
記し且つ図面に示す実施例に限定されるものではなく、
例えばバイポーラトランジスタに替えて電界効果トラン
ジスタを用いて構成しても良い。
記し且つ図面に示す実施例に限定されるものではなく、
例えばバイポーラトランジスタに替えて電界効果トラン
ジスタを用いて構成しても良い。
【0042】
【発明の効果】本発明の増幅回路は、出力段を構成する
プッシュプル接続された第1及び第2の出力トランジス
タの夫々のベース・エミッタ間に、ダイオード接続され
た第3又は第4のトランジスタと第1又は第2の抵抗と
の直列回路からなる第1又は第2のバイアス設定手段を
接続し、これら第1及び第2のバイアス設定手段に流れ
る電流と等しい電流を、夫々第2又は第1のバイアス設
定手段に流れる電流から分流させることのできる第1及
び第2の分流手段を備えて構成したので、無信号時の出
力トランジスタに流れるアイドリング電流を、バイアス
電流と、第1又は第2の出力トランジスタと第3又は第
4のトランジスタとのエミッタ面積比、及び第1及び第
2の抵抗の抵抗値により任意の値に決めることができ
る。また、微小な入力信号に対しては、第1のバイアス
設定手段と第1の分流手段、及び第2のバイアス設定手
段と第2の分流手段が相補的に動作するので、増幅度は
前記エミッタ面積比とは無関係に出力トランジスタの電
流増幅率に比例した大きさとなる。そして、さらに入力
信号が大きくなると、オーバードライブがかかり増幅度
は入力信号に対して指数関数的に増加する。従って、出
力トランジスタのアイドリング電流(無信号時の消費電
力)を増やすことなく、全動作領域において負荷に大き
な電力を供給することができる。また、微小な入力信号
に対しても大きな増幅度を有するので、クロスオーバー
歪みが改善され、増幅回路に発振が発生しにくく、ま
た、バイアス電流に誤差が生じても入出力特性への影響
を小さくすることができる。
プッシュプル接続された第1及び第2の出力トランジス
タの夫々のベース・エミッタ間に、ダイオード接続され
た第3又は第4のトランジスタと第1又は第2の抵抗と
の直列回路からなる第1又は第2のバイアス設定手段を
接続し、これら第1及び第2のバイアス設定手段に流れ
る電流と等しい電流を、夫々第2又は第1のバイアス設
定手段に流れる電流から分流させることのできる第1及
び第2の分流手段を備えて構成したので、無信号時の出
力トランジスタに流れるアイドリング電流を、バイアス
電流と、第1又は第2の出力トランジスタと第3又は第
4のトランジスタとのエミッタ面積比、及び第1及び第
2の抵抗の抵抗値により任意の値に決めることができ
る。また、微小な入力信号に対しては、第1のバイアス
設定手段と第1の分流手段、及び第2のバイアス設定手
段と第2の分流手段が相補的に動作するので、増幅度は
前記エミッタ面積比とは無関係に出力トランジスタの電
流増幅率に比例した大きさとなる。そして、さらに入力
信号が大きくなると、オーバードライブがかかり増幅度
は入力信号に対して指数関数的に増加する。従って、出
力トランジスタのアイドリング電流(無信号時の消費電
力)を増やすことなく、全動作領域において負荷に大き
な電力を供給することができる。また、微小な入力信号
に対しても大きな増幅度を有するので、クロスオーバー
歪みが改善され、増幅回路に発振が発生しにくく、ま
た、バイアス電流に誤差が生じても入出力特性への影響
を小さくすることができる。
【図1】本発明の第1実施例を示す増幅回路の電気回路
図
図
【図2】本発明の第2実施例を示す図1相当図
【図3】従来例を示す図1相当図
1、11は増幅回路、15、25は出力段、16、27
は第1のバイアス設定回路(第1のバイアス設定手
段)、19、30は第2のバイアス設定回路(第2のバ
イアス設定手段)、18、29は第1の分流回路(第1
の分流手段)、21、32は第2の分流回路(第2の分
流手段)、17、28は第1の抵抗、20、31は第2
の抵抗、Q1、Q21は第1の出力トランジスタ、Q
2、Q22は第2の出力トランジスタ、Q3、Q23は
第3のトランジスタ、Q4、Q24は第4のトランジス
タである。
は第1のバイアス設定回路(第1のバイアス設定手
段)、19、30は第2のバイアス設定回路(第2のバ
イアス設定手段)、18、29は第1の分流回路(第1
の分流手段)、21、32は第2の分流回路(第2の分
流手段)、17、28は第1の抵抗、20、31は第2
の抵抗、Q1、Q21は第1の出力トランジスタ、Q
2、Q22は第2の出力トランジスタ、Q3、Q23は
第3のトランジスタ、Q4、Q24は第4のトランジス
タである。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 吉野 浩
神奈川県川崎市川崎区駅前本町25番地1
東芝マイクロエレクトロニクス株式会
社内
(56)参考文献 特開 平4−111507(JP,A)
特開 平4−314206(JP,A)
特開 平4−111508(JP,A)
特開 昭63−156407(JP,A)
実開 昭62−68318(JP,U)
(58)調査した分野(Int.Cl.7,DB名)
H03F 1/00 - 3/72
Claims (3)
- 【請求項1】 コレクタ接地された第1の出力トランジ
スタとエミッタ接地された第2の出力トランジスタとを
出力端子に対しプッシュプル接続した出力段と、 ダイオード接続された第3のトランジスタと第1の抵抗
との直列回路であって、前記第1の出力トランジスタの
ベース・エミッタ間に接続される第1のバイアス設定手
段と、 ダイオード接続された第4のトランジスタと第2の抵抗
との直列回路であって、前記第2の出力トランジスタの
ベース・エミッタ間に接続される第2のバイアス設定手
段と、 前記第2のバイアス設定手段に流れるバイアス電流を分
流できるように接続され、その分流電流値が前記第1の
バイアス設定手段に流れる電流値と一致するように制御
される第1の分流手段と、 前記第1のバイアス設定手段に流れるバイアス電流を分
流できるように接続され、その分流電流値が前記第2の
バイアス設定手段に流れる電流値と一致するように制御
される第2の分流手段とを備えたことを特徴とする増幅
回路。 - 【請求項2】 エミッタ接地された第1の出力トランジ
スタと、この第1の出力トランジスタに対してコンプリ
メンタリとなるエミッタ接地された第2の出力トランジ
スタとを出力端子に対しプッシュプル接続した出力段
と、 ダイオード接続された第3のトランジスタと第1の抵抗
との直列回路であって、前記第1の出力トランジスタの
ベース・エミッタ間に接続される第1のバイアス設定手
段と、 ダイオード接続された第4のトランジスタと第2の抵抗
との直列回路であって、前記第2の出力トランジスタの
ベース・エミッタ間に接続される第2のバイアス設定手
段と、 前記第2のバイアス設定手段に流れるバイアス電流を分
流できるように接続され、その分流電流値が前記第1の
バイアス設定手段に流れる電流値と一致するように制御
される第1の分流手段と、 前記第1のバイアス設定手段に流れるバイアス電流を分
流できるように接続され、その分流電流値が前記第2の
バイアス設定手段に流れる電流値と一致するように制御
される第2の分流手段とを備えたことを特徴とする増幅
回路。 - 【請求項3】 前記第1の分流手段は、前記第2のバイ
アス設定手段に対する分流電流値を前記第1のバイアス
設定手段に流れる電流値と一致させる制御を行うための
カレントミラー回路を含んで構成され、 前記第2の分流手段は、前記第1のバイアス設定手段に
対する分流電流値を前記第2のバイアス設定手段に流れ
る電流値と一致させる制御を行うためのカレントミラー
回路を含んで構成されていることを特徴とする請求項1
又は2記載の増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03582198A JP3441356B2 (ja) | 1998-02-18 | 1998-02-18 | 増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03582198A JP3441356B2 (ja) | 1998-02-18 | 1998-02-18 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11234059A JPH11234059A (ja) | 1999-08-27 |
JP3441356B2 true JP3441356B2 (ja) | 2003-09-02 |
Family
ID=12452626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03582198A Expired - Fee Related JP3441356B2 (ja) | 1998-02-18 | 1998-02-18 | 増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3441356B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5521857B2 (ja) * | 2010-07-26 | 2014-06-18 | 凸版印刷株式会社 | Cmos増幅回路 |
-
1998
- 1998-02-18 JP JP03582198A patent/JP3441356B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11234059A (ja) | 1999-08-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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