JP3466785B2 - 半導体素子およびその形成方法 - Google Patents
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Description
関し、更に特定すれば半導体素子のパッケージに関する
ものである。
的および熱的性能特性(performance characateristics)
を改善する一方、半導体素子の製造コストを下げる努力
を続けている。加えて、素子は小型軽量で、高さが低い
(low profile)ことが望ましい。このため、表面実装半
導体素子の電気的および熱的性能の双方を改善するため
に、オーバー・モールド・パッド・アレイ・キャリア(o
ver-molded pad array carrier)(OMPAC)半導体
素子が開発された。典型的に、OMPAC半導体素子は
薄いプリント回路板(PCB)基板を含み、その上に半
導体チップが実装される。チップの一部は、PCBの上
面上に形成される導電性トレース(conductive trace)に
電気的に結合される。各導電性トレースは、PCBを貫
通する導電性ビア(conductive via)によって、PCBの
底面上の対応する導電性トレースに導かれる。PCBの
底面上のトレースは、各々導電性パッドで終端し、PC
Bの底面上でパッドのアレイを形成する。半導体チップ
とPCBの一部は、従来の成形技術を用い、成形コンパ
ウンド(molding compound)によって封入される。即ち、
半導体チップが実装されたPCBを金型の空洞に配置
し、成形コンパウンドをペレット状から液体状に変形さ
せ、この液状成形コンパウンドを金型の空洞に圧入(inj
ect)し、そして成形コンパウンドを硬化させる。OMP
AC半導体素子は、相互接続パッケージ密度の向上、共
通面(coplanarity)および非対称(skew)制限の解消、低
リード・インダクタンス、並びに低い体高という利点を
提供するが、OMPAC半導体素子の種類毎に別の金型
が必要となる。これらの金型は高価なので、異なる種類
の半導体素子の製造も高価となる。加えて、成形用機器
の保守コストも高い。更に、OMPAC半導体素子の製
造に用いられる成形コンパウンドは長い硬化時間を必要
とするので、結果的にサイクル時間も長くなる。
・トップ・パッド・アレイ・キャリア(glob-top pad ar
ray carrier)(GTPAC)半導体素子がある。GTP
AC半導体素子は、半導体チップが実装されるPCB
と、PCB上に形成されたチキソトロープ材料(thixotr
opic material)の壁部またはダム(dam)とから成る。ダ
ムは、半導体チップから間隔をおいてこれを包囲する。
次に、ダム内の半導体チップとPCBの一部を、液状封
入剤で被覆する。ダムと封入剤がパッケージ本体を形成
する。GTPAC半導体パッケージは、従来の表面実装
パッケージよりも、高い電気的性能を提供するが、平面
性の制限を解消するために厚いPCBを必要とする。そ
の上、ダム材料は調合(dispense)が難しく、サイクル時
間が増大するため、結果的に製造コストが高くなる。
厚さに制限がなく、既存の製造プロセスに容易に組み込
まれる、半導体チップ封入方法および装置を有すること
は有利となろう。更に、かかる方法および手段におい
て、半導体素子を製造するのに必要なコストの低減およ
び時間の短縮ができればなお有利であろう。加えて、か
かる方法および手段において、半導体素子の電気的およ
び熱的性能を改善できれば更に有利であろう。
は、リセスト・ボール・グリッド・アレイ(BGA)パ
ッケージ(recessed ball grid array package)に半導体
チップを封入する方法および手段を提供するものであ
る。本発明によれば、複数の開口を有する基板支持部
が、複数の半導体チップ受容領域を有する基板に実装ま
たは積層される。基板支持部は、基板が歪むのを防止す
るので、薄い基板の使用が可能となる。当業者は認めよ
うが、基板が薄いほど、半導体素子の電気的性能は向上
する。本発明にしたがって用いられる基板の公称厚さ範
囲(nominal thickness range)は、約50ミクロン(μ
m)から約1500μmの間である。各半導体チップ受
容領域に半導体チップを実装し、この半導体チップを被
覆する。続いて、基板支持部を有する基板およびそれに
実装された半導体チップを、個々の半導体素子に分離す
る(singulated)。個々の半導体素子を形成する技術は公
知であり、例えば、切断(cutting)、鋸引き(sawing)、
打ち抜き(punching)などを含む。
おける、半導体素子部分10を示す一部切り欠き上面図
である。半導体素子部分10は、基板11を含み、底
面、即ち図面において下方に示される第2面上に導電性
トレース12とボンディング・パッド13とが配され、
一方上面、即ち図面において上方に示される第1面上に
は導電性トレース14とチップまたはダイ取り付けパッ
ド17とが配されている。チップ取り付けパッド17
は、半導体チップ受容領域として機能する。一例とし
て、導電性トレース12,14、ボンディング・パッド
13、およびチップ取り付けパッド17は、基板11の
第1面および第2面に導電性フォイル(conductive foi
l)を積層することによって形成される。導電性トレース
12,14、ボンディング・パッド13、およびチップ
取り付けパッド17は、リソグラフ技術を用いて導電性
フォイルをパターニングすることによって規定される。
或いは、導電性トレース12,14、ボンディング・パ
ッド13、およびチップ取り付けパッド17は、スクリ
ーン印刷または基板表面上に堆積することによって形成
してもよい。続いて、導電性トレース12,14、ボン
ディング・パッド13、およびチップ取り付けパッド1
7を、典型的には、金または金とニッケルとの化合物で
メッキし、ワイヤボンディングやはんだボール34(図
2〜図4に示す)を取り付けるための、非酸化表面(non
-oxidizable surface)を形成する。導電性トレース1
2,14、ボンディング・パッド13、およびチップ取
り付けパッド17は、2つの導電層からなるものとして
説明したが、導電層の数および導電層の材料は、本発明
の限定とはならないことは理解されよう。また、明瞭化
を図るために、図2〜図4では、導電性トレース12,
14、ボンディング・パッド13、およびチップ取り付
けパッド17は、本発明の説明全体にわたって単一物質
層として示されていることも理解されよう。
打ち抜きで基板を貫通する孔を開け、続いて、例えば、
銅のような導電性材料をこの孔にメッキすることによっ
て、基板11内に形成される。孔にメッキするのに適し
た他の材料には、金、ニッケル、金とニッケルとの化合
物等が含まれる。このように、孔即ちビアの側壁は導電
性であるのに対して、内側部分は中空である。
ド13とを含む第2面を、はんだマスク材料層18で被
覆する。同様に、導電性トレース14およびチップ取り
付けパッド17を含む第1面部分を、はんだマスク材料
層19で被覆する。はんだマスクに適した材料には、ポ
リイミド、高温エポキシ樹脂などが含まれる。はんだマ
スク材料層18に開口即ち孔(図示せず)を形成してボ
ンディング・パッド13を露出させると共に、はんだマ
スク材料層19に開口(図示せず)を形成してチップ取
り付けパッド17および導電性トレース14を部分的に
露出させる。導電性トレース、ボンディング・パッド、
チップ取り付けパッド、およびはんだマスク材料層を基
板上に形成する方法は、当業者にはよく知られているも
のである。
持部22を、基板11の第1面に取り付ける。基板支持
部22を基板11の第1面に取り付けるとき、開口23
を通じてチップ取り付けパッド17を露出させる。言い
換えれば、基板支持部22は基板11と協働して凹部2
5を形成する。基板支持部22は、エポキシ、ポリイミ
ド、トリアジン(triazine)またはフェノール樹脂のよう
な樹脂で形成することが好ましい。より具体的には、ビ
スマルイミドトリアジン(bismaleimidetriazine)(B
T)樹脂が好ましい。基板支持部22に適した他の材料
には、エポキシ・ガラス混合物(epoxy-glass composite
s)、プリント回路基板(PCB)材料、FR−4、セラ
ミクスなどが含まれる。基板支持部22は電気的には不
活性な基板である。即ち、基板支持部22には電気回路
がない。基板支持部22の基板11への取り付けには、
例えば、カリフォルニア州のAblestik Laboratories of
Rancho Dominguezによって製造されているAblebond TM
84-1Aのような低温で硬化する熱硬化性接着剤20(図
2〜図4)を用いてもよい。基板支持部22は、基板1
1の平面性を維持すると共に、チップ取り付けパッド1
4,17即ち凹部25を包囲する壁を形成するための補
強材(stiffener)として機能する。したがって、基板支
持部22は、約125ミクロン(μm)ないし約1,2
50μmの範囲の厚さを有することが好ましい。基板支
持部22の厚さは本発明の限定でないことは理解すべき
であるが、凹部25を充填する封入剤によって相互接続
ワイヤ37(図2〜図4)が被覆されるように、基板支
持部22は十分な厚さを有さなければならない。
る単一構造であって、基板11に結合されると凹部25
が形成されることも示している。
第1実施例の高倍率拡大断面図が示されている。ここで
は、半導体素子30は、BGAパッケージ32に結合さ
れた半導体チップ31を含む。図面では、同一要素を指
示するために同一参照番号を用いていることは理解され
よう。BGAパッケージ32は、第2面上に導電性トレ
ース12とボンディング・パッド13とを有し、第1面
上に導電性トレース14とダイ取り付けパッド17とを
有する基板11を含む。第1面上の各導電性トレース1
4は、導電性ビア33を通じて、第2面上の対応する導
電性トレース12に結合されている。導電性ビア33の
内側部分は中空として示されているが、これは本発明の
限定ではなく、導電性ビア33を導電性材料で充填して
もよい。半導体素子30は、更に、はんだマスク層1
8,19も含む。
x)の存在の下で、対応するボンディング・パッド13上
に位置付け、はんだリフロー処理を行って金属接合(met
allurgical bond)を形成することにより、はんだボール
34をボンディング・パッド13に結合する。はんだボ
ールをボンディング・パッドに結合する技法は、当技術
では公知である。例えば、Wilson et al.に発行され、
本願と同一譲受人であるMotorola, Inc.に譲渡され
た、"METHOD FOR ATTACHING CONDUCTIVE BALLS TOA SUB
STRATE" と題する、米国特許第5,284,287号
は、はんだボールをボンディング・パッドに結合する方
法を教示している。この特許の内容は、本願にも含まれ
ているものとする。図2に示す実施例は、はんだボール
34がボンディング・パッド13に結合されるので、ボ
ール・グリッド・アレイ(BGA)とも呼ばれることは
理解されよう。また、本発明は、ボンディング・パッド
13に取り付けられたはんだボール34を有することに
限定される訳ではないことも理解されよう。例えば、ピ
ンをボンディング・パッド13に取り付けることによっ
て、ピン・グリッド・アレイ(PGA)素子を形成する
ことができ、更に、銀製のパッドをボンディング・パッ
ド13上に形成することによってランド・グリッド・ア
レイ(land grid array)(LGA)素子を形成すること
もできる。
poxy)のようなダイ取り付け材料35によって、半導体
チップ31をチップ取り付けパッド17に結合する。ダ
イ取り付けに適した他の材料には、ゴム、シリコン、ポ
リウレタン、および熱可塑性物質(thermoplastics)が含
まれる。相互接続ワイヤ37によって、チップ・ボンド
・パッド36を対応する導電性トレース14に結合す
る。半導体チップをチップ取り付けパッドに結合する技
法およびチップ・ボンド・パッドを導電性トレースにワ
イヤボンディングで接合する技法は、当業者にはよく知
られているものである。
31を封入材38で被覆する。更に特定すれば、基板支
持部22を基板11に結合することによって形成された
凹部25に、封入材38を充填する。封入材38に適し
た材料には、Hysol FP4450という商標で販売されている
高純度、低応力、液体封入材、あるいはHysol CNB 648-
48またはHysol CNB 650-51という商標で販売されている
液体エポキシ封入材が含まれる。好ましくは、半導体チ
ップ31の熱膨張率と一致する熱膨張率を有する封入材
38を選択する。本発明によれば、半導体チップ31と
接触する封入材38の量は、基板11と接触する封入材
38の量よりも多いことに注意されたい。したがって、
半導体チップ31に熱的に誘発される応力を低下させる
には、封入材38の熱膨張率を基板11よりも半導体チ
ップ31に一致させるほうが望ましい。封入材38と半
導体チップ31の熱膨張率を一致させることの利点は、
半導体チップ31と接触するワイヤの破壊(breakage)が
防止されることである。
導電性破片(conductive debris)、アルファ線放出(alph
a emission)などから半導体チップ31を保護すること
に注意されたい。
素子40を示す高倍率断面図である。半導体素子40
は、BGAパッケージ32に結合された半導体チップ3
1を含み、半導体チップ31は凹部25内にある。第2
実施例によると、凹部25を流体43で充填し、キャッ
プ41で被覆する。好ましくは、流体43はシリコンの
ような不活性、高誘電体、熱導電性材料である。接着剤
42を用いて、キャップ41を半導体支持部22に接合
する。キャップ41に適した材料には、金属、プラスチ
ック、およびセラミクス材料が含まれる。接着剤42に
適した材料は、例えば、カリフォルニア州のAblestik L
aboratories of Rancho Dominguezによって製造されて
いる、Ablebond TM 84-1Aのような、低硬化温度を有す
る熱硬化性接着剤である。図2を参照して説明した封入
材38と同様に、キャップ41は、水分、機械的応力、
汚染、導電性破片、アルファ線放出などから半導体チッ
プ31を保護する。更に、キャップ41の材料は、その
熱膨張率が基板支持部22の熱膨張率と一致するように
選択することが好ましい。凹部25は流体43で充填さ
れるものとして示されているが、凹部25を流体43で
充填することは任意である点は理解されよう。
素子50の高倍率拡大断面図である。半導体素子50
は、BGAパッケージ32に結合された半導体チップ3
1を含み、半導体チップ31は凹部25内にある。凹部
25の一部はキャップ51によって被覆されている。一
例として、接着剤55でキャップ51を基板支持部22
に接合する。更に特定すれば、キャップ51は、中央の
凹部53を包囲する突出部(raised portion)52を有す
るシート状圧印金属(coined sheet of metal)と、基板
支持部22に接合するためのキャップ支持部54とから
成る。言い換えれば、キャップ51は、基板支持部22
の形状に沿った(contoured)部分即ちキャップ支持部5
4と、相互接続ワイヤ37の形状に沿った部分即ち突出
部52と、半導体チップ31の形状に沿った部分即ち中
央凹部53とを有するように形成される。キャップ51
は相互接続ワイヤ37から電気的に絶縁されていること
は理解されよう。
熱膨張率が基板支持部22の熱膨張率と一致するように
選択される。更に、キャップ51を、鉄層56とアルミ
ニウム層57とから成るバイメタル積層キャップとして
形成することによって、相互接続ワイヤ37のインダク
タンスおよび半導体素子50の共振周波数を最適化する
ことができる。一例として、鉄層56の厚さは約150
μm、そしてアルミニウム層57の厚さは約450μm
である。好ましくは、鉄層56が半導体チップ31に対
向する。
めの方法および手段が提供されたことが認められよう。
半導体素子は、導電性トレースが表面に形成された薄い
基板と、それに取り付けられる基板支持部とを含む。基
板支持部は構造的強度を提供すると共に、薄い基板の補
強として機能する。このため、基板支持部は基板が歪む
のを防止するので、薄い基板の使用が可能となる。例え
ば、導電性トレースを有する薄い基板は、TAB(自動
テープ接合)テープ程度の薄さとすることができ、導電
性トレースを有する薄い基板をロール状で処理すること
ができる。本発明の基板支持部の他の利点は、各半導体
チップ受容領域周囲にダムを形成する工程が不要となる
ことである。典型的に、ダムの形成には、多量の封入材
を必要とする。薄い基板上に導電性トレースを形成した
構造によって得られる他の利点は、薄い基板の対向側面
上のトレースのインダクタンスを容易に相殺できること
である。
られる材料よりもかなり高価なので、本発明は半導体素
子の製造コストを低減することができる。更に、GTP
AC半導体素子のダムは連続的に作られ、それに要する
時間は、半導体素子の製造に必要な全時間に付け加えら
れる。本発明はダムの形成を不要とするので、材料コス
トの低減、および半導体素子を形成するためのサイクル
時間の短縮が実現する。当業者にはお分かりであろう
が、処理工程を省くことによって、結果的に歩留まりが
本質的に向上する。
つ説明したが、当業者には更に他の変更や改善が想起さ
れよう。本発明はここで示した特定の形状に限定される
のではないことは理解されるべきであり、特許請求の範
囲は、本発明の真の精神および範囲に該当する本発明の
変更全てに及ぶことを意図するものである。例えば、基
板支持部は多層基板に取り付けてもよい。
子の一部を示す一部切り欠き上面図。
示す高倍率拡大断面図。
示す高倍率拡大断面図。
示す高倍率拡大断面図。
Claims (3)
- 【請求項1】 第1面および第2面を有した基板(1
1)と、前記第1面はその上に設けられた少なくとも1
つの導電性トレース(14)と半導体チップ取り付けパ
ッド領域(17)とを有することと、前記第2面はその
上に設けられた少なくとも1つのボンディング・パッド
(13)を有することと、同少なくとも1つのボンディ
ング・パッド(13)はビア(33)によって前記少な
くとも1つの導電性トレース(14)に接続されている
ことと、 前記基板(11)に結合された基板支持部(22)と、
同基板支持部(22)は前記基板(11)に対して構造
的強度を提供し、かつ前記半導体チップ取り付けパッド
領域(17)を露出する開口(23)を有することとか
らなり、同開口(23)は前記基板(11)と協働して
凹部(25)を形成している、半導体チップパッケー
ジ。 - 【請求項2】 上面および底面を有する基板(11)
と、前記上面はその上に形成された半導体チップ取り付
けパッド(17)と導電性トレース(14)とを有する
ことと、前記底面はその上に形成されたボンディング・
パッド(13)を有することと、ビア(33)が前記導
電性トレース(14)を前記ボンディング・パッド(1
3)に接続することと、 前記半導体チップ取り付けパッド(17)に取り付けら
れた半導体チップ(31)と、 前記上面に結合された基板支持部(22)とからなり、
同基板支持部(22)は開口(23)を有し、かつ前記
基板(11)に対して構造的強度を提供し、前記半導体
チップ(31)は前記開口(23)を通じて露出され、
同開口(23)は前記基板(11)と協働して凹部(2
5)を形成している、半導体素子パッケージ。 - 【請求項3】 ダイ・ボンディング領域(17)と少な
くとも1つの導電性トレース(14)とがその上に形成
されている第1面と、ビア(33)によって前記少なく
とも1つの導電性トレース(14)に接続された少なく
とも1つのボンディング・パッド(13)がその上に形
成されている第2面とを有した基板(11)を設ける工
程と、 同基板(11)に支持部(22)を取り付ける工程とか
らなり、同支持部(22)は前記基板(11)に対して
機械的強度を提供し、かつ前記ダイ・ボンディング領域
(17)に整合させ、かつそれを露出させている開口
(23)を有する、半導体素子パッケージの製造方法。
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