JP3461540B2 - 記憶セル - Google Patents

記憶セル

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JP3461540B2
JP3461540B2 JP25256793A JP25256793A JP3461540B2 JP 3461540 B2 JP3461540 B2 JP 3461540B2 JP 25256793 A JP25256793 A JP 25256793A JP 25256793 A JP25256793 A JP 25256793A JP 3461540 B2 JP3461540 B2 JP 3461540B2
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、（ａ）第１のトランジ
スタ対の第１および第２のトランジスタのエミッタが結
合されており、かつ電流源を介して第１の供給電位に対
する端子と接続されており、（ｂ）第１のトランジスタ
対の第１のトランジスタのコレクタが第２のトランジス
タ対の第１および第２のトランジスタの結合されたエミ
ッタと接続されており、（ｃ）第１のトランジスタ対の
第２のトランジスタのコレクタが第３のトランジスタ対
の第１および第２のトランジスタの結合されたエミッタ
と接続されており、（ｄ）第２および第３のトランジス
タ対のトランジスタのコレクタが対として結合されてお
り、かつそれぞれ抵抗の第１の端子と接続されており、
（ｅ）各抵抗の第２の端子がそれぞれ第４のトランジス
タ対のトランジスタのコレクタ‐エミッタ間パスを介し
て第２の供給電位と接続されており、（ｆ）第４のトラ
ンジスタ対のトランジスタが第２の供給電位に関してエ
ミッタホロワー接続されており、（ｇ）第４のトランジ
スタ対のトランジスタの少なくとも１つのトランジスタ
のコレクタが出力信号端子と、また抵抗を介して第２の
供給電位に対する端子と接続されており、（ｈ）第３の
トランジスタ対の第１のトランジスタのベースが第３の
トランジスタ対の第２のトランジスタのコレクタと接続
されており、（ｉ）第１および第２のトランジスタ対の
第１のトランジスタのベース端子が各１つの入力信号に
対する端子であり、（ｊ）第１、第２および第３のトラ
ンジスタ対の第２のトランジスタのベース端子が各１つ
の参照信号に対する端子である記憶セルに関する。
【０００２】このような記憶セルは、高いクロック周波
数で動作するディジタル回路に有利に使用される。記憶
セルの最高可能な動作速度は、主として第２および第３
のトランジスタ対のトランジスタの対として結合された
コレクタに接続されている容量性負荷により決定され
る。これらのキャパシタンスは主に、これらの回路節点
に接続されている構成要素を接続する接続線のメタライ
ジングと基板との間のキャパシタンスと、接続されてい
るトランジスタのコレクタと基板との間のキャパシタン
スとから成っている。
【０００３】従来、記憶セルのセットおよびリセットの
ために、コレクタ‐エミッタ間パスで第３のトランジス
タ対のトランジスタの１つのベース端子とこれらのトラ
ンジスタの結合されたエミッタ端子との間に接続されて
いる各１つのトランジスタが使用された。第３のトラン
ジスタ対の各トランジスタのベース端子は交叉を介して
それぞれ他方のトランジスタのコレクタ端子と接続され
ているので、メモリ要素のセットまたはリセットのため
の付加トランジスタにより第３のトランジスタ対のトラ
ンジスタのコレクタにおける容量性負荷がなお一層高め
られる。こうして最大到達可能な動作速度が減ぜられ
る。
【０００４】
【発明が解決しようとする課題】本発明の課題は、記憶
セルのスイッチング速度に影響しないセットまたはリセ
ット機能を有する記憶セルを提供することである。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明の記憶セルによれば、 (ａ) 第１のトランジスタと第２のトランジスタとから
なる第１のトランジスタ対を備え、第１のトランジスタ
対の第１のトランジスタのエミッタと第２のトランジス
タのエミッタとは互いに結合されると共に電流源を介し
て第１の給電電位に対する端子と接続され、 (ｂ) 第１のトランジスタと第２のトランジスタとから
なる第２のトランジスタ対を備え、第２のトランジスタ
対の第１のトランジスタと第２のトランジスタとの互い
に結合されたエミッタは第１のトランジスタ対の第１の
トランジスタのコレクタと接続され、 (ｃ) 第１のトランジスタと第２のトランジスタとから
なる第３のトランジスタ対を備え、第３のトランジスタ
対の第１のトランジスタと第２のトランジスタとの互い
に結合されたエミッタは第１のトランジスタ対の第２の
トランジスタのコレクタと接続され、 (ｄ) 第２のトランジスタ対と第３のトランジスタ対の
トランジスタのコレクタが対をなすようにそれぞれ接続
され、かつそれぞれ抵抗の第１の端子と接続され、 (ｅ) 第１のトランジスタと第２のトランジスタとから
なる第４のトランジスタ対を備え、前記抵抗の第２の端
子が第４のトランジスタ対のトランジスタのコレクタ−
エミッタ間パスを介して第２の給電電位に対する端子と
接続され、 (ｆ) 第４のトランジスタ対の両トランジスタは第２の
給電電位に関してエミッタホロワ接続され、 (ｇ) 第４のトランジスタ対の両トランジスタの少なく
とも１つのコレクタは記憶セルの出力信号端子と、又抵
抗を介して第２の給電電位に対する端子とそれぞれ接続
され、 (ｈ) 第３のトランジスタ対の第１のトランジスタのベ
ースが第３のトランジスタ対の第２のトランジスタのコ
レクタと共に第１の節点と接続され、 第３のトランジス
タ対（５、６）の第２のトランジスタのベースが第３の
トラ ンジスタ対の第１のトランジスタのコレクタと共に
第２の節点と接続され、 (ｉ) 第４のトランジスタ対の両トランジスタのコレク
ターエミッタ間パスが、節点にかかる寄生容量負荷を補
償するための誘導性挙動を有し、 (ｊ) 第１のトランジスタ対の第１のトランジスタのベ
ースにクロック信号が、第２のトランジスタ対の第１の
トランジスタのベースにデータ信号がそれぞれ加えら
れ、 (ｋ) 第1のトランジスタ対及び第２のトランジスタ対の
各第２のトランジスタのベースにそれぞれ参照信号が加
えられ、 (ｌ) 第１のトランジスダと第２のトランジスタとから
なる第５のトランジスタ対を備え、第５のトランジスタ
対の第１のトランジスタ及び第２のトランジスタのエミ
ッタは互いに結合され、電流源を介して第２の給電電位
に対する端子と接続され、第５のトランジスタ対の第２
のトランジスタのコレクタは第４のトランジスタ対の１
つのトランジスタのベースと接続され、第５のトランジ
スタ対の第２のトランジスタのコレクタは第２の給電電
位に対する端子と接続され、第５のトランジスタ対の第
１のトランジスタのベースはリセット信号に対する端子
を形成し、第５のトランジスタ対の第２のトランジスタ
のベースはリセット信号に相補性のリセット信号に対す
る端子を形成する。
【０００６】
【実施例】以下、図面に示されている実施例により本発
明を説明する。
【０００７】本発明による記憶セルはバイポーラトラン
ジスタ１、２を有する第１のトランジスタ対を含んでお
り、これらのトランジスタ１、２のエミッタは互いに接
続されており、かつ電流源９を介して第１の供給電位Ｖ
ＥＥに対する端子と接続されている。トランジスタ１、
２のコレクタとは、トランジスタ３、４または５、６か
ら成るそれぞれ別のトランジスタ対の結合されたエミッ
タが接続されている。これらの別のトランジスタ対のト
ランジスタのコレクタは対として結合されている。図に
示されているように、トランジスタ３、５のコレクタは
節点２４に、又トランジスタ４、６のコレクタは節点２
５に接続されている。節点２４、２５はそれぞれ抵抗１
６、１７およびトランジスタ７、８のコレクタ‐エミッ
タ間パスの直列回路を介して第２の供給電位ＶＣＣに対
する端子と接続されている。トランジスタ７、８のコレ
クタ回路のなかに各１つの抵抗１８、１９が接続されて
いる。抵抗１８、１９のコレクタ側の端子は出力信号Ａ
´、Ａに対する各端子２２、２３を有する。トランジス
タ７、８のベース端子は、供給電位ＶＣＣに対する端子
と接続されている各１つの抵抗２０、２１を介して導通
状態に制御される。トランジスタ１、２のベース端子は
相補性の信号Ｃ、Ｃ´に対する端子である。信号Ｃは通
常のようにメモリ要素のクロック信号である。トランジ
スタ３、４のベース端子は互いに相補性のデータ信号
Ｄ、Ｄ´に対する端子である。トランジスタ５、６のベ
ース端子はそれぞれ交叉を介してこれらのトランジスタ
のコレクタに、すなわち回路節点２５、２４に帰還結合
されている。
【０００８】記憶セルをリセットするための装置として
トランジスタ３０、３１から成る電流スイッチが設けら
れており、それらの結合されたエミッタは電流源３２を
介して供給電位ＶＥＥに対する端子と接続されている。
トランジスタ３０のコレクタは供給電位ＶＣＣに対する
端子と接続されており、トランジスタ３１のコレクタは
トランジスタ８のベースと接続されている。トランジス
タ３１、３０のベース端子は相補性のリセット信号Ｒ、
Ｒ´により制御される。
【０００９】記憶セルの機能の仕方を以下に説明する。
クロック信号ＣのＨ相の間はトランジスタ１は導通して
おり、トランジスタ２は遮断されている。データ信号Ｄ
がたとえばＨであれば、トランジスタ３は導通してお
り、トランジスタ４は遮断されている。その場合、電流
源９から供給される電流はトランジスタ３、１の経路を
経て、また抵抗１６、１８およびトランジスタ７の経路
を経て流れる。抵抗１８の値は、出力端２２における出
力信号Ａ´のレベルがＬレベルであるように選ばれてい
る。抵抗１９は無電流であり、従って出力端２３におけ
る出力信号ＡはＨである。出力信号Ａ´はデータ信号Ｄ
に対して相補性であり、出力信号Ａはそれに対して同極
性である。クロック信号ＣがＬに切換わると、電流源９
の電流はトランジスタ２およびトランジスタ５、６の電
流スイッチを通って流れる。トランジスタ５、６のベー
ス端子からそれらの相応のコレクタ端子への交叉された
帰還結合に基づいて、トランジスタ５は導通状態に、ト
ランジスタ６は遮断状態になる。レベルＡ、Ａ´は記憶
され、またいまデータ信号Ｄによりもはや影響不可能で
ある。
【００１０】トランジスタ７、８は供給電位ＶＣＣに関
してエミッタホロワ接続されている。従ってトランジス
タ７、８のエミッタにおける電位は一定であり、また抵
抗２０、２１における電圧降下及びトランジスタ７、８
のベース-エミッタ間電圧から成っている。トランジス
タ７、８により信号ＡまたはＡ′が回路節点２５または
２４における相応する信号から減結合される。節点２４
または２５における信号に関するトランジスタ７、８の
誘導性挙動により、これらの回路節点における寄生的な
容量性負荷は補償される。トランジスタ７、８のインダ
クタンスの値は抵抗２０、２１を介して設定可能であ
る。
【００１１】リセット信号Ｒは最初にＬであるとする。
トランジスタ３１はその場合に遮断されており、従って
トランジスタ８のベース電位はそれにより影響されず、
また記憶セルのスイッチング状態は維持されている。い
まリセット信号ＲがＨにセットされると、トランジスタ
３１は導通状態、トランジスタ３０は遮断状態になる。
それによりトランジスタ８のベースにおける電位が下げ
られ、その結果、クロック信号ＣはＬであるから、トラ
ンジスタ５、６の電流スイッチが切換わる。トランジス
タ５はその低いベース電位に基づいて遮断され、トラン
ジスタ６が導通する。出力信号ＡはＬに切換わる。即ち
記憶セルはリセット信号ＲのＨレベルによりリセットさ
れる。
【００１２】記憶セルにセット機能を与えるため、トラ
ンジスタ３０、３１および電流源３２から成る電流スイ
ッチに相応して、一方のトランジスタのコレクタ端子が
トランジスタ７のベース端子と接続されている電流スイ
ッチが必要である。このトランジスタが導通状態に制御
されていると、トランジスタ７のベース電位は、トラン
ジスタ６が遮断されトランジスタ５が導通するまで、下
げられる。出力信号Ａはその場合にＨである。記憶セル
がセットおよびリセット機能を有するべきであれば、セ
ットおよびリセット機能に対する各１つの電流スイッチ
が必要である。これらの電流スイッチは上記の実施例に
相応して接続される。
【００１３】本発明による電流スイッチは、節点２４、
２５が付加的に容量性に負荷されないという利点を有す
る。セットまたはリセット機能に対して必要とされる付
加的な回路措置は、それらが能動的でないならば、記憶
セル内の信号経路に影響を有していない。記憶セルの遅
延時間、従ってまたその最大の動作速度は影響されずに
とどまる。
【００１４】本発明による記憶セルに対して、図には示
されていない別の実施例が可能である。図に示されてい
る記憶セルの入力端は相補性の信号により制御される。
相応の仕方で出力信号端子は相補性の信号を有する。動
作抵抗１８または１９の一方のみおよび相応の出力信号
端子２２または２３の一方のみを使用することも可能で
ある。トランジスタ７、８のうちの１つのトランジスタ
のコレクタ端子はその場合に直接に供給電位ＶＣＣに対
する端子と接続されている。
【００１５】さらに、信号Ｄ、Ｃ、Ｒに対する参照信号
として相補性の信号Ｄ´、Ｃ´、Ｒ´の代わりに固定の
参照電位を使用することも可能である。参照電位は好ま
しくは相応の信号Ｄ、ＣまたはＲの信号レベルスパンの
中心に位置する。
【００１６】トランジスタ５、６のうちの１つのトラン
ジスタのみのベースを節点２５または２４と接続するこ
とも考えられる。トランジスタ５、６のうちのそれぞれ
他方のトランジスタのベースはその場合に１つの参照電
位により制御される。この参照電位の値は好ましくは両
トランジスタのうちの一方のトランジスタのベースに与
えられているレベルスパンの中心に位置する。通常のよ
うに回路は、このレベルが信号ＤのＬおよびＨに対する
レベル値に相応するようにディメンジョニングされてい
る。
【図面の簡単な説明】
【図１】本発明の１つの実施例の接続図である。
【符号の説明】 １、２ 第１のトランジスタ対のトランジスタ ３、４ 第２のトランジスタ対のトランジスタ ５、６ 第３のトランジスタ対のトランジスタ ７、８ 第４のトランジスタ対のトランジスタ ９ 電流源 ２２、２３ 出力信号端子 ３０、３１ 第５のトランジスタ対のトランジスタ ３２ 電流源 Ａ 出力信号 Ａ′ 相補性出力信号 Ｃ、 クロック信号 Ｃ′ 相補性のクロック信号 Ｄ データ信号 Ｄ′ 相補性のデータ信号 Ｒ リセット信号 Ｒ′ 相補性のリセット信号 ＶＣＣ 第２の供給電位 ＶＥＥ 第１の供給電位
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/286 G11C 11/411 H03K 5/08

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 リセット機能を有する記憶セルであっ
    て、 (ａ) 第１のトランジスタ（１）と第２のトランジスタ
    （２）とからなる第１のトランジスタ対（１、２）を備
    え、第１のトランジスタ対（１、２）の第１のトランジ
    スタ（１）のエミッタと第２のトランジスタ（２）のエ
    ミッタとは互いに結合されると共に電流源（９）を介し
    て第１の給電電位（ＶＥＥ）に対する端子と接続され、 (ｂ) 第１のトランジスタ（３）と第２のトランジスタ
    （４）とからなる第２のトランジスタ対（３、４）を備
    え、第２のトランジスタ対（３、４）の第１のトランジ
    スタ（３）と第２のトランジスタ（４）との互いに結合
    されたエミッタは第１のトランジスタ対（１、２）の第
    １のトランジスタ（１）のコレクタと接続され、 (ｃ) 第１のトランジスタ（５）と第２のトランジスタ
    （６）とからなる第３のトランジスタ対（５、６）を備
    え、第３のトランジスタ対（５、６）の第１のトランジ
    スタ（５）と第２のトランジスタ（６）との互いに結合
    されたエミッタは第１のトランジスタ対（１、２）の第
    ２のトランジスタ（２）のコレクタと接続され、 (ｄ) 第２のトランジスタ対（３、４）と第３のトラン
    ジスタ対（５、６）のトランジスタ（３、５；４、６）
    のコレクタが対をなすようにそれぞれ接続され、かつそ
    れぞれ抵抗（１６、１７）の第１の端子と接続され、 (ｅ) 第１のトランジスタ（７）と第２のトランジスタ
    （８）とからなる第４のトランジスタ対（７、８）を備
    え、前記抵抗（１６、１７）の第２の端子が第４のトラ
    ンジスタ対のトランジスタ（７、８）のコレクタ−エミ
    ッタ間パスを介して第２の給電電位（ＶＣＣ）に対する
    端子と接続され、 (ｆ) 第４のトランジスタ対（７、８）の両トランジス
    タ（７、８）は第２の給電電位（ＶＣＣ）に関してエミ
    ッタホロワ接続され、 (ｇ) 第４のトランジスタ対（７、８）の両トランジス
    タ（７、８）の少なくとも１つのコレクタは記憶セルの
    出力信号端子（２２、２３）と、又抵抗（１８、１９）
    を介して第２の給電電位（ＶＣＣ）に対する端子とそれ
    ぞれ接続され、 (ｈ) 第３のトランジスタ対（５、６）の第１のトラン
    ジスタ（５）のベースが第３のトランジスタ対（５、
    ６）の第２のトランジスタ（６）のコレクタと共に第１
    の節点（２５）と接続され、第３のトランジスタ対
    （５、６）の第２のトランジスタ（６）のベースが第３
    のトランジスタ対（５、６）の第１のトランジスタ
    （５）のコレクタと共に第２の節点（２４）と接続さ
    れ、 (ｉ) 第４のトランジスタ対（７、８）の両トランジス
    タ（７、８）のコレクターエミッタ間パスが、節点（２
    ４、２５）にかかる寄生容量負荷を補償するための誘導
    性挙動を有し、 (ｊ) 第１のトランジスタ対（１、２）の第１のトラン
    ジスタ（１）のベースにクロック信号（Ｃ）が、第２の
    トランジスタ対（３、４）の第１のトランジスタ（３）
    のベースにデータ信号（Ｄ）がそれぞれ加えられ、 (ｋ) 第1のトランジスタ対（１、２）及び第２のトラン
    ジスタ対（３、４）の各第２のトランジスタ（２、４）
    のベースにそれぞれ参照信号が加えられ、 (ｌ) 第１のトランジスタ（３１）と第２のトランジス
    タ（３０）とからなる第５のトランジスタ対（３１、３
    ０）を備え、 第５のトランジスタ対（３１、３０）の第１のトランジ
    スタ（３１）及び第２のトランジスタ（３０）のエミッ
    タは互いに結合され、電流源（３２）を介して第２の給
    電電位（ＶＥＥ）に対する端子と接続され、 第５のトランジスタ対（３１、３０）の第１のトランジ
    スタ（３１）のコレクタは第４のトランジスタ対（７、
    ８）の１つのトランジスタ（８）のベースと接続され、 第５のトランジスタ対（３１、３０）の第２のトランジ
    スタ（３０）のコレクタは第２の給電電位（ＶＣＣ）に
    対する端子と接続され、 第５のトランジスタ対（３１、３０）の第１のトランジ
    スタ（３１）のベースはリセット信号（Ｒ）に対する端
    子を形成し、第５のトランジスタ対（３１、３０）の第
    ２のトランジスタ（３０）のベースはリセット信号
    （Ｒ）に相補性のリセット信号（Ｒ′）に対する端子を
    形成する ことを特徴とする記憶セル。
  2. 【請求項２】 第１のトランジスタ対（１、２）及び第
    ２のトランジスタ対 （３、４）の各ベースにかかる参照
    信号が固定電位を有することを特徴とする請求項１記載
    の記憶セル。
  3. 【請求項３】 第１のトランジスタ対（１、２）の第２
    のトランジスタ（２）のベースにかかる参照信号が第１
    のトランジスタ対（１、２）の第１のトランジスタ
    （１）のベースにかかるクロック信号（Ｃ）に相補性で
    あることを特徴とする請求項１記載の記憶セル。
  4. 【請求項４】 第２のトランジスタ対（３、４）の第２
    のトランジスタ（４）のベースにかかる参照信号が第２
    のトランジスタ対（３、４）の第１のトランジスタ
    （３）のベースにかかるデータ信号（Ｄ）に相補性であ
    ることを特徴とする請求項１記載の記憶セル。
  5. 【請求項５】 第４のトランジスタ対（７、８）の第１
    のトランジスタ（７）のベースが第１の調整抵抗（２
    ０）を介して、第４のトランジスタ対（７、８）の第２
    のトランジスタ（８）のベースが第２の調整抵抗（２
    １）を介して第２の給電電位（ＶＣＣ）に接続されてい
    ることを特徴とする請求項１記載の記憶セル。
  6. 【請求項６】 第４のトランジスタ対のトランジスタ
    （７、８）のインダクタンスが調整抵抗（２０、２１）
    によって調整可能であることを特徴とする請求項５記載
    の記憶セル。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153593A (ja) * 1995-11-30 1997-06-10 Nec Corp ＢｉＭＯＳ論理回路
US6798263B1 (en) * 2002-11-25 2004-09-28 Applied Micro Circuits Corporation Reset feature for a low voltage differential latch
KR100995315B1 (ko) 2008-10-29 2010-11-19 주식회사 유니테스트 래치 회로 및 이를 구비한 주파수 분주기

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2165729C3 (de) * 1971-12-30 1975-02-13 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung
US4506171A (en) * 1982-12-29 1985-03-19 Westinghouse Electric Corp. Latching type comparator
US4599526A (en) * 1983-05-13 1986-07-08 At&T Bell Laboratories Clocked latching circuit
US4805149A (en) * 1986-08-28 1989-02-14 Advanced Micro Devices, Inc. Digital memory with reset/preset capabilities
JP2621311B2 (ja) * 1988-03-10 1997-06-18 日本電気株式会社 ラッチ回路付きコンパレータ
US5040145A (en) * 1990-04-06 1991-08-13 International Business Machines Corporation Memory cell with active write load
US5206550A (en) * 1991-06-20 1993-04-27 Texas Instruments, Incorporated Amplifier with actively clamped load

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