JP3460650B2 - 電気光学装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置の製
造方法に属し、特に、画像表示領域と駆動回路とが同一
基板に形成された駆動回路一体型の電気光学装置に用い
られる静電破壊防止回路の技術分野に属する。

【０００２】

【従来の技術】一般に、薄膜トランジスタ（以下、ＴＦ
Ｔという。）をスイッチング素子として有するアクティ
ブマトリクス型の液晶装置の場合、ＴＦＴアレイ基板と
対向基板との間に液晶層などの電気光学物質が挟持して
構成される。

【０００３】かかるＴＦＴアレイ基板には、画像表示領
域とこの画像表示領域の表示を制御するための駆動回路
が配置されている。ＴＦＴアレイ基板上には、駆動回路
に電気的に接続する外部回路接続端子部が配置されてお
り、この外部回路接続端子部に、外部からクロック信号
などの制御系信号、表示信号が入力される。そして、Ｔ
ＦＴアレイ基板上には、例えば液晶装置の組立時に生じ
る静電気による駆動回路の静電破壊を防止するために、
外部回路接続端子部と駆動回路とを接続する配線途中に
静電破壊防止回路としてシングルゲート型薄膜トランジ
スタが配置される。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
静電破壊防止回路では耐圧性が不十分であり、例えば１
０００Ｖというような高電圧の静電気の発生により、静
電破壊回路自身が破壊されてしまう場合があった。静電
破壊回路が破壊されてしまうと、静電気により画像表示
領域及び駆動回路に配置されるスイッチング素子が破壊
されることがあり、電気光学装置の表示特性が著しく劣
化してしまうという問題がある。

【０００５】本発明は上述した問題点に鑑みなされたも
のであり、十分な静電破壊防止効果を有する電気光学装
置の構造を提供することを課題とする。

【０００６】

【課題を解決するための手段】本発明の電気光学装置は
上記課題を解決するために、基板上にスイッチング素子
が配置されたスイッチング素子領域を有する電気光学装
置において、前記基板上に、前記スイッチング素子領域
に配置されたスイッチング素子と端子とを電気的に接続
するための接続配線と、２つのチャネル領域と該２つの
チャネル領域を挟んで配置されたソース領域とドレイン
領域とを前記接続配線とグランド配線の間に電気的に接
続した薄膜トランジスタとを具備し、該薄膜トランジス
タの２つのチャネル領域に対応する２つのゲート電極と
前記接続配線または前記グランド配線とが電気的に接続
されることを特徴とする。

【０００７】本発明のこのような構成によれば、静電気
などの発生により端子から高電流が入った場合、デュア
ルゲート型薄膜トランジスタがオンされ、高電流がデュ
アルゲート型薄膜トランジスタを介してグランドに逃が
されるため、スイッチング素子の静電気破壊を防止する
という効果を有する。そして、静電破壊防止回路として
デュアルゲート型薄膜トランジスタを用いることによ
り、シングルゲート型薄膜トランジスタを用いる場合と
比較して、静電破壊防止回路の耐圧性を向上することが
できる。これにより、スイッチング素子の静電破壊の発
生率を低くし、表示特性に優れた電気光学装置を得るこ
とができる。また、静電破壊防止回路としてＬＤＤ構造
の薄膜トランジスタを用いる場合と比較して、応答性が
良いため、静電気が生じても、静電破壊防止回路として
の薄膜トランジスタは速やかにオンされる。

【０００８】また、前記スイッチング素子領域は、マト
リクス状に形成された複数のデータ線と複数の走査線
と、前記データ線と前記走査線との交差に対応して配置
された画素電極と画素トランジスタとからなる画像表示
領域と、前記データ線と前記走査線との少なくとも一方
に信号を供給するための駆動回路からなる駆動回路領域
とからなることを特徴とする。このような構成とするこ
とにより、画像表示領域と駆動回路領域とが同一基板上
に形成された駆動回路一体型の電気光学装置において
も、静電気によるスイッチング素子破壊を防止すること
ができ、表示特性に優れた電気光学装置を得ることがで
きる。

【０００９】また、前記スイッチング素子は、第１半導
体層と、第１ゲート電極とを有し、前記薄膜トランジス
タは、前記第１半導体層と同層からなる第２半導体層
と、前記第１ゲート電極と同層からなる第２ゲート電極
とを有することを特徴とする。このような構成とするこ
とにより、スイッチング素子領域のスイッチング素子と
デュアルゲート型薄膜トランジスタを同一工程で形成す
ることができるので、製造工程を増やすことなくデュア
ルゲート型薄膜トランジスタを製造できる。

【００１０】

【００１１】また、制御系信号または表示信号が入力さ
れる前記端子に接続された前記接続配線に電気的に接続
される前記薄膜トランジスタは、２つのチャネル領域と
該２つのチャネル領域を挟んで配置されたソース領域及
びドレイン領域を有する半導体層と、前記チャネル領域
に対応して配置された２つのゲート電極とを具備し、前
記ソース領域には、前記グランド配線が電気的に接続さ
れ、前記接続配線には、前記ゲート電極及び前記ドレイ
ン領域が電気的に接続されてなることを特徴とする。こ
のような構成のデュアルゲート型薄膜トランジスタは電
気光学装置の通常の動作中では常にオン状態であり、ク
ロック信号などの制御系信号や表示信号など定期的に信
号が入力される場合において静電破壊防止回路として用
いることができる。

【００１２】また、電源系信号が入力される前記端子に
接続された前記接続配線に電気的に接続される前記薄膜
トランジスタは、２つのチャネル領域と該２つのチャネ
ル領域を挟んで配置されたソース領域及びドレイン領域
を有する半導体層と、前記チャネル領域に対応して配置
された２つのゲート電極とを具備し、前記ドレイン領域
には、前記接続配線が電気的に接続され、前記ゲート電
極及び前記ソース領域には、前記グランド配線が電気的
に接続されてなることを特徴とする。このような構成と
することにより、デュアルゲート型薄膜トランジスタ
は、ゲート電極が接地され、電気光学装置の通常の動作
中ではオフ状態であるため、電源系信号のように常に電
位がかかる場合に静電破壊防止回路として用いることが
できる。

【００１３】本発明は、基板上に配置された複数の走査
線及び複数のデータ線と、基板上に配置されたグランド
配線と、前記走査線とデータ線の交差に対応して配置さ
れた画素電極及び画素スイッチング素子とからなる画像
表示領域と、前記走査線に信号を供給するための走査線
駆動回路と前記データ線に信号を供給するためのデータ
線駆動回路の少なくとも一方を含む周辺駆動回路とを有
し、前記周辺駆動回路には端子部からの信号が信号配線
を介して供給されてなり、２つのチャネル領域と該２つ
のチャネル領域を挟んで配置されたソース領域とドレイ
ン領域とを前記信号配線と前記グランド配線の間に電気
的に接続した薄膜トランジスタとを具備し、該薄膜トラ
ンジスタの２つのチャネル領域に対応する２つのゲート
電極と前記信号配線または前記グランド配線とが電気的
に接続されることを特徴とする。

【００１４】本発明のかかる構成によれば、静電気など
の発生により端子部から高電流が入った場合、デュアル
ゲート型薄膜トランジスタがオンされ、高電流がデュア
ルゲート型薄膜トランジスタを介してグランドに逃がさ
れるため、スイッチング素子の静電気破壊を防止すると
いう効果を有する。そして、静電破壊防止回路としてデ
ュアルゲート型薄膜トランジスタを用いることにより、
シングルゲート型薄膜トランジスタを用いる場合と比較
して、静電破壊防止回路の耐圧性を向上することができ
る。これにより、スイッチング素子の静電破壊の発生率
を低くし、表示特性に優れた電気光学装置を得ることが
できる。また、静電破壊防止回路としてＬＤＤ構造の薄
膜トランジスタを用いる場合と比較して、応答性が良い
ため、静電気が生じても、静電破壊防止回路としての薄
膜トランジスタは速やかにオンされる。

【００１５】また、本発明の電気光学装置において、前
記薄膜トランジスタは、直列接続された２個の薄膜トラ
ンジスタで構成されることを特徴とする。

【００１６】

【発明の実施の形態】（第１実施形態）以下、本発明の
第１実施形態を、電気光学装置としての液晶装置に適用
した場合を例にあげ、図面に基づいて説明する。

【００１７】本発明による液晶装置の構成を図１から図
４を参照して説明する。図１は、液晶装置の画像表示領
域を構成するマトリクス状に形成された複数の画素にお
ける各種素子、配線等の等価回路及び静電破壊防止回路
の等価回路を示す図である。図２は、データ線、走査
線、画素電極などが形成されたＴＦＴアレイ基板の画素
画像表示領域における複数の画素群の平面図である。図
３は、静電破壊防止回路を説明するためのＴＦＴアレイ
基板の部分拡大図である。図４は、図３のＡ−Ａ’、Ｂ
−Ｂ’、Ｃ−Ｃ’それぞれの縦断面図である。尚、各図
においては、各層や各部材を図面上で認識可能な程度の
大きさとするため、各層や各部材毎に縮尺を異ならしめ
てある。

【００１８】液晶装置は、ＴＦＴアレイ基板と対向基板
との間に液晶層を挟持した液晶セルと、ＴＦＴアレイ基
板に配置された外部回路接続端子部に各種信号を入力す
るための駆動回路が配置された外付けの外部制御回路基
板が接続されて構成される。対向基板上には、対向電極
が配置され、ＴＦＴアレイ基板には画素電極が配置さ
れ、対向電極と画素電極との電位差により液晶の光学特
性と変化させて液晶装置の表示が行われる。

【００１９】図１に示すように、ＴＦＴアレイ基板１０
は、スイッチング素子が配置されたスイッチング素子領
域と、このスイッチング素子領域を越えて外部回路接続
端子部が配置された端子部領域とから構成される。

【００２０】スイッチング素子領域は、画像表示領域と
この画像表示領域に隣接して配置される周辺駆動回路領
域とからなる。画像表示領域には、平行に配置された容
量線３ｂ及び走査線３と、走査線３と交差して配置され
たデータ線６と、これら走査線３とデータ線６との交差
に対応してマトリクス状に配置された画素電極９ａと、
画素電極９aを制御するためのスイッチング素子として
の薄膜トランジスタ（以下、ＴＦＴと称する）３０とが
配置される。画像信号が供給されるデータ線６にはＴＦ
Ｔ３０のソースが電気的に接続され、走査信号が供給さ
れる走査線３にはＴＦＴ３０のゲートが電気的に接続し
ている。周辺駆動回路領域には、走査線駆動回路１０４
及びデータ線駆動回路１０１が配置されており、走査線
駆動回路１０４は走査線信号を走査線３へ供給し、デー
タ線駆動回路１０１は画像信号をデータ線６へ供給して
いる。

【００２１】一方、端子部領域には、走査線駆動回路１
０４及びデータ線駆動回路１０１にそれぞれ配線１２７
により電気的に接続される外部回路接続端子部１２１〜
１２６、グランド端子１２０が配置されている。各外部
回路接続端子部１２１〜１２６には、外付けされる外部
制御回路基板（図示せず）上に配置される制御系回路１
５０、電源回路１５１、表示信号回路１５２から各種信
号が入力される。各外部回路接続端子部１２１〜１２６
には、デュアルゲート型ＴＦＴ、即ち２つのトランジス
タが直列に接続されたＴＦＴ１４１、１４２が、静電破
壊防止回路として電気的に接続されている。デュアルゲ
ート型ＴＦＴ１４１、１４２の半導体層のドレイン領域
は、グランド端子１２０にグランド配線１２８を介して
電気的に接続され、グランド端子は接地されている。デ
ュアルゲート型ＴＦＴ１４１、１４２は、電気的に接続
する外部回路接続端子部に入力される信号の種類によっ
て、構造を異にしている。具体的な構造については後述
するが、定期的に電位がかかる制御系信号や画像信号が
入力される外部回路接続端子部１２１、１２２、１２
５、１２６にそれぞれ接続するデュアルゲート型ＴＦＴ
１４１と、常に電位がかかる電源系信号が入力される外
部回路接続端子部１２３、１２４にそれぞれ接続するデ
ュアルゲート型ＴＦＴ１４２とでは、ゲート電極の接続
構造を異にしている。

【００２２】周辺駆動回路の走査線駆動回路１０４は、
外部制御回路である電源回路から供給される電源、外部
制御回路である制御系回路から供給される基準クロック
及びその反転クロック等に基づいて、所定タイミングで
走査線３に走査信号をパルス的に線順次で印加する。

【００２３】また、周辺駆動回路のデータ線駆動回路１
０１は、サンプリング回路、プリチャージ回路からな
る。データ線駆動回路１０１では、電源回路から供給さ
れる電源、制御系回路から供給される基準クロックＣＬ
Ｘ及びその反転クロック等に基づいて、走査線駆動回路
１０４が走査信号を印加するタイミングに合わせて、デ
ータ線６毎にサンプリング回路駆動信号を、サンプリン
グ回路に所定のタイミングで供給する。プリチャージ回
路は、各データ線６について画像信号の供給に先行する
タイミングでプリチャージ信号を書き込むように、外部
制御回路からプリチャージ回路駆動信号が供給される。
サンプリング回路は、画像信号回路１５２から供給され
る画像信号が入力されると、これらをサンプリングす
る。即ち、サンプリング回路駆動信号が入力されると、
画像信号をデータ線６に順次印加する。

【００２４】次に、図２を用いてＴＦＴアレイ基板の画
像表示領域中の配線及び画素電極などの構造について説
明する。

【００２５】図２に示すように、液晶装置のＴＦＴアレ
イ基板上には、マトリクス状に複数の透明な画素電極９
ａが設けられており、画素電極９ａの縦横の境界に各々
沿ってデータ線６、走査線３（点線）及び容量線３ｂ
（点線）が設けられている。データ線６は縦方向に延伸
した形状に形成され、データ線６はコンタクトホール５
ａを介してポリシリコン膜からなる半導体層１（斜線
部）のうち後述のソース領域に電気的に接続されてお
り、データ線６はソース領域との接続される領域付近
で、その幅が広くなるように形成されている。データ線
６と同層で形成された導電層６ｂはコンタクトホール５
ｂを介して半導体層１のうち後述のドレイン領域に電気
的に接続しており、更に、導電層６ｂはコンタクトホー
ル８を介して画素電極９ａと電気的接続されている。ま
た、半導体層１のうちチャネル領域に対向するように走
査線３が配置され、走査線３はゲート電極として機能
し、本実施形態においては、半導体層１と走査線３とが
重なり合う箇所は２カ所となっており、ダブルゲート構
造となっている。尚、図面上、走査線３と半導体層１と
が平面的に重なり合う部分、即ちゲート電極に対応する
位置の半導体層は走査線によって隠れ、図示されていな
い。容量線３ｂは、走査線３に沿ってほぼ直線状に伸
び、データ線６と交差する箇所からデータ線６に沿って
突出した突出部を有し、この突出部にほぼ対応して半導
体層の一部が配置されている。容量線３ｂは、画素電極
９ａの一部と平面的に重なり合い、この領域で容量を形
成し、更に、画素電極９ａと容量を形成している。半導
体層１は、データ線６及び走査線３の下に延設されて、
同じくデータ線６及び走査線３に沿って伸びる容量線３
ｂ部分に絶縁膜２を介して対向配置されて、容量を形成
している。

【００２６】また、図示されていないが、周辺駆動回路
には、スイッチング素子としての相補型構造ＴＦＴが配
置されており、この相補型構造ＴＦＴはｐチャネル型Ｔ
ＦＴとｎチャネル型ＴＦＴとから構成され、表示領域中
のＴＦＴと同一工程で形成される。

【００２７】次に図３、図４を用いて、端子部領域の構
造について説明する。図３は図１のグランド端子１２０
及び外部回路接続端子部１２１〜１２６が配置された端
子部領域付近の部分拡大平面図、図４は図３の線Ａ−
Ａ'、Ｂ−Ｂ'、Ｃ−Ｃ'で切断したときの縦断面図であ
る。

【００２８】図３に示すように、各外部回路接続端子部
１２１〜１２６は、走査線駆動回路またはデータ線駆動
回路と配線１２７を介して電気的に接続されている。更
に、各配線１２７は、デュアルゲート型ＴＦＴ１４１、
１４２と電気的に接続し、デュアルゲート型ＴＦＴ１４
１、１４２は、グランド配線１２８を介してグランド端
子１２０と接続され、グランド端子１２０は接地されて
いる。

【００２９】各配線１２７は、分岐部１２７ａを有し、
更に外部回路接続端子部１２１、１２２、１２５、１２
６に接続する配線では分岐部から更に分岐した再分岐部
１２７ｂを有している。各分岐部１２７ａは、対応する
デュアルゲート型ＴＦＴ１４１、１４２の半導体層１３
５、１３６のドレイン領域１３５ｂ、１３６ｂにコンタ
クトホール１３０、１３２を介して電気的に接続され
る。また、各デュアル型ＴＦＴ１４１、１４２の半導体
層１３５、１３６のソース領域１３５ｃ、１３６ｃは、
コンタクトホール１３０、１３２を介してグランド配線
１２８と電気的に接続される。

【００３０】外部回路接続端子部のうち、制御系信号ま
たは表示信号が入力される外部回路接続端子部１２１、
１２２、１２５、１２６に接続するデュアルゲート型薄
膜トランジスタ１４１は、図４（Ａ−Ａ'、Ｂ−Ｂ'の縦
断面図）に示すように、下地膜１２が形成されたガラス
基板６０上に配置され、２つのチャネル領域１３５ａと
これら２つのチャネル領域１３５ａを挟んで配置された
ソース領域１３５ｂ及びドレイン領域１３５ｃを有する
半導体層と、この半導体層上にゲート絶縁膜２を介して
チャネル領域１３５ａに対応して配置された２つのゲー
ト電極１３１とから構成される。更に、図に示すよう
に、ゲート電極１３１を覆って層間絶縁膜４が配置さ
れ、層間絶縁膜４上には半導体層１３５のドレイン領域
１３５ｂと電気的に接続した配線１２７の分岐部１２７
ａと、ソース領域１３５ｃと電気的に接続したグランド
配線１２８とが配置されている。ゲート電極１３１は、
再分岐部１２７ｂとコンタクトホール１３３を介して電
気的に接続されている。そして、ＴＦＴ１４１を覆って
層間絶縁膜７が配置されている。

【００３１】また、外部回路接続端子部のうち、電源系
信号が入力される外部回路接続端子部１２３、１２４に
接続するデュアルゲート型薄膜トランジスタ１４２は、
図４（Ｃ−Ｃ'の縦断面図）に示すように、下地膜１２
が形成されたガラス基板６０上に配置され、２つのチャ
ネル領域１３６ａと該２つのチャネル領域１３６ａを挟
んで配置されたドレイン領域１３６ｂ及びソース領域１
３６ｃを有する半導体層１３６と、この半導体層１３６
上にゲート絶縁膜２がチャネル領域１３６ａに対応して
配置された２つのゲート電極１３４とから構成される。
更に、図に示すように、ゲート電極１３４を覆って層間
絶縁膜４が配置され、層間絶縁膜４上には半導体層１３
６のドレイン領域１３６ｂと電気的に接続した配線の分
岐部１２７ａと、ソース領域１３６ｃと電気的に接続し
たグランド配線の分岐部１２８ａとが配置されている。
ゲート電極１３４は、グランド配線１２８と電気的に接
続されている。そして、ＴＦＴ１４１を覆って層間絶縁
膜７が配置されている。

【００３２】次にＴＦＴアレイ基板の製造方法について
図５〜図１３を用いて説明する。尚、図５〜図１３で
は、周辺回路領域と画像表示領域とを有するスイッチン
グ素子領域の縦断面図と、端子部領域の縦断面図を示
す。尚、画像表示領域における縦断面図は図２の線Ｅ−
Ｅ'で切断した場合の縦断面図であり、端子部領域にお
ける縦断面図は図４に対応している。

【００３３】まず、図５（ａ）に示すように、ガラス基
板６０上に、ＰＥ（Plasma Enhanced）ＣＶＤ法または
ＥＣＲ（electroｎ cyclotroｎ resonance）ＣＶＤ法
により、下地膜１２として、ＳｉＯ₂膜を２００〜５０
０ｎｍ程度の厚みで形成する。この下地膜は、ガラス基
板６０表面の汚れやガラス基板中に含まれる不純物等が
ＴＦＴ３０の特性の劣化を引き起こすことを防止する機
能を有する。

【００３４】次に、図５（ｂ）に示すように、ＰＥＣＶ
Ｄ法またはＬＰ（low ｐressure）ＣＶＤ法により、下
地膜上にａ−Ｓｉ膜４０１ａを３０〜１００ｎｍ程度の
厚みで積層する。

【００３５】次に、図５（ｃ）に示すように、ａ−Ｓｉ
膜にＫｒＦまたはＸｅＣｌなどのエキシマレーザ光を３
００〜６００ｍＪ／ｃｍ²照射することにより、ａ−Ｓ
ｉ膜を結晶化させ、ｐ−Ｓｉ膜４０１ｂを得る。エキシ
マレーザ光の照射強度、照射時間などはａ−Ｓｉ膜の膜
厚、膜質などにより適宜調整する。本実施形態において
は、レーザアニールにより低温で、ポリシリコン層を得
ることができるため、基板としてシリコン基板よりも安
価なガラス基板を採用することができる。

【００３６】次に、図５（ｄ）に示すように、画像表示
領域及び周辺駆動回路領域のそれぞれのＴＦＴの半導体
層に相当する形状、そして端子部領域に配置されるデュ
アルゲート型ＴＦＴの半導体層に相当する形状にフォト
レジスト膜４０２を形成する。

【００３７】次に、図６（ａ）に示すように、フォトレ
ジスト膜４０２をマスクとして、ｐ−Ｓｉ膜４０１ｂを
塩素系ガスを用いてＲＩＥ(reactive ioｎ etchiｎg)
により、エッチングし、ｐ−Ｓｉ層１及びデュアルゲー
ト型ＴＦＴの半導体層１３５、１３６を形成する。尚、
ＲＩＥのようなドライエッチング以外に、弗硝酸を用い
てエッチングするなど薬液を用いるウエットエッチング
を使用することもできる。

【００３８】次に図６（ｂ）に示すように、フォトレジ
スト膜４０２を剥離後、図６（ｃ）に示すように、ＰＥ
ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケー
ト）と酸素ガスとの混合ガスを原料ガスとして、５０〜
１２０ｎｍの膜厚のゲート絶縁膜２を形成する。ここ
で、原料ガスとしては、ＳｉＨ₄と酸素ガスとを用いて
も良い。

【００３９】次に図６（ｄ）に示すように、画像表示領
域の半導体層１のうち、容量として機能する領域に対応
する部分が除去された形状のフォトレジスト膜４０３を
形成する。そして、このフォトレジスト膜４０３をマス
クにし、イオン注入法により、不純物としてリンイオン
を５×１０¹⁴〜１０¹⁶個／ｃｍ²のドーズ量にて、半導
体層１に注入し、容量電極１ｆを形成する。注入後、フ
ォトレジスト膜４０３を剥離する。

【００４０】次に、図７（ａ）に示すように、ゲート絶
縁膜２上に、ＰＶＤ（physical vapor deposition）
法により、２００〜６００ｎｍの膜厚、ここでは４００
ｎｍのアルミニウム膜とチタンナイトライド膜との二層
膜４０５を形成する。

【００４１】次に、図７（ｂ）に示すように、スイッチ
ング素子領域中の走査線、ゲート電極、容量線に相当す
る形状を有し、端子部領域中の制御系信号、電気系信号
及び画像信号が入力される外部回路接続端子部に接続さ
れるデュアルゲート型ＴＦＴのゲート電極に相当する形
状を有するフォトレジスト膜４０４を形成する。これを
マスクとして、図７（ｃ）に示すように、弗素系または
塩素系ガスを用いて、ＲＩＥ法によりアルミニウム膜と
チタンナイトライド膜との二層膜４０５をエッチングす
る。エッチング後、フォトレジスト膜４０４を剥離し
て、図８（ａ）に示すように、アルミニウムからなる下
層とチタンナイトライドからなる上層とからなる多層構
造を有するスイッチング素子領域中の走査線、ゲート電
極３ａ、１０３、容量線３ｂ、端子部領域中の制御系信
号、電気系信号及び画像信号が入力される外部回路接続
端子部に接続されるデュアルゲート型ＴＦＴのゲート電
極１３１及び１３４を得る。

【００４２】次に、図８（ｂ）に示すように、周辺回路
領域のＰチャネル型のＴＦＴ１４０ｂとなる半導体層１
に対応した位置のレジストが除去された形状のフォトレ
ジスト膜４０５を形成する。この後、フォトレジスト膜
４０５とＰチャネル型のＴＦＴに対応するゲート電極１
０３をマスクとして、半導体膜１に５×１０¹⁴〜１０ ¹⁶
個／ｃｍ²のボロンイオンをイオン注入法により注入
し、ゲート電極１０３に対して自己整合したチャネル領
域１ａ、ソース領域１ｇ、ドレイン領域１ｈを有する半
導体層１を得る。

【００４３】次に、図８（ｃ）に示すようにフォトレジ
スト膜４０５を剥離後、図８（ｄ）に示すように周辺回
路領域のＰチャネル型ＴＦＴ１４０ｂとなる半導体層１
に対応した形状を有するフォトレジスト膜４０６を形成
する。このフォトレジスト膜４０６と、ゲート電極３
ａ、Ｎチャネル型ＴＦＴに対応するゲート電極１０３、
容量線３ｂ、制御系信号、電気系信号及び画像信号が入
力される外部回路接続端子部に接続されるデュアルゲー
ト型ＴＦＴに対応するゲート電極１３１及び１３４をマ
スクとして、半導体層１、１３５、１３６に５×１０¹²
〜２×１０¹⁴個／ｃｍ２のリンイオンをイオン注入法に
より注入する。これにより、周辺回路領域では、ゲート
電極１０３に対して自己整合したチャネル領域１ａ、後
に形成される高濃度ソース領域、高濃度ドレイン領域よ
りも不純物濃度の低い低濃度ソース領域１ｂ、低濃度ド
レイン領域１ｃを有するＮチャネル型ＴＦＴに対応する
半導体層１を得る。また、画像表示領域においては、２
カ所のチャネル領域１ａ（片方のみ図示）、この２カ所
のチャネル領域を挟むように形成され、後に形成する高
濃度ソース領域、高濃度ドレイン領域よりも不純物濃度
の低い低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ
を有する半導体１を得る。また、制御系信号及び画像信
号が入力される外部回路接続端子部に接続されるデュア
ルゲート型ＴＦＴに対応する半導体層１３５は、２つの
チャネル領域１３５ａと、２つのチャネル領域を挟んで
配置されるソース領域１３５ｂ、１３５ｃとを有してお
り、自己整合した構造となっている。電源系信号が入力
される外部回路接続端子部に接続されるデュアルゲート
型ＴＦＴに対応する半導体層１３６は、２つのチャネル
領域１３６ａと、２つのチャネル領域を挟んで配置され
るソース領域１３６ｂ、１３６ｃとを有しており、自己
整合した構造となっている。

【００４４】次に図９（ａ）に示すように、Ｐチャネル
型ＴＦＴ１４０ｂの半導体層を覆うパターン形状を有
し、Ｎチャネル型ＴＦＴ１４０ａのゲート電極１０３及
び画像表示領域中のＴＦＴのゲート電極３ａの周辺部を
覆う形状を有するデュアルゲート型ＴＦＴの半導体層の
チャネル領域となる部分に対応した形状を有するフォト
レジスト膜４０７を形成する。これをマスクとして、半
導体層１、１３５、１３６に５×１０¹⁴〜１０¹⁶個／ｃ
ｍ²のリンイオンをイオン注入法により注入する。この
後、フォトレジスト膜４０７を剥離液により剥離する。
これにより、図９（ｂ）に示すように、低濃度ソース領
域１ｂ、低濃度ドレイン領域１ｃよりも高い不純物濃度
を有するの高濃度ソース領域１ｄ、高濃度ドレイン領域
１ｅを有するＬＤＤ構造の半導体層を得ることができ
る。従って、画素画像表示領域中のＴＦＴと周辺駆動回
路領域のＮチャネル型ＴＦＴはＬＤＤ構造を有する半導
体層を有することになる。

【００４５】次に、図９（ｃ）に示すように、ゲート電
極１０３、３ａ、１３１、１３４、容量線３ｂを覆うよ
うに、ＰＥＣＶＤ法により、原料ガスとしてＴＥＯＳと
オゾンガスを用いて、１５００ｎｍの厚みのＳｉＯ₂か
らなる層間絶縁膜４を基板全面に形成する。この後、不
純物イオンを活性化させるため、４００℃の温度条件で
活性化加熱処理（活性化アニール処理）を行う。

【００４６】次に、図９（ｄ）に示すように、周辺回路
領域の各ＴＦＴのソース・ドレイン領域と後に形成され
るデータ線、導電層とを接続するためのコンタクトホー
ル及び、画像表示領域のＴＦＴのソース領域と後に形成
されるデータ線とを接続するためのコンタクトホール、
画像表示領域のＴＦＴのドレイン領域と後に形成される
導電層とを接続するためのコンタクトホール、デュアル
ゲート型ＴＦＴのソース領域１３５ｂと後に形成される
分岐部１２７ａとを接続するためのコンタクトホール、
ドレイン領域１３５ｃと後に形成されるグランド配線１
２８とを接続するためのコンタクトホール、ゲート電極
１３１と後に形成される再分岐部１２７ｂとを接続する
ためのコンタクトホール、ソース領域１３６ｂと後に形
成される分岐部１２７ａとを接続するためのコンタクト
ホール、ドレイン領域１３６ｃと後に形成されるグラン
ド配線の分岐部１２８ａとを接続するためのコンタクト
ホールに相当する形状にパターニングされたフォトレジ
スト膜４０９を形成する。

【００４７】図１０（ａ）に示すように、フォトレジス
ト膜４０９をマスクとして層間絶縁膜４をエッチングし
て、コンタクトホール５、５ａ、５ｂ、１３０、１３
２、１３３を形成する。その後、フォトレジスト膜４０
９を剥離して、図１０（ｂ）の構造を得る。

【００４８】次に、図１０（ｃ）に示すように、層間絶
縁膜４上に、ＰＶＤ法により３００〜１０００ｎｍの膜
厚のアルミニウム・チタニウム多層膜４１０を形成す
る。更に、図１０（ｄ）に示すように、アルミニウム・
チタニウム多層膜４１０上に、スイッチング素子領域の
データ線、導電層、端子部領域の配線、グランド配線、
外部回路接続端子部に相当する箇所が除去された形状の
フォトレジスト膜４１１を形成する。

【００４９】次に、図１１（ａ）に示すように、フォト
レジスト膜４１１をマスクとしてアルミニウム・チタニ
ウム膜４１０を塩素系ガスを用いてＲＩＥ法によりエッ
チング後、フォトレジスト膜４１１を剥離する。

【００５０】これにより、図１１（ｂ）に示すように、
周辺回路領域では、Ｎチャネル型ＴＦＴ及びＰチャネル
型ＴＦＴの半導体層のソース領域１ｄ、１ｇ、ドレイン
領域１ｅ、１ｈにそれぞれ電気的に接続したデータ線１
０６ａ、１０７ａ、導電層１０６ｂ、１０７ｂを得る。
画像表示領域においては、半導体層のソース領域１ｄ、
ドレイン領域１ｅにそれぞれ電気的に接続されたデータ
線６、導電層６ｂを得る。端子部領域においては、デュ
アルゲート型ＴＦＴの半導体層のドレイン領域１３５ｃ
に電気的に接続されたグランド配線１２８、ソース領域
１３５ｂに電気的に接続された配線１２７の分岐部１２
７ａ、ゲート電極１３１と電気的に接続された配線１２
７の再分岐部１２７ｂ、ドレイン領域１３６ｃに電気的
に接続されたグランド配線１２８の分岐部１２８ａ、ソ
ース領域１３６ｂに電気的に接続された配線１２７の分
岐部１２７ａ、外部回路接続端子部外部回路接続端子部
（図示せず）を得る。

【００５１】次に図１１（ｃ）に示すように、導電層６
ｂ、データ線６、配線１２７、グランド配線１２８、を
覆って層間絶縁膜７をＴＥＯＳと酸素ガスとの混合ガス
を原料ガスとしてＰＥＣＶＤ法により形成する。ここ
で、層間絶縁膜７の成膜方法としては、常圧ＣＶＤ法を
用いてもよく、また、原料ガスとして、ＴＥＯＳとオゾ
ンガスの混合ガス、またはＳｉＨ₄と酸素ガスの混合ガ
スを用いてもよい。また、無機膜だけでなく、アクリル
系などの有機膜を用いることもでき、この場合、無機膜
と比較して膜厚の厚い膜を得やすいため、平坦化膜とし
ても用いることができる。

【００５２】次に図１２（ａ）に示すように、層間絶縁
膜７上に、導電層６ｂと後に形成する画素電極とを接続
するコンタクトホールに対応した箇所のレジストが除去
されたフォトレジスト膜４１３を形成する。その後、図
１２（ｂ）に示すように、フォトレジスト膜４１３をマ
スクとして層間絶縁膜７をＲＩＥ法またはウエットエッ
チング法などによりエッチングし、フォトレジスト膜４
１３を剥離して、図１２（ｃ）に示すように、コンタク
トホール８を有する層間絶縁膜７を得る。

【００５３】次に、図１３（ａ）に示すように、層間絶
縁膜７上に、スパッタ法により５０〜２００ｎｍ程度の
厚みのＩＴＯ膜４１４を成膜する。その後、図１３
（ｂ）に示すように、ＩＴＯ膜４１４上に画素電極形状
に対応したフォトレジスト膜４１５を形成し、これをマ
スクとしてＩＴＯ膜４１４を、王水系またはＨＢｒにて
ウエットエッチングするか、またはＣＨ₄またはＨＩ等
のガスを用いてＲＩＥ法によるドライエッチングをする
ことにより、図１３（ｃ）に示すように、画素電極９ａ
を得る。

【００５４】上述のように製造されたＴＦＴアレイ基板
と、別に形成した対向基板とを対向配置し、両基板間に
液晶を注入して液晶セルを形成する。その後、液晶セル
の外部回路接続端子部と外部制御回路とを接続し、液晶
装置を得る。本発明においては、このような液晶セル形
成工程及び外部制御回路の実装工程において、静電気が
生じても、デュアルゲート型ＴＦＴがオンされ、電流は
半導体層のドレインを通って逃がされるため、スイッチ
ング素子領域に配置されるスイッチング素子の静電破壊
を防止することができる。更に、静電破壊防止回路とし
て、デュアルゲート構造を採用することにより、耐電圧
性をシングルゲート型ＴＦＴと比較して高めることがで
き、静電破壊防止回路自身の破壊を防止することができ
る。

【００５５】以上のように得られる液晶装置は、スイッ
チング素子の静電破壊がないため、優れた表示特性を有
する。

【００５６】（第２実施形態）本発明の第２実施形態に
ついて、図１４及び図１５を用いて説明する。本実施形
態については、第１実施形態と同様な構成を有し、異な
る点のみ詳述する。

【００５７】第１実施形態では、デュアルゲート型ＴＦ
Ｔの半導体層のドレイン領域はグランド配線を介して１
つのグランド端子部に一括して接続され、このグランド
端子部は接地されている。これに対し、第２実施形態で
は、端子部領域に半導体パターン１３７が配置され、各
デュアルゲート型ＴＦＴ１４１、１４２の半導体層のド
レイン領域はグランド配線１３９を介して半導体パター
ン１３７に電気的に接続され、半導体パターン１３７は
接地されている点で、構造が異なる。尚、図１５は図１
４の線Ｄ−Ｄ'で切断した場合の縦断面図であり、半導
体パターン１３７とグランド配線１３９との接続構造を
示すものである。以下に、詳細な構造について説明する
が、第１実施形態と同じ構造、製造方法については説明
を省略する。

【００５８】図１４に示すように、本実施形態において
は、実装端子１２１〜１２６及びデュアルゲート構造Ｔ
ＦＴ１４１、１４２を囲むように半導体パターン１３７
が配置される。この半導体パターン１３７は各デュアル
ゲート構造ＴＦＴ１４１、１４２の半導体層と同層で形
成され、半導体パターン１３７には、上述の第１実施形
態の図８（ｄ）及び図９（ａ）に示す工程で行われるイ
オン注入工程と同時にイオン注入が施されている。各デ
ュアルゲート型ＴＦＴ１４１、１４２の半導体層のドレ
イン領域はグランド配線１３９を介して半導体パターン
１３７に電気的に接続される。半導体パターン１３７と
グランド配線１３９との接続構造は、図１５に示すよう
に、下地膜１２を有するガラス基板６０上に半導体パタ
ーン１３７が配置され、この半導体パターン１３７上に
ゲート絶縁膜２及び層間絶縁膜４が配置され、ゲート絶
縁膜２及び層間絶縁膜４に形成されたコンタクトホール
１３８により半導体パターン１３７とグランド配線１３
９とが電気的に接続された構造となっている。グランド
配線１３９は、画像表示領域中のデータ線と同層で形成
されている。

【００５９】本実施形態では、半導体パターンの形成領
域を大きく取ることができるため、接地面積が広くな
り、高電流が発生しても、効率良く電流を半導体パター
ンに流すことができ、より静電破壊効果の高い静電破壊
防止回路を得ることができる。

【００６０】尚、本発明のデュアルゲート型ＴＦＴは、
上述の実施形態に記載される構造に限定されない。上述
のデュアルゲート型ＴＦＴは、外部回路接続端子部と周
辺回路との間に位置していたが、例えば図１６に示すよ
うに、制御系回路及び画像信号回路からの信号が入力さ
れるデュアルゲート型ＴＦＴが、外部回路接続端子部１
２１に直接接続した構造でも良い。図１６において、デ
ュアルゲート型ＴＦＴは、半導体層１４２と、これを覆
って形成されたゲート絶縁膜（図示せず）と、ゲート絶
縁膜上に配置された２つのゲート電極１４１とから構成
される。半導体層１４２のソース領域には、実装端子１
２１から分岐された分岐部１４０が電気的に接続され、
更にこの分岐部１４０はゲート電極１４１と電気的に接
続される。また、半導体層１４２のドレイン領域にはグ
ランド配線１４３が電気的に接続される。このような構
造においても上述の実施形態と同様の静電破壊防止の効
果を得ることができる。

【００６１】本実施形態は、電気光学装置として液晶装
置を用いて説明したが、これに限らず、エレクトロルミ
ネッセンス、あるいはプラズマディスプレイ等の各種電
気光学装置にも適用可能である。

【図面の簡単な説明】

【図１】第１実施形態の液晶装置における画像表示領域
を構成するマトリクス状の複数の画素に設けられたＴＦ
Ｔ素子、配線等の等価回路並びに静電破壊防止回路の等
価回路図である。

【図２】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の画像表示領域中のＴＦＴ素子、配線等の拡大平面
図である

【図３】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の静電破壊防止回路の部分拡大平面図である。

【図４】図３の線Ａ−Ａ'、Ｂ−Ｂ’、Ｃ−Ｃ’でそれ
ぞれ切断したときの縦断面図である。

【図５】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の製造プロセスを順を追って示す工程図（その１）
である。

【図６】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の製造プロセスを順を追って示す工程図（その２）
である。

【図７】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の製造プロセスを順を追って示す工程図（その３）
である。

【図８】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の製造プロセスを順を追って示す工程図（その４）
である。

【図９】第１実施形態の液晶装置におけるＴＦＴアレイ
基板の製造プロセスを順を追って示す工程図（その５）
である。

【図１０】第１実施形態の液晶装置におけるＴＦＴアレ
イ基板の製造プロセスを順を追って示す工程図（その
６）である。

【図１１】第１実施形態の液晶装置におけるＴＦＴアレ
イ基板の製造プロセスを順を追って示す工程図（その
７）である。

【図１２】第１実施形態の液晶装置におけるＴＦＴアレ
イ基板の製造プロセスを順を追って示す工程図（その
８）である。

【図１３】第１実施形態の液晶装置におけるＴＦＴアレ
イ基板の製造プロセスを順を追って示す工程図（その
９）である。

【図１４】第２実施形態の液晶装置におけるＴＦＴアレ
イ基板の静電破壊防止回路の部分拡大平面図である。

【図１５】図１４の線Ｄ−Ｄ'で切断した場合の縦断面
図である。

【図１６】他の静電破壊防止回路の構造を示す部分拡大
平面図である。

【符号の説明】

１、１３５、１３６、１４２…半導体層 ２…ゲート絶縁膜 ３ａ、１０３、１３１、１３４…ゲート電極 ３０、１４０ａ、１４０ｂ…ＴＦＴ ６０…基板 １２０…グランド端子 １２１、１２２、１２３、１２４、１２５、１２６…外
部回路接続端子部 １２７…配線 １２８…グランド配線 １３５ａ、１３６ａ…チャネル領域 １３５ｂ、１３６ｂ…ソース領域 １３５ｃ、１３６ｂ…ドレイン領域 １３７…半導体パターン １４１…制御系信号用または表示信号用の静電破壊防止
回路としてのデュアルゲート型ＴＦＴ １４２…電源系信号用の静電破壊防止回路としてのデュ
アルゲート型ＴＦＴ １５０…制御系回路 １５１…電源回路 １５２…表示信号回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２３Ａ (56)参考文献 特開 平９−74204（ＪＰ，Ａ) 特開 平10−93143（ＪＰ，Ａ) 特開 平３−177061（ＪＰ，Ａ) 特開 平９−15647（ＪＰ，Ａ) 特開 平９−80471（ＪＰ，Ａ) 特開 平11−174970（ＪＰ，Ａ) 特開 昭59−126663（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 550 G02F 1/1368 G09F 9/30 338 H01L 29/786

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 基板上にスイッチング素子が配置された
   スイッチング素子領域を有する電気光学装置において、 前記基板上に、前記スイッチング素子領域に配置された
   スイッチング素子と端子とを電気的に接続するための接
   続配線と、 ２つのチャネル領域と該２つのチャネル領域を挟んで配
   置されたソース領域とドレイン領域とを前記接続配線と
   グランド配線の間に電気的に接続した薄膜トランジスタ
   とを具備し、 該薄膜トランジスタの２つのチャネル領域に対応する２
   つのゲート電極と前記接続配線または前記グランド配線
   とが電気的に接続されることを特徴とする電気光学装
   置。
2. 【請求項２】 前記スイッチング素子領域は、マトリク
   ス状に形成された複数のデータ線と複数の走査線と、前
   記データ線と前記走査線との交差に対応して配置された
   画素電極と画素トランジスタとからなる画像表示領域
   と、前記データ線と前記走査線との少なくとも一方に信
   号を供給するための駆動回路からなる駆動回路領域とか
   らなることを特徴とする請求項１に記載の電気光学装
   置。
3. 【請求項３】 前記スイッチング素子は、第１半導体層
   と、第１ゲート電極とを有し、 前記薄膜トランジスタは、前記第１半導体層と同層から
   なる第２半導体層と、前記第１ゲート電極と同層からな
   る第２ゲート電極とを有することを特徴とする請求項１
   または請求項２に記載の電気光学装置。
4. 【請求項４】 制御系信号または表示信号が入力される
   前記端子に接続された前記接続配線に電気的に接続され
   る前記薄膜トランジスタは、 ２つのチャネル領域と該２つのチャネル領域を挟んで配
   置されたソース領域及びドレイン領域を有する半導体層
   と、 前記チャネル領域に対応して配置された２つのゲート電
   極とを具備し、 前記ソース領域には、前記グランド配線が電気的に接続
   され、 前記接続配線には、前記ゲート電極及び前記ドレイン領
   域が電気的に接続されてなることを特徴とする請求項１
   または請求項２に記載の電気光学装置。
5. 【請求項５】 電源系信号が入力される前記端子に接続
   された前記接続配線に電気的に接続される前記薄膜トラ
   ンジスタは、 ２つのチャネル領域と該２つのチャネル領域を挟んで配
   置されたソース領域及びドレイン領域を有する半導体層
   と、 前記チャネル領域に対応して配置された２つのゲート電
   極とを具備し、 前記ドレイン領域には、前記接続配線が電気的に接続さ
   れ、 前記ゲート電極及び前記ソース領域には、前記グランド
   配線が電気的に接続されてなることを特徴とする請求項
   １または請求項２に記載の電気光学装置。
6. 【請求項６】 基板上に配置された複数の走査線及び複
   数のデータ線と、 基板上に配置されたグランド配線と、 前記走査線とデータ線の交差に対応して配置された画素
   電極及び画素スイッチング素子とからなる画像表示領域
   と、 前記走査線に信号を供給するための走査線駆動回路と前
   記データ線に信号を供給するためのデータ線駆動回路の
   少なくとも一方を含む周辺駆動回路とを有し、 前記周辺駆動回路には端子部からの信号が信号配線を介
   して供給されてなり、 ２つのチャネル領域と該２つのチャネル領域を挟んで配
   置されたソース領域とドレイン領域とを前記信号配線と
   前記グランド配線の間に電気的に接続した薄膜トランジ
   スタとを具備し、 該薄膜トランジスタの２つのチャネル領域に対応する２
   つのゲート電極と前記信号配線または前記グランド配線
   とが電気的に接続されることを特徴とする電気光学装
   置。
7. 【請求項７】 前記薄膜トランジスタは、直列接続され
   た２個の薄膜トランジスタで構成されることを特徴とす
   る請求項１から請求項６のいずれか一項に記載の電気光
   学装置。