JP2999268B2 - パルス可変遅延回路 - Google Patents
パルス可変遅延回路Info
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- JP2999268B2 JP2999268B2 JP2402033A JP40203390A JP2999268B2 JP 2999268 B2 JP2999268 B2 JP 2999268B2 JP 2402033 A JP2402033 A JP 2402033A JP 40203390 A JP40203390 A JP 40203390A JP 2999268 B2 JP2999268 B2 JP 2999268B2
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Description
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明は、遅延回路に関し、特
に、可変パルス遅延を目的として使用されるパルス可変
遅延回路に関する。
に、可変パルス遅延を目的として使用されるパルス可変
遅延回路に関する。
【0003】
【従来の技術】第3図は従来のパルス可変遅延回路であ
る。同図において、パルス可変遅延回路は、トランジス
タQ1及びQ2、定電流源I1、及び抵抗R1及びR2
からなる差動増幅器と、トランジスタQ3及び定電流源
I2からなるエミッタホロワと、負荷容量CLと、作動
コンパレータCMP1と、D/Aコンバータ(電圧出
力)DAC1とから構成されている。本回路は、D/A
コンバータDAC1に入力されるデータDATAを制御
することにより、入力パルスPULSEの立ち上がりの
遅延量を可変させるものである。
る。同図において、パルス可変遅延回路は、トランジス
タQ1及びQ2、定電流源I1、及び抵抗R1及びR2
からなる差動増幅器と、トランジスタQ3及び定電流源
I2からなるエミッタホロワと、負荷容量CLと、作動
コンパレータCMP1と、D/Aコンバータ(電圧出
力)DAC1とから構成されている。本回路は、D/A
コンバータDAC1に入力されるデータDATAを制御
することにより、入力パルスPULSEの立ち上がりの
遅延量を可変させるものである。
【0004】次に、本回路の詳細動作原理を第4図に示
す電圧波形に基づいて説明する。ここでは、同図(1)
に示す様な入力パルスPULSE(正のパルス)が入力
された場合を考える。この時、トランジスタQ3のエミ
ッタの電位(図中A点)は、同図(2)に示す様に、入
力パルスPULSEの立ち4がりエッジt=t0の時点
から電位{VCC−VBE(Q3)}より電位{VCC−I1
・R1−VBE(Q3)}へdV/dt=I2/CLの傾
きで降下する。また、入力パルスPULSEがt=t2
の時点で立ち下がると、A点の電位は電位{VCC−I1
・R1−VBE(Q3)}より電位{VCC−VBE(Q
3)}へ速やかに立ち上がる。またこの時、D/Aコン
バータDAC1の出力電圧V0をスレッショルド電圧と
するコンパレータCMP1の出力(Q−Q▲バー▼)電
圧は、同図(3)に示す様に、t=t1(下降時のA点
の電位=電圧V0の時間)で立ち上がり、t=t3(立
ち上がり時のA点の電位=電圧V0の時間)で立ち下が
る正のパルスとなる。即ち、コンパレータCMP1の出
力(Q−Q▲バー▼)パルスの立ち上がりは、時間Δt
=t1−t0だけ遅延することになり、従って、D/A
コンバータDAC1の出力電圧V0を変化させることに
より、つまり、D/AコンバータDAC1に入力するデ
ータDATAを変化させることにより、遅延時間Δtを
可変とすることができる。ところが、コンパレータCM
P1の出力(Q−Q▲バー▼)のパルス幅は、 Wt0−Wt1=t2−t0−(t3−t1)=t1−
t0−(t3−t2)▲約▼Δt だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
す電圧波形に基づいて説明する。ここでは、同図(1)
に示す様な入力パルスPULSE(正のパルス)が入力
された場合を考える。この時、トランジスタQ3のエミ
ッタの電位(図中A点)は、同図(2)に示す様に、入
力パルスPULSEの立ち4がりエッジt=t0の時点
から電位{VCC−VBE(Q3)}より電位{VCC−I1
・R1−VBE(Q3)}へdV/dt=I2/CLの傾
きで降下する。また、入力パルスPULSEがt=t2
の時点で立ち下がると、A点の電位は電位{VCC−I1
・R1−VBE(Q3)}より電位{VCC−VBE(Q
3)}へ速やかに立ち上がる。またこの時、D/Aコン
バータDAC1の出力電圧V0をスレッショルド電圧と
するコンパレータCMP1の出力(Q−Q▲バー▼)電
圧は、同図(3)に示す様に、t=t1(下降時のA点
の電位=電圧V0の時間)で立ち上がり、t=t3(立
ち上がり時のA点の電位=電圧V0の時間)で立ち下が
る正のパルスとなる。即ち、コンパレータCMP1の出
力(Q−Q▲バー▼)パルスの立ち上がりは、時間Δt
=t1−t0だけ遅延することになり、従って、D/A
コンバータDAC1の出力電圧V0を変化させることに
より、つまり、D/AコンバータDAC1に入力するデ
ータDATAを変化させることにより、遅延時間Δtを
可変とすることができる。ところが、コンパレータCM
P1の出力(Q−Q▲バー▼)のパルス幅は、 Wt0−Wt1=t2−t0−(t3−t1)=t1−
t0−(t3−t2)▲約▼Δt だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
【0005】
【発明が解決しようとする課題】以上の様に、従来のパ
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
【0006】本発明は、上記問題点を解決するもので、
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
【0007】[発明の構成]
【0008】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、第1図に示す如く、定電流源I1
とトランジスタQ1及びQ2により構成される差動増幅
器と、前記差動増幅器の1出力を入力として定電流源I
2とトランジスタQ3により構成されるエミッタフォロ
ワと、前記エミッタフォロワのトランジスタQ3のエミ
ッタに接続される容量負荷CLと、前記エミッタフォロ
ワのトランジスタQ3のエミッタに接続されるコンパレ
ータCMP1と、前記コンパレータCMP1に接続され
該コンパレータCMP1の基準電位を供給して制御する
D/AコンバータDAC1とを備える第1のパルス可変
遅延回路と、前記第1のパルス可変遅延回路と同一の構
成で前記第1のパルス可変遅延回路と縦続接続される第
2のパルス可変遅延回路とを有し、前記第2のパルス可
変遅延回路の差動入力の極性が前記第1のパルス可変遅
延回路の差動入力の極性と逆であることである。
に、本発明の特徴は、第1図に示す如く、定電流源I1
とトランジスタQ1及びQ2により構成される差動増幅
器と、前記差動増幅器の1出力を入力として定電流源I
2とトランジスタQ3により構成されるエミッタフォロ
ワと、前記エミッタフォロワのトランジスタQ3のエミ
ッタに接続される容量負荷CLと、前記エミッタフォロ
ワのトランジスタQ3のエミッタに接続されるコンパレ
ータCMP1と、前記コンパレータCMP1に接続され
該コンパレータCMP1の基準電位を供給して制御する
D/AコンバータDAC1とを備える第1のパルス可変
遅延回路と、前記第1のパルス可変遅延回路と同一の構
成で前記第1のパルス可変遅延回路と縦続接続される第
2のパルス可変遅延回路とを有し、前記第2のパルス可
変遅延回路の差動入力の極性が前記第1のパルス可変遅
延回路の差動入力の極性と逆であることである。
【0009】
【0010】
【作用】本発明のパルス可変遅延回路は、入力パルスP
ULSE(正のパルス)が入力されると、トランジスタ
Q3のエミッタの電位は、入力パルスPULSEの立ち
上がりエッジの時点から電位{VCC−VBE(Q3)}よ
り電位{VCC−I1・R1−VBE(Q3)}へdV/d
t=I2/CLの傾きで降下する。また、入力パルスP
ULSEが立ち下がると、トランジスタQ3と定電流源
I2で構成されるエミッタフォロワの立ち上がりは急峻
なので、トランジスタQ3のエミッタの電位は電位{V
CC−I1・R1−VBE(Q3)}より電位{VCC−VBE
(Q3)}へ速やかに立ち上がる。従って、D/Aコン
バータDAC1の出力電圧をスレッショルド電圧とする
コンパレータCMP1の出力(Q1−Q1▲バー▼)電
圧は、入力パルスPULSEを遅延させた正のパルスと
なる。
ULSE(正のパルス)が入力されると、トランジスタ
Q3のエミッタの電位は、入力パルスPULSEの立ち
上がりエッジの時点から電位{VCC−VBE(Q3)}よ
り電位{VCC−I1・R1−VBE(Q3)}へdV/d
t=I2/CLの傾きで降下する。また、入力パルスP
ULSEが立ち下がると、トランジスタQ3と定電流源
I2で構成されるエミッタフォロワの立ち上がりは急峻
なので、トランジスタQ3のエミッタの電位は電位{V
CC−I1・R1−VBE(Q3)}より電位{VCC−VBE
(Q3)}へ速やかに立ち上がる。従って、D/Aコン
バータDAC1の出力電圧をスレッショルド電圧とする
コンパレータCMP1の出力(Q1−Q1▲バー▼)電
圧は、入力パルスPULSEを遅延させた正のパルスと
なる。
【0011】このコンパレータCMP1の出力電圧を第
2のパルス遅延回路に入力すると、トランジスタQ6の
エミッタの電位は、入力パルス(第1のパルス遅延回路
の出力パルス)の立ち上がり時間より電位{VCC−I1
・R3−VBE(Q6)}から電位{VCC−VBE(Q
6)}まで急峻に立ち上がる。また、トランジスタQ6
の電位は、第2のパルス遅延回路の入力パルスの立ち下
がり時点より、dV/dt=I2/CLの傾きで降下す
る。従って、D/AコンバータDAC1の出力電圧をス
レッショルド電圧とするコンパレータCMP2の出力電
圧は、第2のパルス遅延回路の入力パルスを遅延させた
パルス幅が入力パルスと同一の正のパルスとなる。
2のパルス遅延回路に入力すると、トランジスタQ6の
エミッタの電位は、入力パルス(第1のパルス遅延回路
の出力パルス)の立ち上がり時間より電位{VCC−I1
・R3−VBE(Q6)}から電位{VCC−VBE(Q
6)}まで急峻に立ち上がる。また、トランジスタQ6
の電位は、第2のパルス遅延回路の入力パルスの立ち下
がり時点より、dV/dt=I2/CLの傾きで降下す
る。従って、D/AコンバータDAC1の出力電圧をス
レッショルド電圧とするコンパレータCMP2の出力電
圧は、第2のパルス遅延回路の入力パルスを遅延させた
パルス幅が入力パルスと同一の正のパルスとなる。
【0012】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【0013】第1図に本発明の実施例を示す。同図は実
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第1図において、第3図(従来例)と重複する部
分には同一の符号を附して説明を省略する。
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第1図において、第3図(従来例)と重複する部
分には同一の符号を附して説明を省略する。
【0014】同図において、パルス可変遅延回路は、ト
ランジスタQ1及びQ2、定電流源I1、及び抵抗R1
及びR2からなる差動増幅器と、トランジスタQ3及び
定電流源I2からなるエミッタホロワと、負荷容量CL
と、作動コンパレータCMP1と、D/Aコンバータ
(電圧出力)DAC1とから構成される第1のパルス遅
延回路と、それに縦続接続される第2のパルス遅延回路
により構成されている。尚、第2のパルス遅延回路は、
トランジスタQ4及びQ5、定電流源I1、及び抵抗R
3及びR4からなる差動増幅器と、トランジスタQ6及
び定電流源I2からなるエミッタホロワと、負荷容量C
Lと、作動コンパレータCMP2と、第1のパルス遅延
回路と共通のD/AコンバータDAC1とから構成され
ている。
ランジスタQ1及びQ2、定電流源I1、及び抵抗R1
及びR2からなる差動増幅器と、トランジスタQ3及び
定電流源I2からなるエミッタホロワと、負荷容量CL
と、作動コンパレータCMP1と、D/Aコンバータ
(電圧出力)DAC1とから構成される第1のパルス遅
延回路と、それに縦続接続される第2のパルス遅延回路
により構成されている。尚、第2のパルス遅延回路は、
トランジスタQ4及びQ5、定電流源I1、及び抵抗R
3及びR4からなる差動増幅器と、トランジスタQ6及
び定電流源I2からなるエミッタホロワと、負荷容量C
Lと、作動コンパレータCMP2と、第1のパルス遅延
回路と共通のD/AコンバータDAC1とから構成され
ている。
【0015】次に、本回路の詳細動作原理を第2図に示
す電圧波形に基づいて説明する。ここでは、同図(1)
に示す様な入力パルスPULSE(正のパルス)が入力
された場合を考える。この時、トランジスタQ3のエミ
ッタの電位(図中A点)は、同図(2)に示す様に、入
力パルスPULSEの立ち上がりエッジt=t0の時点
から電位{VCC−VBE(Q3)}より電位{VCC−I1
・R1−VBE(Q3)}へdV/dt=I2/CLの傾
きで降下する。また、入力パルスPULSEがt=t3
の時点で立ち下がると、トランジスタQ3と定電流源I
2で構成されるエミッタフォロワの立ち上がりは急峻な
ので、A点の電位は電位{VCC−I1・R1−VBE(Q
3)}より電位{VCC−VBE(Q3)}へ速やかに立ち
上がる。従って、D/AコンバータDAC1の出力電圧
V0をスレッショルド電圧とするコンパレータCMP1
の出力(Q1−Q1▲バー▼)電圧は、同図(3)に示
す様に、入力パルスPULSEをΔt1だけ遅延させた
パルス幅Wt1の正のパルスとなる。
す電圧波形に基づいて説明する。ここでは、同図(1)
に示す様な入力パルスPULSE(正のパルス)が入力
された場合を考える。この時、トランジスタQ3のエミ
ッタの電位(図中A点)は、同図(2)に示す様に、入
力パルスPULSEの立ち上がりエッジt=t0の時点
から電位{VCC−VBE(Q3)}より電位{VCC−I1
・R1−VBE(Q3)}へdV/dt=I2/CLの傾
きで降下する。また、入力パルスPULSEがt=t3
の時点で立ち下がると、トランジスタQ3と定電流源I
2で構成されるエミッタフォロワの立ち上がりは急峻な
ので、A点の電位は電位{VCC−I1・R1−VBE(Q
3)}より電位{VCC−VBE(Q3)}へ速やかに立ち
上がる。従って、D/AコンバータDAC1の出力電圧
V0をスレッショルド電圧とするコンパレータCMP1
の出力(Q1−Q1▲バー▼)電圧は、同図(3)に示
す様に、入力パルスPULSEをΔt1だけ遅延させた
パルス幅Wt1の正のパルスとなる。
【0016】このコンパレータCMP1の出力(Q1−
Q1▲バー▼)電圧を第2のパルス遅延回路に入力する
と、トランジスタQ6のエミッタの電位(図中B点)
は、同図(4)に示す様に、入力パルス(第1のパルス
遅延回路の出力パルス)の立ち上がり時間t=t1より
電位{VCC−I1・R3−VBE(Q6)}から電位{V
CC−VBE(Q6)}まで急峻に立ち上がる。この時、抵
抗R1=R3としているため、電位{VCC−I1・R3
−VBE(Q6)}は電位{VCC−I1・R1−VBE(Q
3)}と等しく、電位{VCC−VBE(Q6)}は電位
{VCC−VBE(Q3)}と等しい。また、B点の電位
は、t=t4即ち第2のパルス遅延回路の入力パルスの
立ち下がり時点より、dV/dt=I2/CLの傾きで
降下する。従って、D/AコンバータDAC1の出力電
圧V0をスレッショルド電圧とするコンパレータCMP
2の出力(Q2−Q2)電圧は、同図(5)に示す様
に、第2のパルス遅延回路の入力パルスをΔt2=Δt
1+(t2−t1)だけ遅延させたパルス幅Wt2の正
のパルスとなる。ここで、 であり、t2−t1▲約▼0であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスPULSE
をほぼΔt1だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
Q1▲バー▼)電圧を第2のパルス遅延回路に入力する
と、トランジスタQ6のエミッタの電位(図中B点)
は、同図(4)に示す様に、入力パルス(第1のパルス
遅延回路の出力パルス)の立ち上がり時間t=t1より
電位{VCC−I1・R3−VBE(Q6)}から電位{V
CC−VBE(Q6)}まで急峻に立ち上がる。この時、抵
抗R1=R3としているため、電位{VCC−I1・R3
−VBE(Q6)}は電位{VCC−I1・R1−VBE(Q
3)}と等しく、電位{VCC−VBE(Q6)}は電位
{VCC−VBE(Q3)}と等しい。また、B点の電位
は、t=t4即ち第2のパルス遅延回路の入力パルスの
立ち下がり時点より、dV/dt=I2/CLの傾きで
降下する。従って、D/AコンバータDAC1の出力電
圧V0をスレッショルド電圧とするコンパレータCMP
2の出力(Q2−Q2)電圧は、同図(5)に示す様
に、第2のパルス遅延回路の入力パルスをΔt2=Δt
1+(t2−t1)だけ遅延させたパルス幅Wt2の正
のパルスとなる。ここで、 であり、t2−t1▲約▼0であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスPULSE
をほぼΔt1だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
【0017】
【発明の効果】以上の様に本発明によれば、パルス可変
遅延回路を第1のパルス可変遅延回路と第2のパルス可
変遅延回路の2段の縦続接続とし、第2のパルス可変遅
延回路の差動入力の極性を第1のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
遅延回路を第1のパルス可変遅延回路と第2のパルス可
変遅延回路の2段の縦続接続とし、第2のパルス可変遅
延回路の差動入力の極性を第1のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
【図1】本発明の実施例に係るパルス可変遅延回路の回
路図である。
路図である。
【図2】本発明の実施例に係るパルス可変遅延回路の各
部の電圧波形図である。
部の電圧波形図である。
【図3】従来のパルス可変遅延回路の回路図である。
【図4】従来のパルス可変遅延回路の各部の電圧波形図
である。
である。
Q1〜Q6 トランジスタ I1〜I2 定電流源 CL 容量負荷 R1〜R4 抵抗 CMP1、CMP2 コンパレータ DAC1 D/Aコンバータ PULSE 入力パルス
Claims (1)
- 【請求項1】 定電流源と2つのトランジスタにより構
成される差動増幅器と、前記差動増幅器の1出力を入力
として定電流源とトランジスタにより構成されるエミッ
タフォロワと、前記エミッタフォロワのトランジスタの
エミッタに接続される容量負荷と、前記エミッタフォロ
ワのトランジスタのエミッタに接続されるコンパレータ
と、前記コンパレータに接続され該コンパレータの基準
電位を供給して制御するD/Aコンバータとを備える第
1のパルス可変遅延回路と、前記第1のパルス可変遅延
回路と同一の構成で前記第1のパルス可変遅延回路と縦
続接続される第2のパルス可変遅延回路とを有し、前記
第2のパルス可変遅延回路の差動入力の極性が前記第1
のパルス可変遅延回路の差動入力の極性と逆であること
を特徴とするパルス可変遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04215314A JPH04215314A (ja) | 1992-08-06 |
JP2999268B2 true JP2999268B2 (ja) | 2000-01-17 |
Family
ID=18511842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2402033A Expired - Fee Related JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2999268B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2991065B2 (ja) * | 1994-12-22 | 1999-12-20 | 日本電気株式会社 | 可変遅延回路および遅延時間検査方法 |
JP4687951B2 (ja) * | 2004-12-24 | 2011-05-25 | 横河電機株式会社 | プログラマブル遅延発生装置 |
JP4936096B2 (ja) * | 2005-05-27 | 2012-05-23 | 横河電機株式会社 | プログラマブル遅延発生装置 |
FR3089722B1 (fr) * | 2018-12-11 | 2021-06-25 | Commissariat Energie Atomique | Calibration d'un circuit retardateur |
-
1990
- 1990-12-13 JP JP2402033A patent/JP2999268B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH04215314A (ja) | 1992-08-06 |
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