JP2999268B2 - パルス可変遅延回路 - Google Patents
パルス可変遅延回路Info
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- JP2999268B2 JP2999268B2 JP2402033A JP40203390A JP2999268B2 JP 2999268 B2 JP2999268 B2 JP 2999268B2 JP 2402033 A JP2402033 A JP 2402033A JP 40203390 A JP40203390 A JP 40203390A JP 2999268 B2 JP2999268 B2 JP 2999268B2
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Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、遅延回路に関し、特
に、可変パルス遅延を目的として使用されるパルス可変
遅延回路に関する。
に、可変パルス遅延を目的として使用されるパルス可変
遅延回路に関する。
【０００３】
【従来の技術】第３図は従来のパルス可変遅延回路であ
る。同図において、パルス可変遅延回路は、トランジス
タＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１及びＲ２
からなる差動増幅器と、トランジスタＱ３及び定電流源
Ｉ２からなるエミッタホロワと、負荷容量ＣＬと、作動
コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（電圧出
力）ＤＡＣ１とから構成されている。本回路は、Ｄ／Ａ
コンバータＤＡＣ１に入力されるデータＤＡＴＡを制御
することにより、入力パルスＰＵＬＳＥの立ち上がりの
遅延量を可変させるものである。
る。同図において、パルス可変遅延回路は、トランジス
タＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１及びＲ２
からなる差動増幅器と、トランジスタＱ３及び定電流源
Ｉ２からなるエミッタホロワと、負荷容量ＣＬと、作動
コンパレータＣＭＰ１と、Ｄ／Ａコンバータ（電圧出
力）ＤＡＣ１とから構成されている。本回路は、Ｄ／Ａ
コンバータＤＡＣ１に入力されるデータＤＡＴＡを制御
することにより、入力パルスＰＵＬＳＥの立ち上がりの
遅延量を可変させるものである。
【０００４】次に、本回路の詳細動作原理を第４図に示
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち４がりエッジｔ＝ｔ０の時点
から電位｛ＶCC−ＶBE（Ｑ３）｝より電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／ＣＬの傾
きで降下する。また、入力パルスＰＵＬＳＥがｔ＝ｔ２
の時点で立ち下がると、Ａ点の電位は電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝より電位｛ＶCC−ＶBE（Ｑ
３）｝へ速やかに立ち上がる。またこの時、Ｄ／Ａコン
バータＤＡＣ１の出力電圧Ｖ０をスレッショルド電圧と
するコンパレータＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）電
圧は、同図（３）に示す様に、ｔ＝ｔ１（下降時のＡ点
の電位＝電圧Ｖ０の時間）で立ち上がり、ｔ＝ｔ３（立
ち上がり時のＡ点の電位＝電圧Ｖ０の時間）で立ち下が
る正のパルスとなる。即ち、コンパレータＣＭＰ１の出
力（Ｑ−Ｑ▲バー▼）パルスの立ち上がりは、時間Δｔ
＝ｔ１−ｔ０だけ遅延することになり、従って、Ｄ／Ａ
コンバータＤＡＣ１の出力電圧Ｖ０を変化させることに
より、つまり、Ｄ／ＡコンバータＤＡＣ１に入力するデ
ータＤＡＴＡを変化させることにより、遅延時間Δｔを
可変とすることができる。ところが、コンパレータＣＭ
Ｐ１の出力（Ｑ−Ｑ▲バー▼）のパルス幅は、 Ｗｔ０−Ｗｔ１＝ｔ２−ｔ０−（ｔ３−ｔ１）＝ｔ１−
ｔ０−（ｔ３−ｔ２）▲約▼Δｔ だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち４がりエッジｔ＝ｔ０の時点
から電位｛ＶCC−ＶBE（Ｑ３）｝より電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／ＣＬの傾
きで降下する。また、入力パルスＰＵＬＳＥがｔ＝ｔ２
の時点で立ち下がると、Ａ点の電位は電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝より電位｛ＶCC−ＶBE（Ｑ
３）｝へ速やかに立ち上がる。またこの時、Ｄ／Ａコン
バータＤＡＣ１の出力電圧Ｖ０をスレッショルド電圧と
するコンパレータＣＭＰ１の出力（Ｑ−Ｑ▲バー▼）電
圧は、同図（３）に示す様に、ｔ＝ｔ１（下降時のＡ点
の電位＝電圧Ｖ０の時間）で立ち上がり、ｔ＝ｔ３（立
ち上がり時のＡ点の電位＝電圧Ｖ０の時間）で立ち下が
る正のパルスとなる。即ち、コンパレータＣＭＰ１の出
力（Ｑ−Ｑ▲バー▼）パルスの立ち上がりは、時間Δｔ
＝ｔ１−ｔ０だけ遅延することになり、従って、Ｄ／Ａ
コンバータＤＡＣ１の出力電圧Ｖ０を変化させることに
より、つまり、Ｄ／ＡコンバータＤＡＣ１に入力するデ
ータＤＡＴＡを変化させることにより、遅延時間Δｔを
可変とすることができる。ところが、コンパレータＣＭ
Ｐ１の出力（Ｑ−Ｑ▲バー▼）のパルス幅は、 Ｗｔ０−Ｗｔ１＝ｔ２−ｔ０−（ｔ３−ｔ１）＝ｔ１−
ｔ０−（ｔ３−ｔ２）▲約▼Δｔ だけ短くなってしまうことになる。このパルス幅が余り
短くなると後段の回路が誤動作する等の不具合が生じて
しまう。
【０００５】
【発明が解決しようとする課題】以上の様に、従来のパ
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
ルス可変遅延回路では、出力パルスのパルス幅がスレッ
ショルド電圧によって決定され、場合によってはパルス
幅が短くなって後段の回路の誤動作等の誘因となるとい
う欠点があった。
【０００６】本発明は、上記問題点を解決するもので、
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
その目的は、出力パルスのパルス幅を殆ど変えることな
く入力パルスを可変遅延できるパルス可変遅延回路を提
供することである。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、第１図に示す如く、定電流源Ｉ１
とトランジスタＱ１及びＱ２により構成される差動増幅
器と、前記差動増幅器の１出力を入力として定電流源Ｉ
２とトランジスタＱ３により構成されるエミッタフォロ
ワと、前記エミッタフォロワのトランジスタＱ３のエミ
ッタに接続される容量負荷ＣＬと、前記エミッタフォロ
ワのトランジスタＱ３のエミッタに接続されるコンパレ
ータＣＭＰ１と、前記コンパレータＣＭＰ１に接続され
該コンパレータＣＭＰ１の基準電位を供給して制御する
Ｄ／ＡコンバータＤＡＣ１とを備える第１のパルス可変
遅延回路と、前記第１のパルス可変遅延回路と同一の構
成で前記第１のパルス可変遅延回路と縦続接続される第
２のパルス可変遅延回路とを有し、前記第２のパルス可
変遅延回路の差動入力の極性が前記第１のパルス可変遅
延回路の差動入力の極性と逆であることである。
に、本発明の特徴は、第１図に示す如く、定電流源Ｉ１
とトランジスタＱ１及びＱ２により構成される差動増幅
器と、前記差動増幅器の１出力を入力として定電流源Ｉ
２とトランジスタＱ３により構成されるエミッタフォロ
ワと、前記エミッタフォロワのトランジスタＱ３のエミ
ッタに接続される容量負荷ＣＬと、前記エミッタフォロ
ワのトランジスタＱ３のエミッタに接続されるコンパレ
ータＣＭＰ１と、前記コンパレータＣＭＰ１に接続され
該コンパレータＣＭＰ１の基準電位を供給して制御する
Ｄ／ＡコンバータＤＡＣ１とを備える第１のパルス可変
遅延回路と、前記第１のパルス可変遅延回路と同一の構
成で前記第１のパルス可変遅延回路と縦続接続される第
２のパルス可変遅延回路とを有し、前記第２のパルス可
変遅延回路の差動入力の極性が前記第１のパルス可変遅
延回路の差動入力の極性と逆であることである。
【０００９】
【００１０】
【作用】本発明のパルス可変遅延回路は、入力パルスＰ
ＵＬＳＥ（正のパルス）が入力されると、トランジスタ
Ｑ３のエミッタの電位は、入力パルスＰＵＬＳＥの立ち
上がりエッジの時点から電位｛ＶCC−ＶBE（Ｑ３）｝よ
り電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄ
ｔ＝Ｉ２／ＣＬの傾きで降下する。また、入力パルスＰ
ＵＬＳＥが立ち下がると、トランジスタＱ３と定電流源
Ｉ２で構成されるエミッタフォロワの立ち上がりは急峻
なので、トランジスタＱ３のエミッタの電位は電位｛Ｖ
CC−Ｉ１・Ｒ１−ＶBE（Ｑ３）｝より電位｛ＶCC−ＶBE
（Ｑ３）｝へ速やかに立ち上がる。従って、Ｄ／Ａコン
バータＤＡＣ１の出力電圧をスレッショルド電圧とする
コンパレータＣＭＰ１の出力（Ｑ１−Ｑ１▲バー▼）電
圧は、入力パルスＰＵＬＳＥを遅延させた正のパルスと
なる。
ＵＬＳＥ（正のパルス）が入力されると、トランジスタ
Ｑ３のエミッタの電位は、入力パルスＰＵＬＳＥの立ち
上がりエッジの時点から電位｛ＶCC−ＶBE（Ｑ３）｝よ
り電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄ
ｔ＝Ｉ２／ＣＬの傾きで降下する。また、入力パルスＰ
ＵＬＳＥが立ち下がると、トランジスタＱ３と定電流源
Ｉ２で構成されるエミッタフォロワの立ち上がりは急峻
なので、トランジスタＱ３のエミッタの電位は電位｛Ｖ
CC−Ｉ１・Ｒ１−ＶBE（Ｑ３）｝より電位｛ＶCC−ＶBE
（Ｑ３）｝へ速やかに立ち上がる。従って、Ｄ／Ａコン
バータＤＡＣ１の出力電圧をスレッショルド電圧とする
コンパレータＣＭＰ１の出力（Ｑ１−Ｑ１▲バー▼）電
圧は、入力パルスＰＵＬＳＥを遅延させた正のパルスと
なる。
【００１１】このコンパレータＣＭＰ１の出力電圧を第
２のパルス遅延回路に入力すると、トランジスタＱ６の
エミッタの電位は、入力パルス（第１のパルス遅延回路
の出力パルス）の立ち上がり時間より電位｛ＶCC−Ｉ１
・Ｒ３−ＶBE（Ｑ６）｝から電位｛ＶCC−ＶBE（Ｑ
６）｝まで急峻に立ち上がる。また、トランジスタＱ６
の電位は、第２のパルス遅延回路の入力パルスの立ち下
がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降下す
る。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧をス
レッショルド電圧とするコンパレータＣＭＰ２の出力電
圧は、第２のパルス遅延回路の入力パルスを遅延させた
パルス幅が入力パルスと同一の正のパルスとなる。
２のパルス遅延回路に入力すると、トランジスタＱ６の
エミッタの電位は、入力パルス（第１のパルス遅延回路
の出力パルス）の立ち上がり時間より電位｛ＶCC−Ｉ１
・Ｒ３−ＶBE（Ｑ６）｝から電位｛ＶCC−ＶBE（Ｑ
６）｝まで急峻に立ち上がる。また、トランジスタＱ６
の電位は、第２のパルス遅延回路の入力パルスの立ち下
がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで降下す
る。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧をス
レッショルド電圧とするコンパレータＣＭＰ２の出力電
圧は、第２のパルス遅延回路の入力パルスを遅延させた
パルス幅が入力パルスと同一の正のパルスとなる。
【００１２】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００１３】第１図に本発明の実施例を示す。同図は実
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第１図において、第３図（従来例）と重複する部
分には同一の符号を附して説明を省略する。
施例に係るパルス可変遅延回路の回路図を示したもので
ある。第１図において、第３図（従来例）と重複する部
分には同一の符号を附して説明を省略する。
【００１４】同図において、パルス可変遅延回路は、ト
ランジスタＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１
及びＲ２からなる差動増幅器と、トランジスタＱ３及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ１と、Ｄ／Ａコンバータ
（電圧出力）ＤＡＣ１とから構成される第１のパルス遅
延回路と、それに縦続接続される第２のパルス遅延回路
により構成されている。尚、第２のパルス遅延回路は、
トランジスタＱ４及びＱ５、定電流源Ｉ１、及び抵抗Ｒ
３及びＲ４からなる差動増幅器と、トランジスタＱ６及
び定電流源Ｉ２からなるエミッタホロワと、負荷容量Ｃ
Ｌと、作動コンパレータＣＭＰ２と、第１のパルス遅延
回路と共通のＤ／ＡコンバータＤＡＣ１とから構成され
ている。
ランジスタＱ１及びＱ２、定電流源Ｉ１、及び抵抗Ｒ１
及びＲ２からなる差動増幅器と、トランジスタＱ３及び
定電流源Ｉ２からなるエミッタホロワと、負荷容量ＣＬ
と、作動コンパレータＣＭＰ１と、Ｄ／Ａコンバータ
（電圧出力）ＤＡＣ１とから構成される第１のパルス遅
延回路と、それに縦続接続される第２のパルス遅延回路
により構成されている。尚、第２のパルス遅延回路は、
トランジスタＱ４及びＱ５、定電流源Ｉ１、及び抵抗Ｒ
３及びＲ４からなる差動増幅器と、トランジスタＱ６及
び定電流源Ｉ２からなるエミッタホロワと、負荷容量Ｃ
Ｌと、作動コンパレータＣＭＰ２と、第１のパルス遅延
回路と共通のＤ／ＡコンバータＤＡＣ１とから構成され
ている。
【００１５】次に、本回路の詳細動作原理を第２図に示
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち上がりエッジｔ＝ｔ０の時点
から電位｛ＶCC−ＶBE（Ｑ３）｝より電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／ＣＬの傾
きで降下する。また、入力パルスＰＵＬＳＥがｔ＝ｔ３
の時点で立ち下がると、トランジスタＱ３と定電流源Ｉ
２で構成されるエミッタフォロワの立ち上がりは急峻な
ので、Ａ点の電位は電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ
３）｝より電位｛ＶCC−ＶBE（Ｑ３）｝へ速やかに立ち
上がる。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧
Ｖ０をスレッショルド電圧とするコンパレータＣＭＰ１
の出力（Ｑ１−Ｑ１▲バー▼）電圧は、同図（３）に示
す様に、入力パルスＰＵＬＳＥをΔｔ１だけ遅延させた
パルス幅Ｗｔ１の正のパルスとなる。
す電圧波形に基づいて説明する。ここでは、同図（１）
に示す様な入力パルスＰＵＬＳＥ（正のパルス）が入力
された場合を考える。この時、トランジスタＱ３のエミ
ッタの電位（図中Ａ点）は、同図（２）に示す様に、入
力パルスＰＵＬＳＥの立ち上がりエッジｔ＝ｔ０の時点
から電位｛ＶCC−ＶBE（Ｑ３）｝より電位｛ＶCC−Ｉ１
・Ｒ１−ＶBE（Ｑ３）｝へｄＶ／ｄｔ＝Ｉ２／ＣＬの傾
きで降下する。また、入力パルスＰＵＬＳＥがｔ＝ｔ３
の時点で立ち下がると、トランジスタＱ３と定電流源Ｉ
２で構成されるエミッタフォロワの立ち上がりは急峻な
ので、Ａ点の電位は電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ
３）｝より電位｛ＶCC−ＶBE（Ｑ３）｝へ速やかに立ち
上がる。従って、Ｄ／ＡコンバータＤＡＣ１の出力電圧
Ｖ０をスレッショルド電圧とするコンパレータＣＭＰ１
の出力（Ｑ１−Ｑ１▲バー▼）電圧は、同図（３）に示
す様に、入力パルスＰＵＬＳＥをΔｔ１だけ遅延させた
パルス幅Ｗｔ１の正のパルスとなる。
【００１６】このコンパレータＣＭＰ１の出力（Ｑ１−
Ｑ１▲バー▼）電圧を第２のパルス遅延回路に入力する
と、トランジスタＱ６のエミッタの電位（図中Ｂ点）
は、同図（４）に示す様に、入力パルス（第１のパルス
遅延回路の出力パルス）の立ち上がり時間ｔ＝ｔ１より
電位｛ＶCC−Ｉ１・Ｒ３−ＶBE（Ｑ６）｝から電位｛Ｖ
CC−ＶBE（Ｑ６）｝まで急峻に立ち上がる。この時、抵
抗Ｒ１＝Ｒ３としているため、電位｛ＶCC−Ｉ１・Ｒ３
−ＶBE（Ｑ６）｝は電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ
３）｝と等しく、電位｛ＶCC−ＶBE（Ｑ６）｝は電位
｛ＶCC−ＶBE（Ｑ３）｝と等しい。また、Ｂ点の電位
は、ｔ＝ｔ４即ち第２のパルス遅延回路の入力パルスの
立ち下がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで
降下する。従って、Ｄ／ＡコンバータＤＡＣ１の出力電
圧Ｖ０をスレッショルド電圧とするコンパレータＣＭＰ
２の出力（Ｑ２−Ｑ２）電圧は、同図（５）に示す様
に、第２のパルス遅延回路の入力パルスをΔｔ２＝Δｔ
１＋（ｔ２−ｔ１）だけ遅延させたパルス幅Ｗｔ２の正
のパルスとなる。ここで、 であり、ｔ２−ｔ１▲約▼０であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスＰＵＬＳＥ
をほぼΔｔ１だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
Ｑ１▲バー▼）電圧を第２のパルス遅延回路に入力する
と、トランジスタＱ６のエミッタの電位（図中Ｂ点）
は、同図（４）に示す様に、入力パルス（第１のパルス
遅延回路の出力パルス）の立ち上がり時間ｔ＝ｔ１より
電位｛ＶCC−Ｉ１・Ｒ３−ＶBE（Ｑ６）｝から電位｛Ｖ
CC−ＶBE（Ｑ６）｝まで急峻に立ち上がる。この時、抵
抗Ｒ１＝Ｒ３としているため、電位｛ＶCC−Ｉ１・Ｒ３
−ＶBE（Ｑ６）｝は電位｛ＶCC−Ｉ１・Ｒ１−ＶBE（Ｑ
３）｝と等しく、電位｛ＶCC−ＶBE（Ｑ６）｝は電位
｛ＶCC−ＶBE（Ｑ３）｝と等しい。また、Ｂ点の電位
は、ｔ＝ｔ４即ち第２のパルス遅延回路の入力パルスの
立ち下がり時点より、ｄＶ／ｄｔ＝Ｉ２／ＣＬの傾きで
降下する。従って、Ｄ／ＡコンバータＤＡＣ１の出力電
圧Ｖ０をスレッショルド電圧とするコンパレータＣＭＰ
２の出力（Ｑ２−Ｑ２）電圧は、同図（５）に示す様
に、第２のパルス遅延回路の入力パルスをΔｔ２＝Δｔ
１＋（ｔ２−ｔ１）だけ遅延させたパルス幅Ｗｔ２の正
のパルスとなる。ここで、 であり、ｔ２−ｔ１▲約▼０であるので、本実施例に係
るパルス遅延回路の出力パルスは入力パルスＰＵＬＳＥ
をほぼΔｔ１だけ遅延させた、パルス幅が入力パルスと
同一のパルスとなる。
【００１７】
【発明の効果】以上の様に本発明によれば、パルス可変
遅延回路を第１のパルス可変遅延回路と第２のパルス可
変遅延回路の２段の縦続接続とし、第２のパルス可変遅
延回路の差動入力の極性を第１のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
遅延回路を第１のパルス可変遅延回路と第２のパルス可
変遅延回路の２段の縦続接続とし、第２のパルス可変遅
延回路の差動入力の極性を第１のパルス可変遅延回路の
差動入力の極性と逆としたので、スレッショルド電圧に
関係なく、入力パルスと殆ど同一のパルス幅のパルスを
出力できるパルス可変遅延回路を実現できる。
【図１】本発明の実施例に係るパルス可変遅延回路の回
路図である。
路図である。
【図２】本発明の実施例に係るパルス可変遅延回路の各
部の電圧波形図である。
部の電圧波形図である。
【図３】従来のパルス可変遅延回路の回路図である。
【図４】従来のパルス可変遅延回路の各部の電圧波形図
である。
である。
Ｑ１〜Ｑ６ トランジスタ Ｉ１〜Ｉ２ 定電流源 ＣＬ 容量負荷 Ｒ１〜Ｒ４ 抵抗 ＣＭＰ１、ＣＭＰ２ コンパレータ ＤＡＣ１ Ｄ／Ａコンバータ ＰＵＬＳＥ 入力パルス
Claims (1)
- 【請求項１】 定電流源と２つのトランジスタにより構
成される差動増幅器と、前記差動増幅器の１出力を入力
として定電流源とトランジスタにより構成されるエミッ
タフォロワと、前記エミッタフォロワのトランジスタの
エミッタに接続される容量負荷と、前記エミッタフォロ
ワのトランジスタのエミッタに接続されるコンパレータ
と、前記コンパレータに接続され該コンパレータの基準
電位を供給して制御するＤ／Ａコンバータとを備える第
１のパルス可変遅延回路と、前記第１のパルス可変遅延
回路と同一の構成で前記第１のパルス可変遅延回路と縦
続接続される第２のパルス可変遅延回路とを有し、前記
第２のパルス可変遅延回路の差動入力の極性が前記第１
のパルス可変遅延回路の差動入力の極性と逆であること
を特徴とするパルス可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402033A JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215314A JPH04215314A (ja) | 1992-08-06 |
| JP2999268B2 true JP2999268B2 (ja) | 2000-01-17 |
Family
ID=18511842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402033A Expired - Fee Related JP2999268B2 (ja) | 1990-12-13 | 1990-12-13 | パルス可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2999268B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2991065B2 (ja) * | 1994-12-22 | 1999-12-20 | 日本電気株式会社 | 可変遅延回路および遅延時間検査方法 |
| JP4687951B2 (ja) * | 2004-12-24 | 2011-05-25 | 横河電機株式会社 | プログラマブル遅延発生装置 |
| JP4936096B2 (ja) * | 2005-05-27 | 2012-05-23 | 横河電機株式会社 | プログラマブル遅延発生装置 |
| FR3089722B1 (fr) * | 2018-12-11 | 2021-06-25 | Commissariat Energie Atomique | Calibration d'un circuit retardateur |
-
1990
- 1990-12-13 JP JP2402033A patent/JP2999268B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04215314A (ja) | 1992-08-06 |
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| JPS6126851B2 (ja) | ||
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