JP3456768B2 - アドレス変換装置 - Google Patents
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Description
り、特に、仮想記憶をサポートするマイクロプロセッサ
においてアドレス変換を低消費電力で迅速に行わせるよ
うなシステム構造のアドレス変換装置に関する。
は、主記憶装置に仮想アドレスと物理アドレスの全変換
表を備えている。しかし、アドレス変換の度に、主記憶
装置にアクセスすると時間がかかってしまい処理速度に
影響を与えるので、図3のブロック図に示すようなアド
レス変換装置が用いられる。
想ページ番号2を与えると、物理ページ番号3を出力す
るように構成されている。これは、TLB回路1が仮想
アドレスと物理アドレスの対応表を持っており、テーブ
ル参照によって物理アドレスを得るようにしているため
である。
によってほとんどのアドレス変換を行っている。そし
て、アドレス変換がTLB回路1によって行われなかっ
た場合は、結局主記憶装置にあるアドレス変換表をアク
セスすることになる。
アクセスすると、先にも述べたように、処理が非常に遅
くなってくるので、アドレス変換がTLB回路1によっ
て行われる確率、つまりヒット率を高くするための試み
が多くなされている。
イのセットアソシアティブ方式あるいはフルアソシアテ
ィブ方式が用いられることになる。
方式のアドレス変換装置の構成を示すブロック図であ
る。図において示すように、メモリアレイ12は仮想ペ
ージアドレス保持メモリ10a、10b、10c、10
dと物理ページアドレス保持メモリ11a、11b、1
1c、11dを、それぞれ4系統、並列に備えている。
そして、仮想ページ番号2が与えられると、仮想ページ
番号2と仮想ページアドレス保持メモリ10a、10
b、10c、10dの出力を、それぞれ比較器13a、
13b、13c、13dで比較し、これが一致した場合
に、一致信号14a、14b、14c、14dを得て、
これによりトライステートバッファ15a、15b、1
5c、15dを動作させ、物理ページアドレス保持メモ
リ11a、11b、11c、11dの出力を物理ページ
番号3として出力するように構成される。
置は、以上のように構成されていたので、4つのアドレ
ス比較を並列に行うことになり、ヒット率を向上して、
主記憶装置をアクセスしない分、処理速度は上がるもの
の、消費電力が大きくなってくるという問題がある。一
方、フルアソシアティブ方式では、アドレス比較が、エ
ントリの数だけ行われるため、消費電力が更に増大して
しまうという問題点がある。
を解消し、アドレス変換のヒット率の低下を防止して処
理速度を確保し、消費電力の低減を可能にしたアドレス
変換装置を得ることを目的とする。
変換装置は、仮想アドレスと物理アドレスの対応を複数
セット記憶する第1のアドレス変換手段と、少なくとも
1つの仮想アドレスとこれに対応する物理アドレスを記
憶するアドレス記憶手段と;変換対象となる仮想アドレ
スと前記アドレス記憶手段の仮想アドレスとの対応を比
較する比較器と;を備え、この比較器がアドレス変換で
きると判断した場合は、前記比較器から前記第1のアド
レス変換手段の活性化を抑制する一致信号を出力する共
に、前記記憶手段から変換後の物理アドレスを出力さ
せ、アドレス変換ができないと判断した場合は、前記第
1のアドレス変換手段を活性化する不一致信号を出力し
て、前記第1のアドレス変換手段から変換後の物理アド
レスを出力させる、第2のアドレス変換手段と、を備え
るものとして構成される。
アドレスと物理アドレスの対応関係をmセット記憶する
第1の記憶回路を有し、前記仮想アドレスを対応する前
記物理アドレスに変換する、第1のアドレス変換回路
と、仮想アドレスと物理アドレスの対応関係を記憶する
第2の記憶回路であって、前記第1のアドレス変換回路
で最後に変換された仮想アドレスと物理アドレスとの対
応関係を記憶し、前記記憶された仮想アドレスは、前記
第1のアドレス変換回路が変換を実行する毎に更新され
る第2の記憶回路と;変換対象としての仮想アドレス
と、前記第2のアドレス変換回路に記憶されている仮想
アドレスとを比較する比較器と;を備える、第2のアド
レス変換回路と、を備え、前記変換対象としての仮想ア
ドレスが前記第2のアドレス変換回路に記憶された前記
仮想アドレスと一致したときには、前記第1のアドレス
変換回路を活性化することなく前記変換対象としての仮
想アドレスは前記第2のアドレス変換回路によって物理
アドレスに変換され、前記変換対象としての仮想アドレ
スが前記第2のアドレス変換回路に記憶される前記仮想
アドレスと一致しないときには、前記第1のアドレス変
換回路が活性化されることにより前記変換対象としての
仮想アドレスは物理アドレスに変換され、さらに、前記
第2のアドレス変換回路から出力される変換された物理
アドレスを受け取るための第1の入力と、前記第1のア
ドレス変換回路が活性化されたときに前記第1のアドレ
ス変換回路から出力される変換された物理アドレスを受
け取るための第2の入力とを有するマルチプレクサと、
を備え、前記マルチプレクサは、前記比較器が一致信号
を出力するときには前記第1の入力から変換された物理
アドレスを出力し、前記比較器が不一致信号を出力する
ときには前記第2の入力から変換された物理アドレスを
出力する、ものとして構成される。
アドレスと物理アドレスの対応関係をmセット記憶する
第1の記憶回路を有し、前記仮想アドレスを対応する前
記物理アドレスに変換する、第1のアドレス変換回路
と、仮想アドレスと物理アドレスの対応関係のうち、前
記第1のアドレス変換回路で変換した最後のものとそれ
からn番目のものにかけてのnセット記憶するn個の第
2の記憶回路であって、前記記憶されたnセットの仮想
アドレスと物理アドレスの対応関係は、前記第1のアド
レス変換回路が変換を実行する毎に更新される第2のア
ドレス記憶回路と;n個の比較器であって、それぞれの
比較器が、前記第2の記憶回路の1つに対応し、且つ、
前記変換対象としての仮想アドレスと前記第2の記憶回
路に記憶された仮想アドレスと比較する、n個の比較器
と、を備え、前記変換対象としての仮想アドレスが前記
第2のアドレス変換回路に記憶された前記仮想アドレス
のどれかと一致したときには、前記第1のアドレス変換
回路を活性化することなく前記変換対象としての仮想ア
ドレスは前記第2のアドレス変換回路によって物理アド
レスに変換され、前記変換対象としての仮想アドレスが
前記第2のアドレス変換回路に記憶される前記仮想アド
レスのいずれとも一致しないときには、前記第1のアド
レス変換回路が活性化されることにより前記変換対象と
しての仮想アドレスは物理アドレスに変換され、さら
に、前記第2のアドレス変換回路の前記第2の記憶回路
から出力される変換された物理アドレスを受け取るため
の複数の第1の入力と、前記第1のアドレス変換回路が
活性化されたときに前記第1のアドレス変換回路から出
力される変換された物理アドレスを受け取るための第2
の入力とを有するマルチプレクサと、を備え、前記マル
チプレクサは、前記比較器のうちの1つが一致信号を出
力するときにはその比較器に対応する前記第1の入力か
ら前記変換された物理アドレスを出力し、前記比較器の
全てが不一致信号を出力するときには前記第2の入力か
ら前記変換された物理アドレスを出力するものとして構
成される。
象となる仮想アドレスが与えられた時に、先ず、変換対
象となる仮想アドレスと、第2のアドレス変換手段(回
路)の仮想アドレスの対応を比較し、ここでアドレス変
換できる場合は、第1のアドレス変換手段(回路)を活
性化せずに、第2のアドレス変換手段(回路)から物理
アドレスを出力させる。第2のアドレス変換手段(回
路)によるアドレス変換ができないと判断された場合に
限り、第1のアドレス変換手段(回路)を活性化して、
物理アドレスを出力させるようにする。これにより、第
1のアドレス変換手段(回路)の活性化に伴う消費電力
が低減される。
なされるに至った経緯について説明する。
想ページ及びその近傍の仮想ページについての変換が何
回か繰り返えされた後、大きくページ番号の離れた仮想
ページについての変換が行なわれることが多い。つま
り、同一の仮想ページについて続けて変換が行われるこ
とも少なくない。本発明者は今まで何人もとりたてて注
意を払わなかったこのような事実を認識すると共に着目
し、少なくとも最後に変換した仮想ページを記憶してお
き、次に変換するときには変換しようとする仮想ページ
とこの記憶した前回の仮想ページとを比較し、一致した
ときにはTLB回路をアクセスすることなく直ちに変換
することによりTLB回路をアクセスするのに比べてパ
ワーセーブする、という特徴を有する本発明をなすに至
った。本発明によれば一般に汎用の装置に比べて10〜
15%程度のパワーセーブが可能である。
を説明する。 実施例1.図1は、本発明の実施例1に係るアドレス変
換装置のブロック図である。図において示すように、最
後のアドレス変換の仮想ページ番号を記憶する仮想ペー
ジ番号レジスタ4と、最後のアドレス変換の物理ページ
番号を記憶する物理ページ番号レジスタ5を備えてお
り、仮想ページ番号2が与えられた時に、これをTLB
回路1に与えると共に、比較器6にも与える。比較器6
には、仮想ページ番号レジスタ4の出力が与えられてお
り、両者が不一致の場合に不一致信号7を出力する。T
LB回路1は比較器6からの不一致信号7により活性化
し、仮想ページ番号2に対するアドレス変換を行い、物
理ページ番号8を出力する。マルチプレクサ9は物理ペ
ージ番号レジスタ5の出力とTLB回路1の出力を、不
一致信号7に基づいて選択し、物理ページ番号3として
出力する。
動作を説明する。
行う場合、先ず、仮想ページ番号レジスタ4に記憶され
た最後のアドレス変換の仮想ページ番号と、アドレス変
換しようとしている仮想ページ番号2を、比較器6で比
較する。
合、不一致信号7は出力されず、マルチプレクサ9は物
理ページ番号レジスタ5の出力を選択する。その結果、
物理ページ番号レジスタ5の出力が物理ページ番号3と
して出力される。
号7が出力されないので、この不一致信号7を活性化信
号としているTLB回路1は活性化されない。
が不一致の場合、不一致信号7が出力されるので、これ
を活性化信号とするTLB回路1は活性化される。その
結果、TLB回路1はアドレス変換しようとしている仮
想ページ番号2に基づいて、対照表を引いて、物理ペー
ジ番号8を出力する。一方、マルチプレクサ9は不一致
信号7によって物理ページ番号8を選択するので、TL
B回路1からの物理ページ番号8が物理ページ番号3と
して出力されることになる。
ージ番号2が仮想ページ番号レジスタ4に格納されてい
る最後のアドレス変換の仮想ページ番号に一致していれ
ば、TLB回路1を活性化することなく、物理ページ番
号レジスタ5から物理ページ番号3を引けるので、TL
B回路1を活性化することに伴う消費電力を低減するこ
とができる。
2の仮想ページ番号レジスタ4に対するヒット率が高け
れば高いほど、消費電力低減の上で効果的である。
ジスタ4と物理ページ番号レジスタ5、比較器6を一系
統設置した構成を例示したが、過去に遡って、最後から
複数個のアドレス変換における仮想ページ番号とこれに
対応する物理アドレス番号を保持しておくような構成と
することもできる。図5は、最後と最後から2番目のア
ドレス変換に用いた仮想ページ番号について参照する場
合の構成を例示する。
て、仮想ページ番号2が与えられた時、これが、仮想ペ
ージ番号レジスタ4に記憶されている、過去の複数の仮
想ページ番号のいずれかに一致した場合に、TLB回路
1を活性化することなく、物理ページ番号レジスタ5か
ら物理ページ番号3を引くように構成する。そして、こ
れらのいずれからも一致が見いだせない場合に、初めて
TLB回路1を活性化する。
2の仮想ページ番号レジスタ4に対するヒット率が高ま
るので、TLB回路1を活性化する比率が低下し、消費
電力を更に低減することができる。
数は、TLB回路1の中に含まれる比較器の個数よりも
少ないので、比較器6による消費電力の増大は、TLB
回路1を活性化する場合の消費電力の増大よりも少な
い。
ィブ方式のTLB回路に対して、効果的に適用されるも
のである。 実施例2.図2は、本発明の実施例2に係るアドレス変
換装置のブロック図であり、特に4ウェイセットアソシ
アティブ方式のTLB回路を例示するものである。
には仮想ページアドレス保持メモリ10a、10b、1
0c、10dと物理ページアドレス保持メモリ11a、
11b、11c、11dが、それぞれ対応して、4系統
並列に設けられている。比較器13a、13b、13
c、13dは、仮想ページ番号2が与えられると、仮想
ページ番号2と仮想ページアドレス保持メモリ10a、
10b、10c、10dの出力を、それぞれ比較する。
比較器13a、13b、13c、13dの比較の結果得
られる一致信号14a、14b、14c、14dは、ト
ライステートバッファ15a、15b、15c、15d
に与えられ、物理ページアドレス保持メモリ11a、1
1b、11c、11dからの出力を物理ページ番号3と
して出力させる。なお、比較器13a、13b、13
c、13dの各出力の一致信号14a、14b、14
c、14dは、コントロール回路16に与えられる。そ
して、コントロール回路16は一致信号14a、14
b、14c、14dに基づいて、活性化信号17a、1
7b、17c、17dを発生し、比較器13a、13
b、13c、13dの活性化を制御する。
動作を説明する。
行う場合、先ず、コントロール回路16により、最後に
ヒットし且つエントリを登録したウェイの比較器13
a、13b、13c又は13dに対して活性化信号17
a、17b、17c又は17dを出力する。そして、コ
ントロール回路16により選択された比較器13a、1
3b、13c又は13dにより、対応する仮想ページア
ドレス保持メモリ10a、10b、10c又は10dの
出力と仮想ページ番号2を比較する。
13a、13b、13c又は13dから一致信号14
a、14b、14c又は14dを出力させ、そのウェイ
の物理ページアドレス保持メモリ11a、11b、11
c又は11dの出力をトライステートバッファ15a、
15b、15c又は15dを通じて、物理ページ番号3
として出力する。
トロール回路16の活性化信号17a、17b、17c
又は17dにより、他の比較器13a、13b、13c
又は13dを活性化し、他のウェイでヒットするものが
あれば、そのウェイの物理ページアドレス保持メモリ1
1a、11b、11c又は11dの出力をトライステー
トバッファ15a、15b、15c又は15dを通じ
て、物理ページ番号3として出力させる。
示したが、この発明は、ウェイ数に関係なく、適用でき
ることはもちろんである。
ントロール回路16を追加するだけで実施可能であり、
オーバーヘッドを低下することができる。
ィブ方式のTLB回路には適用できないが、セットアソ
シアティブ方式のTLB回路には、効果的に適用可能な
ものである。 実施例3.実施例3のアドレス変換装置は、実施例2の
構成に実施例1の考え方を適用したものである。つま
り、実施例2では、コントロール回路16により、比較
器13a、13b、13c、13dの活性化のみを制御
する構成を例示したが、これに実施例1の考え方、つま
り、コントロール回路16により比較器13a、13
b、13c、13dを制御する代わりに、メモリアレイ
12の各ウェイごとにその活性化を制御するようにす
る。
たか、エントリを登録したウェイのメモリアクセスと、
ヒットチェックを最初に行い、ヒットした場合には、そ
のウェイの物理ページアドレス保持メモリ11a、11
b、11c又は11dの出力を物理ページ番号3として
出力する。そして、ヒットしなかった場合に、他のウェ
イのメモリアクセスを行い、ヒットチェックする。
ごとに、活性化する仮想ページアドレス保持メモリ10
a、10b、10c、10dや物理ページアドレス保持
メモリ11a、11b、11c、11dを制御すること
により、メモリアレイ12の活性化する部分を小さくす
ることが可能であり、消費電力を低減することができ
る。
換装置は、最後にヒットまたはエントリ登録したアドレ
ス変換と、次のアドレス変換が同じである確率が非常に
高いことに着目して、TLB回路全体の活性化を抑制し
ながら、アドレス変換を行うように構成したので、通常
のTLB回路と同じエントリ数やウェイ数を保持したま
ま、つまりヒット率を低下させることなく、TLB回路
の活性化に伴う消費電力を低減できる。
ク図である。
ク図である。
る。
保持メモリ 11a、11b、11c、11d 物理ページアドレス
保持メモリ 12 メモリアレイ 15a、15b、15c、15d トライステートバッ
ファ 16 コントロール回路
Claims (6)
- 【請求項1】仮想アドレスと物理アドレスの対応を複数
セット記憶する第1のアドレス変換手段と、 少なくとも1つの仮想アドレスとこれに対応する物理ア
ドレスを記憶するアドレス記憶手段と;変換対象となる
仮想アドレスと前記アドレス記憶手段の仮想アドレスと
の対応を比較する比較器と;を備え、この比較器がアド
レス変換できると判断した場合は、前記比較器から前記
第1のアドレス変換手段の活性化を抑制する一致信号を
出力する共に、前記記憶手段から変換後の物理アドレス
を出力させ、アドレス変換ができないと判断した場合
は、前記第1のアドレス変換手段を活性化する不一致信
号を出力して、前記第1のアドレス変換手段から変換後
の物理アドレスを出力させる、第2のアドレス変換手段
と、 を備えることを特徴とするアドレス変換装置。 - 【請求項2】前記第1のアドレス変換手段が、複数ウェ
イを有するものとして記憶され、前記各ウェイごとに、
変換対象としての仮想アドレスと記憶された仮想アドレ
スとを比較する比較器を有し、前記第1のアドレス変換
手段が備える前記比較器の数よりも、前記第2のアドレ
ス変換手段が有する前記比較器の数を少ないものとし
た、請求項1のアドレス変換装置。 - 【請求項3】前記アドレス記憶手段に保持されている仮
想アドレスと物理アドレスの対応のすべてを前記第1の
アドレス変換手段が保持している、請求項2のアドレス
変換装置。 - 【請求項4】前記第1のアドレス変換手段がフルアソシ
アティブ方式のTLB回路である、請求項1のアドレス
変換装置。 - 【請求項5】仮想アドレスと物理アドレスの対応関係を
mセット記憶する第1の記憶回路を有し、前記仮想アド
レスを対応する前記物理アドレスに変換する、第1のア
ドレス変換回路と、 仮想アドレスと物理アドレスの対応関係を記憶する第2
の記憶回路であって、前記第1のアドレス変換回路で最
後に変換された仮想アドレスと物理アドレスとの対応関
係を記憶し、前記記憶された仮想アドレスは、前記第1
のアドレス変換回路が変換を実行する毎に更新される第
2の記憶回路と;変換対象としての仮想アドレスと、前
記第2のアドレス変換回路に記憶されている仮想アドレ
スとを比較する比較器と;を備える、第2のアドレス変
換回路と、を備え、 前記変換対象としての仮想アドレスが前記第2のアドレ
ス変換回路に記憶された前記仮想アドレスと一致したと
きには、前記第1のアドレス変換回路を活性化すること
なく前記変換対象としての仮想アドレスは前記第2のア
ドレス変換回路によって物理アドレスに変換され、 前記変換対象としての仮想アドレスが前記第2のアドレ
ス変換回路に記憶される前記仮想アドレスと一致しない
ときには、前記第1のアドレス変換回路が活性化される
ことにより前記変換対象としての仮想アドレスは物理ア
ドレスに変換され、さらに、 前記第2のアドレス変換回路から出力される変換された
物理アドレスを受け取るための第1の入力と、前記第1
のアドレス変換回路が活性化されたときに前記第1のア
ドレス変換回路から出力される変換された物理アドレス
を受け取るための第2の入力とを有するマルチプレクサ
と、を備え、 前記マルチプレクサは、前記比較器が一致信号を出力す
るときには前記第1の入力から変換された物理アドレス
を出力し、前記比較器が不一致信号を出力するときには
前記第2の入力から変換された物理アドレスを出力す
る、ことを特徴とする、アドレス変換回路。 - 【請求項6】仮想アドレスと物理アドレスの対応関係を
mセット記憶する第1の記憶回路を有し、前記仮想アド
レスを対応する前記物理アドレスに変換する、第1のア
ドレス変換回路と、 仮想アドレスと物理アドレスの対応関係のうち、前記第
1のアドレス変換回路で変換した最後のものとそれから
n番目のものにかけてのnセット記憶するn個の第2の
記憶回路であって、前記記憶されたnセットの仮想アド
レスと物理アドレスの対応関係は、前記第1のアドレス
変換回路が変換を実行する毎に更新される第2のアドレ
ス記憶回路と;n個の比較器であって、それぞれの比較
器が、前記第2の記憶回路の1つに対応し、且つ、前記
変換対象としての仮想アドレスと前記第2の記憶回路に
記憶された仮想アドレスと比較する、n個の比較器と、
を備え、 前記変換対象としての仮想アドレスが前記第2のアドレ
ス変換回路に記憶された前記仮想アドレスのどれかと一
致したときには、前記第1のアドレス変換回路を活性化
することなく前記変換対象としての仮想アドレスは前記
第2のアドレス変換回路によって物理アドレスに変換さ
れ、 前記変換対象としての仮想アドレスが前記第2のアドレ
ス変換回路に記憶される前記仮想アドレスのいずれとも
一致しないときには、前記第1のアドレス変換回路が活
性化されることにより前記変換対象としての仮想アドレ
スは物理アドレスに変換され、さらに、 前記第2のアドレス変換回路の前記第2の記憶回路から
出力される変換された物理アドレスを受け取るための複
数の第1の入力と、前記第1のアドレス変換回路が活性
化されたときに前記第1のアドレス変換回路から出力さ
れる変換された物理アドレスを受け取るための第2の入
力とを有するマルチプレクサと、を備え、 前記マルチプレクサは、前記比較器のうちの1つが一致
信号を出力するときにはその比較器に対応する前記第1
の入力から前記変換された物理アドレスを出力し、前記
比較器の全てが不一致信号を出力するときには前記第2
の入力から前記変換された物理アドレスを出力する、こ
とを特徴とする、アドレス変換回路。
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US6233667B1 (en) * | 1999-03-05 | 2001-05-15 | Sun Microsystems, Inc. | Method and apparatus for a high-performance embedded memory management unit |
US6678815B1 (en) * | 2000-06-27 | 2004-01-13 | Intel Corporation | Apparatus and method for reducing power consumption due to cache and TLB accesses in a processor front-end |
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US6938145B2 (en) * | 2002-12-04 | 2005-08-30 | Bull Hn Information Systems Inc. | Associative memory system with a multi-digit incrementable validity counter |
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US5526504A (en) * | 1993-12-15 | 1996-06-11 | Silicon Graphics, Inc. | Variable page size translation lookaside buffer |
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