JP3455061B2 - 薄膜コンデンサ - Google Patents
薄膜コンデンサInfo
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- JP3455061B2 JP3455061B2 JP14175797A JP14175797A JP3455061B2 JP 3455061 B2 JP3455061 B2 JP 3455061B2 JP 14175797 A JP14175797 A JP 14175797A JP 14175797 A JP14175797 A JP 14175797A JP 3455061 B2 JP3455061 B2 JP 3455061B2
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- Japan
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Description
【0001】
【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用、もしくは電源電圧の変動防止用に
供される、大容量、低インダクタンスの薄膜コンデンサ
に関するものである。
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用、もしくは電源電圧の変動防止用に
供される、大容量、低インダクタンスの薄膜コンデンサ
に関するものである。
【0002】
【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。
【0003】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、CPUチップ内のクロッ
ク周波数は100MHzから数百MHz、チップ間バス
のクロック周波数も30MHzから75MHzと高速化
が顕著である。
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、CPUチップ内のクロッ
ク周波数は100MHzから数百MHz、チップ間バス
のクロック周波数も30MHzから75MHzと高速化
が顕著である。
【0004】また、LSIの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらIC回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらIC回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。
【0005】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。
【0006】一方、IC回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。
【0007】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、100MHzから1GHzにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、100MHzから1GHzにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。
【0008】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。
このため、動作周波数が高くなるにつれ、素子の持つイ
ンダクタンスが供給すべき過渡電流を制限し、ロジック
回路側の電源電圧の瞬時低下、または新たな電圧ノイズ
を発生させる。結果として、ロジック回路上のエラーを
引き起こす。
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。
このため、動作周波数が高くなるにつれ、素子の持つイ
ンダクタンスが供給すべき過渡電流を制限し、ロジック
回路側の電源電圧の瞬時低下、または新たな電圧ノイズ
を発生させる。結果として、ロジック回路上のエラーを
引き起こす。
【0009】特に最近のLSIは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。
【0010】インダクタンスを減少させる方法は3つあ
る。第1は電流経路の長さを最小にする方法、第2は電
流経路をループ構造としループ断面積を最小にする方
法、第3は電流経路をn個に分配して実効的なインダク
タンスを1/nにする方法である。
る。第1は電流経路の長さを最小にする方法、第2は電
流経路をループ構造としループ断面積を最小にする方
法、第3は電流経路をn個に分配して実効的なインダク
タンスを1/nにする方法である。
【0011】第1の方法は、単位面積あたりの容量を増
加させて小型化を図ればよく、コンデンサ素子を薄膜化
することにより達成できる。大容量で高周波特性の良好
なコンデンサを得る目的で、特開昭60−94716号
公報には誘電体厚さを1μm以下に薄膜化したものが開
示されている。
加させて小型化を図ればよく、コンデンサ素子を薄膜化
することにより達成できる。大容量で高周波特性の良好
なコンデンサを得る目的で、特開昭60−94716号
公報には誘電体厚さを1μm以下に薄膜化したものが開
示されている。
【0012】第2の方法は、一本の電流経路が形成する
磁場を、近接する別の電流経路が形成する磁場により相
殺低減する効果であるから、コンデンサを形成する一対
の電極板、または電極層に流れる電流の向きをできるだ
け同一方向にしないようにすればよい。
磁場を、近接する別の電流経路が形成する磁場により相
殺低減する効果であるから、コンデンサを形成する一対
の電極板、または電極層に流れる電流の向きをできるだ
け同一方向にしないようにすればよい。
【0013】第3の方法では、分割したコンデンサを並
列接続することによって低インダクタンス化が図れる。
このようなコンデンサとして、特開平4−211191
号公報に薄膜誘電体層を利用したものが開示されてい
る。
列接続することによって低インダクタンス化が図れる。
このようなコンデンサとして、特開平4−211191
号公報に薄膜誘電体層を利用したものが開示されてい
る。
【0014】
【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として0.5mm×0.5
mm程度以上が必要であり、第1の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として0.5mm×0.5
mm程度以上が必要であり、第1の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。
【0015】また、第2の方法では正負の端子電極を同
一端面か、直交方向にする必要があり、実装上不利とな
る。
一端面か、直交方向にする必要があり、実装上不利とな
る。
【0016】第3の分割並列接続の方法では、基板内蔵
型では有利な手段となるが、実装の自由度はない。ま
た、通常の積層型コンデンサも並列接続であるが、電流
の向きが同一方向であるため、各電極電流が形成する磁
場が重畳される。つまり相互インダクタンスが大きくな
るため、実効的な全インダクタンスを十分に低減するこ
とはできなかった。従って、第2の手段を併せて採用す
る必要があったが、上述したとおり、端子電極の問題に
より実装上の問題があった。
型では有利な手段となるが、実装の自由度はない。ま
た、通常の積層型コンデンサも並列接続であるが、電流
の向きが同一方向であるため、各電極電流が形成する磁
場が重畳される。つまり相互インダクタンスが大きくな
るため、実効的な全インダクタンスを十分に低減するこ
とはできなかった。従って、第2の手段を併せて採用す
る必要があったが、上述したとおり、端子電極の問題に
より実装上の問題があった。
【0017】本発明は、実装が容易でかつ積層化が容易
な低インダクタンス構造を有する薄膜コンデンサを提供
することを目的とする。
な低インダクタンス構造を有する薄膜コンデンサを提供
することを目的とする。
【0018】
【課題を解決するための手段】本発明の薄膜コンデンサ
は、誘電体層の上面に第1電極層を、下面に第2電極層
を形成した第1容量素子と、誘電体層の上面に第2電極
層を、下面に第1電極層を形成した第2容量素子とを並
置するとともに、前記第1容量素子と第2容量素子の第
1電極層同士および第2電極層同士を、前記第1電極層
および前記第2電極層にそれぞれ形成された前記第1容
量素子と前記第2容量素子の間の接続端子電極同士を接
続することにより接続し、さらに最上層の前記第1、第
2電極層上に外部端子電極を形成してなるものである。
は、誘電体層の上面に第1電極層を、下面に第2電極層
を形成した第1容量素子と、誘電体層の上面に第2電極
層を、下面に第1電極層を形成した第2容量素子とを並
置するとともに、前記第1容量素子と第2容量素子の第
1電極層同士および第2電極層同士を、前記第1電極層
および前記第2電極層にそれぞれ形成された前記第1容
量素子と前記第2容量素子の間の接続端子電極同士を接
続することにより接続し、さらに最上層の前記第1、第
2電極層上に外部端子電極を形成してなるものである。
【0019】また、複数の電極層と複数の誘電体層とを
交互に積層してなり、前記電極層が下側から交互に第1
電極層または第2電極層とされた第1容量素子と、複数
の電極層と複数の誘電体層とを交互に積層してなり、前
記電極層が下側から交互に第2電極層または第1電極層
とされた第2容量素子とを並置するとともに、前記第1
容量素子と第2容量素子の第1電極層同士および第2電
極層同士を、前記第1電極層および前記第2電極層にそ
れぞれ形成された前記第1容量素子と前記第2容量素子
の間の接続端子電極同士を接続することにより接続し、
さらに最上層の前記第1、第2電極層上に外部端子電極
を形成してなるものである。
交互に積層してなり、前記電極層が下側から交互に第1
電極層または第2電極層とされた第1容量素子と、複数
の電極層と複数の誘電体層とを交互に積層してなり、前
記電極層が下側から交互に第2電極層または第1電極層
とされた第2容量素子とを並置するとともに、前記第1
容量素子と第2容量素子の第1電極層同士および第2電
極層同士を、前記第1電極層および前記第2電極層にそ
れぞれ形成された前記第1容量素子と前記第2容量素子
の間の接続端子電極同士を接続することにより接続し、
さらに最上層の前記第1、第2電極層上に外部端子電極
を形成してなるものである。
【0020】
【作用】本発明の薄膜コンデンサでは、一対の容量素子
を所定間隔を置いて並置しているため、一対の容量素子
には、同一平面内に第1電極層(例えば正電極層)およ
び第2電極層(例えば負電極層)が形成されることにな
り、これらの正電極層および負電極層の間隔を接近させ
て形成することができるので、電流経路が短くなり、イ
ンダクタンスを小さくすることができる。
を所定間隔を置いて並置しているため、一対の容量素子
には、同一平面内に第1電極層(例えば正電極層)およ
び第2電極層(例えば負電極層)が形成されることにな
り、これらの正電極層および負電極層の間隔を接近させ
て形成することができるので、電流経路が短くなり、イ
ンダクタンスを小さくすることができる。
【0021】また、個々の容量素子の正電極層と負電極
層を流れる電流の方向が逆方向となるため、発生するイ
ンダクタンスが打ち消しあって小さくすることができ
る。
層を流れる電流の方向が逆方向となるため、発生するイ
ンダクタンスが打ち消しあって小さくすることができ
る。
【0022】さらに、各電極層はその対向面に形成され
ている接続端子電極において接続することができるの
で、積層化が容易となる。外部との接点に用いる外部端
子電極は、最上層の電極層上に形成することができるの
で、実装が容易となる。
ている接続端子電極において接続することができるの
で、積層化が容易となる。外部との接点に用いる外部端
子電極は、最上層の電極層上に形成することができるの
で、実装が容易となる。
【0023】
【発明の実施の形態】本発明の単板型の薄膜コンデンサ
は、誘電体層の上下面に正電極層および負電極層を形成
してなる一対の容量素子を所定間隔を置いて対向配置す
るとともに、一対の容量素子の対向する位置に形成され
た電極層が異なる極性の電極層とされており、さらに一
対の容量素子の正電極層および負電極層に、それぞれ対
向する容量素子に向けて突出する接続端子電極が形成さ
れ、一対の容量素子において極性が同じ電極層の接続端
子電極同士を接続してなるものである。
は、誘電体層の上下面に正電極層および負電極層を形成
してなる一対の容量素子を所定間隔を置いて対向配置す
るとともに、一対の容量素子の対向する位置に形成され
た電極層が異なる極性の電極層とされており、さらに一
対の容量素子の正電極層および負電極層に、それぞれ対
向する容量素子に向けて突出する接続端子電極が形成さ
れ、一対の容量素子において極性が同じ電極層の接続端
子電極同士を接続してなるものである。
【0024】また、本発明の積層型の薄膜コンデンサ
は、複数の電極層と複数の誘電体層とを交互に積層して
なる一対の容量素子を所定間隔を置いて対向配置すると
ともに、電極層が積層方向に交互に正電極層または負電
極層とされ、かつ一対の容量素子の対向する位置に形成
された電極層が異なる極性の電極層とされており、さら
に一対の容量素子の正電極層および負電極層に、それぞ
れ対向する容量素子に向けて突出する接続端子電極が形
成され、一対の容量素子において極性が同じ電極層の接
続端子電極同士を接続してなるものである。
は、複数の電極層と複数の誘電体層とを交互に積層して
なる一対の容量素子を所定間隔を置いて対向配置すると
ともに、電極層が積層方向に交互に正電極層または負電
極層とされ、かつ一対の容量素子の対向する位置に形成
された電極層が異なる極性の電極層とされており、さら
に一対の容量素子の正電極層および負電極層に、それぞ
れ対向する容量素子に向けて突出する接続端子電極が形
成され、一対の容量素子において極性が同じ電極層の接
続端子電極同士を接続してなるものである。
【0025】本発明の単板型タイプの薄膜コンデンサ
は、図1乃至図3に示すように、誘電体層1の上下面に
正電極層2(第1電極層)および負電極層3(第2電極
層)を形成してなる一対の容量素子A、Bが対向して並
置されている。一対の容量素子A、Bの対向する位置に
形成された電極層は異なる極性の電極層とされている。
は、図1乃至図3に示すように、誘電体層1の上下面に
正電極層2(第1電極層)および負電極層3(第2電極
層)を形成してなる一対の容量素子A、Bが対向して並
置されている。一対の容量素子A、Bの対向する位置に
形成された電極層は異なる極性の電極層とされている。
【0026】容量素子A、Bは、基板4の上面に形成さ
れている。
れている。
【0027】即ち、容量素子Aは、誘電体層1の下面に
正電極層2が、上面に負電極層3が形成されており、容
量素子Bは、誘電体層1の下面に負電極層3が、上面に
正電極層2が形成されている。そして、容量素子A、B
が所定間隔を置いて並置されており、容量素子Aの正電
極層2と同一平面には容量素子Bの負電極層3が、容量
素子Aの負電極層3と同一平面には容量素子Bの正電極
層2が形成されることになる。
正電極層2が、上面に負電極層3が形成されており、容
量素子Bは、誘電体層1の下面に負電極層3が、上面に
正電極層2が形成されている。そして、容量素子A、B
が所定間隔を置いて並置されており、容量素子Aの正電
極層2と同一平面には容量素子Bの負電極層3が、容量
素子Aの負電極層3と同一平面には容量素子Bの正電極
層2が形成されることになる。
【0028】正電極層2および負電極層3は、図4に示
すように、長方形状とされ、誘電体層1は、この誘電体
層1の下面に形成された正電極層2または負電極層3を
被覆するような大きさの長方形状とされている。誘電体
層1同士は、所定間隔を置いて離間されている。誘電体
層1の上面に形成された正電極層2または負電極層3
は、誘電体層1の下面に形成された正電極層2または負
電極層3と同一形状、同一寸法とされている。
すように、長方形状とされ、誘電体層1は、この誘電体
層1の下面に形成された正電極層2または負電極層3を
被覆するような大きさの長方形状とされている。誘電体
層1同士は、所定間隔を置いて離間されている。誘電体
層1の上面に形成された正電極層2または負電極層3
は、誘電体層1の下面に形成された正電極層2または負
電極層3と同一形状、同一寸法とされている。
【0029】誘電体層1の厚みは、0.1〜1μm、大
きさは、縦1.2mm、横1.2mmの大きさとされ、
電極層2、3の厚みは、0.1〜1μm、大きさは、縦
1.0mm、横0.3mmの大きさとされている。
きさは、縦1.2mm、横1.2mmの大きさとされ、
電極層2、3の厚みは、0.1〜1μm、大きさは、縦
1.0mm、横0.3mmの大きさとされている。
【0030】そして、一対の容量素子A、Bの正電極層
2および負電極層3には、それぞれ対向する容量素子
A、Bに向けて突出する接続端子電極5が形成され、極
性が同じ電極層2、3の接続端子電極5同士が接続され
ている。
2および負電極層3には、それぞれ対向する容量素子
A、Bに向けて突出する接続端子電極5が形成され、極
性が同じ電極層2、3の接続端子電極5同士が接続され
ている。
【0031】正電極層2同士が接続された正電極接続部
7と、負電極層3同士が接続された負電極接続部8とは
所定間隔を置いて離間され、これにより絶縁されてい
る。この正電極接続部7と負電極接続部8との間に、誘
電体層1と同一材料を充填しても良い。この場合には、
一対の容量素子A、Bの誘電体層1が連結され、平面的
に見るとH形状とされる。正電極層2および負電極層3
の間であって、正電極接続部7と負電極接続部8との間
に該当する部分にも、誘電体層1と同一材料を充填して
も良い。
7と、負電極層3同士が接続された負電極接続部8とは
所定間隔を置いて離間され、これにより絶縁されてい
る。この正電極接続部7と負電極接続部8との間に、誘
電体層1と同一材料を充填しても良い。この場合には、
一対の容量素子A、Bの誘電体層1が連結され、平面的
に見るとH形状とされる。正電極層2および負電極層3
の間であって、正電極接続部7と負電極接続部8との間
に該当する部分にも、誘電体層1と同一材料を充填して
も良い。
【0032】本発明の薄膜コンデンサは、図示しない
が、外部電極端子が、例えば、容量素子A、Bに最外表
面に形成された正電極層2および負電極層3にハンダ等
により接続され、これにより容量が取り出される。
が、外部電極端子が、例えば、容量素子A、Bに最外表
面に形成された正電極層2および負電極層3にハンダ等
により接続され、これにより容量が取り出される。
【0033】本発明で用いられる基板4としては、アル
ミナ、サファイア、MgO単結晶、SrTiO3 単結
晶、チタン被覆シリコン、または銅(Cu)、ニッケル
(Ni)、チタン(Ti)、スズ(Sn)、ステンレス
スティール(SUS)薄膜もしくは薄板が望ましい。特
に、薄膜との反応性が小さく、安価で強度が大きく、か
つ誘電体膜または電極膜の結晶性という点からアルミ
ナ、サファイアが望ましく、高周波領域における低抵抗
化の点で銅(Cu)薄板または銅(Cu)薄膜が望まし
い。
ミナ、サファイア、MgO単結晶、SrTiO3 単結
晶、チタン被覆シリコン、または銅(Cu)、ニッケル
(Ni)、チタン(Ti)、スズ(Sn)、ステンレス
スティール(SUS)薄膜もしくは薄板が望ましい。特
に、薄膜との反応性が小さく、安価で強度が大きく、か
つ誘電体膜または電極膜の結晶性という点からアルミ
ナ、サファイアが望ましく、高周波領域における低抵抗
化の点で銅(Cu)薄板または銅(Cu)薄膜が望まし
い。
【0034】また、本発明の電極層は、白金(Pt)、
金(Au)、パラジウム(Pd)、銅(Cu)薄膜等が
あり、これらのうちでも白金(Pt)と金(Au)薄膜
や低抵抗の銅(Cu)薄膜が最適である。Pt、Auは
誘電体との反応性が小さく、また酸化されにくい為、誘
電体との界面に低誘電率相が形成されにくい為である。
金(Au)、パラジウム(Pd)、銅(Cu)薄膜等が
あり、これらのうちでも白金(Pt)と金(Au)薄膜
や低抵抗の銅(Cu)薄膜が最適である。Pt、Auは
誘電体との反応性が小さく、また酸化されにくい為、誘
電体との界面に低誘電率相が形成されにくい為である。
【0035】さらに、誘電体層は、高周波領域において
高誘電率を有するものであれば良いが、その膜厚は1μ
m以下が望ましい。また、誘電体層は、例えば、金属元
素としてPb、Mg、Nbを含むペロブスカイト型複合
酸化物結晶からなる誘電体薄膜であって、測定周波数3
00MHz(室温)での比誘電率が1000以上の誘電
体薄膜が望ましい。尚、本発明においてはPb、Mg、
Nbを含むペロブスカイト型複合酸化物結晶からなる誘
電体薄膜以外の、例えば、Ba、Tiを含むペロブスカ
イト型複合酸化物結晶、PZT、PLZT、SrTiO
3 、Ta2 O5等でも良く、特に限定されるものではな
い。このような誘電体層は、PVD法、CVD法、ゾル
ゲル法等の公知の方法により作製される。
高誘電率を有するものであれば良いが、その膜厚は1μ
m以下が望ましい。また、誘電体層は、例えば、金属元
素としてPb、Mg、Nbを含むペロブスカイト型複合
酸化物結晶からなる誘電体薄膜であって、測定周波数3
00MHz(室温)での比誘電率が1000以上の誘電
体薄膜が望ましい。尚、本発明においてはPb、Mg、
Nbを含むペロブスカイト型複合酸化物結晶からなる誘
電体薄膜以外の、例えば、Ba、Tiを含むペロブスカ
イト型複合酸化物結晶、PZT、PLZT、SrTiO
3 、Ta2 O5等でも良く、特に限定されるものではな
い。このような誘電体層は、PVD法、CVD法、ゾル
ゲル法等の公知の方法により作製される。
【0036】以上のように構成された薄膜コンデンサで
は、一対の容量素子A、Bが対向して形成されているた
め、一対の容量素子A、Bには、同一平面内には正電極
層2および負電極層3が所定間隔を置いて形成されるこ
とになり、これらの正電極層2および負電極層3の間隔
を接近させて形成することができるので、電流経路が短
くなり、インダクタンスを小さくすることができる。
は、一対の容量素子A、Bが対向して形成されているた
め、一対の容量素子A、Bには、同一平面内には正電極
層2および負電極層3が所定間隔を置いて形成されるこ
とになり、これらの正電極層2および負電極層3の間隔
を接近させて形成することができるので、電流経路が短
くなり、インダクタンスを小さくすることができる。
【0037】また、個々の容量素子における正電極層2
および負電極層3を流れる電流の方向が逆方向となるた
め、各正電極層2および負電極層3でインダクタンスが
打ち消しあい、発生するインダクタンスを小さくするこ
とができる。
および負電極層3を流れる電流の方向が逆方向となるた
め、各正電極層2および負電極層3でインダクタンスが
打ち消しあい、発生するインダクタンスを小さくするこ
とができる。
【0038】また、外部との接点に用いる外部端子電極
は、最上層の電極層2、3上に形成することができるの
で、実装が容易となる。
は、最上層の電極層2、3上に形成することができるの
で、実装が容易となる。
【0039】本発明の積層タイプの薄膜コンデンサを図
5により説明する。この図5によれば、図1に示した単
板型タイプの薄膜コンデンサに対して、さらに誘電体層
と電極層を積層したものである。
5により説明する。この図5によれば、図1に示した単
板型タイプの薄膜コンデンサに対して、さらに誘電体層
と電極層を積層したものである。
【0040】即ち、電極層2、3と誘電体層1を交互に
積層してなる一対の容量素子A、Bを並置し、これらの
容量素子A、Bでは、電極層2、3が積層方向に交互に
正電極層2および負電極層3とされている。一対の容量
素子A、Bの対向する位置に形成された電極層2、3は
異なる極性の電極層2、3とされており、一対の容量素
子A、Bの正電極層2および負電極層3には、それぞれ
対向する容量素子A、Bに向けて突出する接続端子電極
5が形成されている。極性が同じ電極層2、3の接続端
子電極5同士は電気的に接続されている。
積層してなる一対の容量素子A、Bを並置し、これらの
容量素子A、Bでは、電極層2、3が積層方向に交互に
正電極層2および負電極層3とされている。一対の容量
素子A、Bの対向する位置に形成された電極層2、3は
異なる極性の電極層2、3とされており、一対の容量素
子A、Bの正電極層2および負電極層3には、それぞれ
対向する容量素子A、Bに向けて突出する接続端子電極
5が形成されている。極性が同じ電極層2、3の接続端
子電極5同士は電気的に接続されている。
【0041】本発明の薄膜コンデンサは、一般には、上
記のように、基板表面に形成されて用いられるが、基板
内に内蔵して用いることもできる。基板内に内蔵する場
合には、外部電極端子は、例えば、基板内に形成された
スルーホール導体とされ、これにより容量が取り出され
る。
記のように、基板表面に形成されて用いられるが、基板
内に内蔵して用いることもできる。基板内に内蔵する場
合には、外部電極端子は、例えば、基板内に形成された
スルーホール導体とされ、これにより容量が取り出され
る。
【0042】また、電極層2、3の形状を長方形状とし
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。
【0043】尚、上記に示した本発明の薄膜コンデンサ
を複数個連結させて用いても良い。
を複数個連結させて用いても良い。
【0044】このような場合には、電流経路がn個に分
配され、実効的なインダクタンスはさらに1/n倍とな
る。このような薄膜コンデンサを基板に内蔵しても良
い。
配され、実効的なインダクタンスはさらに1/n倍とな
る。このような薄膜コンデンサを基板に内蔵しても良
い。
【0045】
実施例1
電極層及び誘電体層の形成は全て高周波マグネトロンス
パッタ法を用いた。スパッタ用ガスとしてプロセスチャ
ンバー内にArガスを導入し、真空排気により圧力は
6.7Paに維持した。
パッタ法を用いた。スパッタ用ガスとしてプロセスチャ
ンバー内にArガスを導入し、真空排気により圧力は
6.7Paに維持した。
【0046】プロセスチャンバー内には基板ホルダーと
3個のターゲットホルダーが設置され、3種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は60mmに固定した。
3個のターゲットホルダーが設置され、3種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は60mmに固定した。
【0047】基板ホルダーとターゲット間には外部の高
周波電源により13.56MHzの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。
周波電源により13.56MHzの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。
【0048】高周波電圧の印可は3個のターゲットに独
立に可能であり、本実施例では基板に最近接のターゲッ
トにのみ印可してプラズマを生成した。基板ホルダーは
ヒータによる加熱機構を有しており、スパッタ成膜中の
基板温度は一定となるよう制御した。
立に可能であり、本実施例では基板に最近接のターゲッ
トにのみ印可してプラズマを生成した。基板ホルダーは
ヒータによる加熱機構を有しており、スパッタ成膜中の
基板温度は一定となるよう制御した。
【0049】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ0.05mmの金属マスクが3種類
設置されており、成膜パターンに応じて必要なマスクが
基板成膜面にセットできる構造とした。
ーゲット側には厚さ0.05mmの金属マスクが3種類
設置されており、成膜パターンに応じて必要なマスクが
基板成膜面にセットできる構造とした。
【0050】先ず、厚さ0.25mmのアルミナ焼結体
基板上に第1のマスクパターンで白金ターゲットのスパ
ッタにより、図4(a)に示すような接続端子電極を有
する一対の電極層を形成し、続いてターゲットにPb
(Mg1/3 Nb2/3 )O3 焼結体を用い、第2のマスク
パターンをセットし、基板温度535℃、高周波電力2
00Wの条件で、図4(b)に示すような接続端子電極
を有する一対の誘電体層を形成した。次に第3のマスク
パターンをセットし、白金ターゲットのスパッタにより
図4(c)に示すような一対の電極層を形成した。電極
層の外形部の面積は0.6mm2 とした。
基板上に第1のマスクパターンで白金ターゲットのスパ
ッタにより、図4(a)に示すような接続端子電極を有
する一対の電極層を形成し、続いてターゲットにPb
(Mg1/3 Nb2/3 )O3 焼結体を用い、第2のマスク
パターンをセットし、基板温度535℃、高周波電力2
00Wの条件で、図4(b)に示すような接続端子電極
を有する一対の誘電体層を形成した。次に第3のマスク
パターンをセットし、白金ターゲットのスパッタにより
図4(c)に示すような一対の電極層を形成した。電極
層の外形部の面積は0.6mm2 とした。
【0051】作製した積層型薄膜コンデンサの1MHz
から1.8GHzでのインピーダンス特性を、インピー
ダンスアナライザー(ヒュウレットパッカード社製HP
4291A)を用いて測定した結果、容量成分は12.
5nF、インダクタンス成分150pHの値を得た。ま
た上記測定後、薄膜コンデンサの断面をSEM観察した
ところ、各誘電体層の厚さは0.3μmであった。
から1.8GHzでのインピーダンス特性を、インピー
ダンスアナライザー(ヒュウレットパッカード社製HP
4291A)を用いて測定した結果、容量成分は12.
5nF、インダクタンス成分150pHの値を得た。ま
た上記測定後、薄膜コンデンサの断面をSEM観察した
ところ、各誘電体層の厚さは0.3μmであった。
【0052】尚、比較例として、図6に示すような、従
来の一般的な薄膜コンデンサの構造とする以外、例えば
電極層の面積等の条件を上記と同様にして作製し、容量
成分とインダクタンス成分を測定したところ、容量成分
は12.6nF、インダクタンス成分380pHの値を
得た。尚、図6において、従来の薄膜コンデンサは、基
板20の上面に正電極層21、誘電体層22、負電極層
23を順次積層して構成され、正電極層21、負電極層
23には反対側に容量取出部24が形成されている。
来の一般的な薄膜コンデンサの構造とする以外、例えば
電極層の面積等の条件を上記と同様にして作製し、容量
成分とインダクタンス成分を測定したところ、容量成分
は12.6nF、インダクタンス成分380pHの値を
得た。尚、図6において、従来の薄膜コンデンサは、基
板20の上面に正電極層21、誘電体層22、負電極層
23を順次積層して構成され、正電極層21、負電極層
23には反対側に容量取出部24が形成されている。
【0053】実施例2
実施例1と全く同様にして誘電体10層の積層薄膜コン
デンサを作製し、実施例1と同様の方法で評価したとこ
ろ、容量成分は126.1nF、インダクタンス成分1
40pHの値を得た。また上記測定後、積層型薄膜コン
デンサの断面SEM観察したところ、各誘電体層の厚さ
は0.3μmであった。
デンサを作製し、実施例1と同様の方法で評価したとこ
ろ、容量成分は126.1nF、インダクタンス成分1
40pHの値を得た。また上記測定後、積層型薄膜コン
デンサの断面SEM観察したところ、各誘電体層の厚さ
は0.3μmであった。
【0054】実施例3
基板材、電極材、電極形成方法、形状、及び寸法は実施
例1と全く同様にして、誘電体膜のみをゾルゲル法によ
り形成した。ゾルゲル法による膜の作製手順は以下のと
おりとした。
例1と全く同様にして、誘電体膜のみをゾルゲル法によ
り形成した。ゾルゲル法による膜の作製手順は以下のと
おりとした。
【0055】酢酸MgとNbエトキシドを1:2のモル
比で秤量し、2−メトキシエタノ−ル中で還流操作(1
24℃で24時間)を行い、MgNb複合アルコキシド
溶液(Mg=4.95mmol、Nb10.05mmo
l、2−メトキシエタノ−ル150mmol)を合成し
た。次に酢酸鉛(無水物)15mmolと150mmo
lの2−メトキシエタノ−ルを混合し、120℃での蒸
留操作により、Pb前駆体溶液を合成した。
比で秤量し、2−メトキシエタノ−ル中で還流操作(1
24℃で24時間)を行い、MgNb複合アルコキシド
溶液(Mg=4.95mmol、Nb10.05mmo
l、2−メトキシエタノ−ル150mmol)を合成し
た。次に酢酸鉛(無水物)15mmolと150mmo
lの2−メトキシエタノ−ルを混合し、120℃での蒸
留操作により、Pb前駆体溶液を合成した。
【0056】MgNb前駆体溶液とPb前駆体溶液をモ
ル比Pb:(Mg+Nb)=1:1になるよう混合し、
室温で十分撹拌し、Pb(Mg1/3 Nb2/3 )O3 (P
MN)前駆体溶液を合成した。
ル比Pb:(Mg+Nb)=1:1になるよう混合し、
室温で十分撹拌し、Pb(Mg1/3 Nb2/3 )O3 (P
MN)前駆体溶液を合成した。
【0057】この溶液の濃度を2−メトキシエタノ−ル
で約3倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコ−タ−で塗布し、乾燥させた
後、300℃で熱処理を1分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、8
30℃で1分間(大気中)の焼成を行い、Pb(Mg
1/3Nb2/3 )O3 薄膜を得た。
で約3倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコ−タ−で塗布し、乾燥させた
後、300℃で熱処理を1分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、8
30℃で1分間(大気中)の焼成を行い、Pb(Mg
1/3Nb2/3 )O3 薄膜を得た。
【0058】得られた上記誘電体薄膜の上にレジストを
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例1と同様のパターン形状に誘電体膜のパターニング
を行い、実施例1と同様の薄層コンデンサを作製した。
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例1と同様のパターン形状に誘電体膜のパターニング
を行い、実施例1と同様の薄層コンデンサを作製した。
【0059】作製した積層型薄膜コンデンサの1MHz
から1.8GHzでのインピーダンス特性を、インピー
ダンスアナライザー(ヒュウレットパッカード社製HP
4291A)を用いて測定した。その結果、容量成分は
50.2nF、インダクタンス成分160pHの値を得
た。また上記測定後、積層薄膜コンデンサの断面SEM
観察したところ、各誘電体層の厚さは0.5μmであっ
た。
から1.8GHzでのインピーダンス特性を、インピー
ダンスアナライザー(ヒュウレットパッカード社製HP
4291A)を用いて測定した。その結果、容量成分は
50.2nF、インダクタンス成分160pHの値を得
た。また上記測定後、積層薄膜コンデンサの断面SEM
観察したところ、各誘電体層の厚さは0.5μmであっ
た。
【0060】
【発明の効果】以上詳述した様に、本発明の薄膜コンデ
ンサでは、同一平面内に第1電極層(正電極層)と第2
電極層(負電極層)を形成しているため、これらの正電
極層と負電極層の間隔を接近させて形成することがで
き、電流経路が短くなり、インダクタンスを小さくする
ことができる。また、各電極層は接続端子電極において
接続することができるので、積層化が容易となる。さら
に、外部との接点に用いる外部端子電極は、最上層の電
極層上に形成することができるので、実装が容易とな
る。従って、本発明によれば、積層化および実装が容易
な、低インダクタンスの薄膜コンデンサを提供すること
ができる。
ンサでは、同一平面内に第1電極層(正電極層)と第2
電極層(負電極層)を形成しているため、これらの正電
極層と負電極層の間隔を接近させて形成することがで
き、電流経路が短くなり、インダクタンスを小さくする
ことができる。また、各電極層は接続端子電極において
接続することができるので、積層化が容易となる。さら
に、外部との接点に用いる外部端子電極は、最上層の電
極層上に形成することができるので、実装が容易とな
る。従って、本発明によれば、積層化および実装が容易
な、低インダクタンスの薄膜コンデンサを提供すること
ができる。
【図1】本発明の薄膜コンデンサを示す分解斜視図であ
る。
る。
【図2】本発明の薄膜コンデンサの平面図である。
【図3】図2の正電極接続部近傍の側面図である。
【図4】電極層と誘電体層を示す平面図である。
【図5】積層タイプの薄膜コンデンサを示す分解斜視図
である。
である。
【図6】従来の薄膜コンデンサを示す分解斜視図であ
る。
る。
1・・・誘電体層
2・・・正電極層(第1電極層)
3・・・負電極層(第2電極層)
4・・・基板
5・・・接続端子電極
A、B・・・容量素子
7・・・正電極接続部
8・・・負電極接続部
Claims (2)
- 【請求項1】誘電体層の上面に第1電極層を、下面に第
2電極層を形成した第1容量素子と、誘電体層の上面に
第2電極層を、下面に第1電極層を形成した第2容量素
子とを並置するとともに、前記第1容量素子と第2容量
素子の第1電極層同士および第2電極層同士を、前記第
1電極層および前記第2電極層にそれぞれ形成された前
記第1容量素子と前記第2容量素子の間の接続端子電極
同士を接続することにより接続し、さらに最上層の前記
第1、第2電極層上に外部端子電極を形成してなること
を特徴とする薄膜コンデンサ。 - 【請求項2】複数の電極層と複数の誘電体層とを交互に
積層してなり、前記電極層が下側から交互に第1電極層
または第2電極層とされた第1容量素子と、複数の電極
層と複数の誘電体層とを交互に積層してなり、前記電極
層が下側から交互に第2電極層または第1電極層とされ
た第2容量素子とを並置するとともに、前記第1容量素
子と第2容量素子の第1電極層同士および第2電極層同
士を、前記第1電極層および前記第2電極層にそれぞれ
形成された前記第1容量素子と前記第2容量素子の間の
接続端子電極同士を接続することにより接続し、さらに
最上層の前記第1、第2電極層上に外部端子電極を形成
してなることを特徴とする薄膜コンデンサ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14175797A JP3455061B2 (ja) | 1997-05-30 | 1997-05-30 | 薄膜コンデンサ |
US09/087,063 US6104597A (en) | 1997-05-30 | 1998-05-29 | Thin-film capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14175797A JP3455061B2 (ja) | 1997-05-30 | 1997-05-30 | 薄膜コンデンサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10335179A JPH10335179A (ja) | 1998-12-18 |
JP3455061B2 true JP3455061B2 (ja) | 2003-10-06 |
Family
ID=15299493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14175797A Expired - Fee Related JP3455061B2 (ja) | 1997-05-30 | 1997-05-30 | 薄膜コンデンサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3455061B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011014965B4 (de) * | 2011-03-24 | 2014-11-13 | Epcos Ag | Elektrisches Vielschichtbauelement |
-
1997
- 1997-05-30 JP JP14175797A patent/JP3455061B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10335179A (ja) | 1998-12-18 |
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