JP2000196374A - Δς変調を用いるスイッチング増幅器 - Google Patents
Δς変調を用いるスイッチング増幅器Info
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Abstract
信号に応答して、定電圧スイッチ24内の半導体電力増
幅素子が飽和域で動作し、電源からの高電圧をスイッチ
ングし、LPF25によって平滑化することで、音響信
号を高効率で増幅するようにしたスイッチング増幅器2
1において、デジタル1ビット信号の入力を可能にす
る。 【解決手段】 1ビット信号源22から、前記1ビット
信号とともに、該1ビット信号の生成に使用されたクロ
ック信号を取込み、タイミング制御回路31によって作
成された前記1ビット信号に同期したタイミング信号に
応答して、マッチングブロック32が入力1ビット信号
をサンプリングし、加算器33において、後段側のΔΣ
変調回路23および定電圧スイッチ24の動作を前記タ
イミング信号によって規定して得られたフィードバック
信号が減算されるようにする。
Description
て好適に実施され、該音響信号などを高効率で増幅する
ことができるΔΣ変調を用いるスイッチング増幅器に関
する。
用いるスイッチング増幅器1の電気的構成を示すブロッ
ク図である。アナログ信号源2からのアナログの入力音
声信号は、該スイッチング増幅器1に入力され、まずΔ
Σ変調回路3によって、1ビットデジタル信号に変換さ
れる。
で示すように、入力された前記音声信号を順次積分して
ゆく縦属接続された高次の積分器と、各積分器からの出
力を相互に加算する加算器とを備えて構成される積分器
・加算器群4と、前記積分器・加算器群4の前記加算器
からの出力を1ビット信号に量子化する量子化器5と、
量子化器5からの前記1ビット信号を1ビットだけ遅延
する遅延器6と、遅延器6からの1ビット信号をデジタ
ル/アナログ変換するデジタル/アナログ変換器7と、
前記アナログ信号源2からの入力音声信号から前記デジ
タル/アナログ変換器7からフィードバックされる音声
信号を減算する加算器8とを備えて構成されている。こ
れによって、量子化器5からの1ビット信号が入力アナ
ログ音声信号に対応したものとなるように、フィードバ
ック制御が実現されている。
電圧スイッチ9に与えられ、作成された前記1ビット信
号に対応した所定の定電圧のパルス信号は、ローパスフ
ィルタ10でアナログ音声信号に復調された後出力さ
れ、スピーカ11によって音響化される。
1は、従来の増幅器のように半導体電力増幅素子の線形
域(不飽和域)を使用するのではなく、定電圧スイッチ
9に使用される前記半導体電力増幅素子を非線形域(飽
和域)で使用するので、極めて高効率に電力増幅を行う
ことができるという利点を有している。
によって得られる1ビット信号は、前記積分器・加算器
群4における積分器や加算器の係数を適宜選択すること
によって、有効周波数帯域を広くしたり、またはダイナ
ミックレンジを広くしたりするなどの、音源等に合わせ
た周波数特性を設定できるという優れた特徴を有してい
る。このため、CD(コンパクトディスク)やDVD
(デジタルビデオディスク)の新しい規格では、この1
ビット信号が採用され、来年から製品化が始まろうとし
ている。
へ、直接、1ビット信号を入力することが要望されるけ
れども、この場合、フィードバックループのデジタル/
アナログ変換器7を削除し、単に加算器8へ1ビット信
号をフィードバックしても、そのフィードバックされた
1ビット信号の立上がりまたは立下がりタイミングと、
信号源からの入力音声信号の立上がりまたは立下がりタ
イミングと、積分器・加算器群4のサンプリングタイミ
ングとが相互に一致しておらず、正常な動作を行うこと
ができないという問題がある。
て正常動作を行うことができるΔΣ変調を用いるスイッ
チング増幅器を提供することである。
Σ変調を用いるスイッチング増幅器は、ΔΣ変調回路が
入力信号をΔΣ変調し、その変調信号に応答してスイッ
チング回路が電源からの予め定める定電圧をスイッチン
グし、そのスイッチング出力をローパスフィルタによっ
てアナログ変換して出力するΔΣ変調を用いるスイッチ
ング増幅器において、前記入力信号を1ビット信号と
し、入力信号源からのクロック信号に応答して、前記Δ
Σ変調回路およびスイッチング回路の動作タイミングを
規定するタイミング信号を生成するタイミング制御回路
と、前記スイッチング回路の出力信号をΔΣ変調回路の
入力段の加算器にフィードバックするフィードバックル
ープと、前記ΔΣ変調回路の前段側に介在され、入力1
ビット信号に対応して、前記タイミング信号によって時
間軸が規定された単位パルスを前記ΔΣ変調回路に入力
するマッチング回路とを含むことを特徴とする。
には、音声信号などのΔΣ変調をすべき入力信号として
1ビット信号が入力されるとともに、これに合わせてク
ロック入力端子が設けられ、前記入力信号源からのクロ
ック信号が、このクロック入力端子からタイミング制御
回路へ入力される。このタイミング制御回路によって生
成されたタイミング信号によって、ΔΣ変調回路内の積
分器・加算器群および量子化器のサンプリングタイミン
グが規定されるとともに、スイッチング回路のON/O
FFタイミングが規定される。これによって、前記ΔΣ
変調回路の入力段の加算器に、量子化器の出力側から、
またはスイッチング回路の出力側からアッテネータを介
して与えられるフィードバック信号のタイミングも規定
されることになる。
ング回路によって、前記タイミング信号に応答して時間
軸が規定された正確な単位パルスに生成されており、こ
れによって、加算器では、前記単位パルスとフィードバ
ック信号とのタイミングが一致し、1ビット信号入力に
対して、スイッチング増幅器としての正常な動作を実現
することができる。
いるスイッチング増幅器は、前記入力1ビット信号の量
子化ノイズレベルを検出するノイズレベル検出手段と、
前記ΔΣ変調回路における各係数の複数種類の組合せ毎
に、該ΔΣ変調回路による量子化ノイズレベルを予め記
憶しており、前記ノイズレベル検出手段の検出結果に応
答して、所望とするダイナミックレンジ内で、ΔΣ変調
回路による量子化ノイズレベルが入力1ビット信号の量
子化ノイズレベルよりも小さくなるように、前記ΔΣ変
調回路における係数の組合せを選択する係数選択手段と
をさらに備えることを特徴とする。
に、入力信号を1ビット信号とすることによって、該入
力1ビット信号およびスイッチング増幅器のそれぞれ
に、量子化ノイズ特性を有していることになる。前述の
ように、ΔΣ変調回路内の積分器や加算器の係数を変更
することによって、この量子化ノイズ特性を変更するこ
とは可能であり、係数選択手段は、所望とするダイナミ
ックレンジ内では、スイッチング増幅器側の量子化ノイ
ズレベルが、入力1ビット信号の量子化ノイズレベルよ
りも小さくなるように、前記係数の組合わせの選択を行
う。
帯域までで、量子化ノイズレベルがピーク値、たとえば
V1となる周波数を、たとえばF1とするとき、前記ダ
イナミックレンジは前記ピーク値V1によって規定され
るレベルとなり、入力1ビット信号の前記所望周波数帯
域外の周波数、たとえばF2において量子化ノイズレベ
ルのピーク値、たとえばV2が現れているとき、スイッ
チング増幅器側では、このピーク値V2を超えていて
も、前記所望周波数帯域内では前記ピーク値V1によっ
て規定されるレベルを超えないように、前記係数の組合
わせが選択される。
は、スイッチング増幅器側の量子化ノイズレベルが入力
1ビット信号の量子化ノイズレベルを上回ることなく、
少なくとも、該入力1ビット信号のダイナミックレンジ
を確保することができる。
調を用いるスイッチング増幅器では、たとえば図3で示
されるように、前記マッチング回路は、コンデンサと、
定電圧源と、入力1ビット信号の前半の1/2周期に前
記コンデンサを前記定電圧源に接続する第1のスイッチ
と、入力1ビット信号の後半の1/2周期に前記コンデ
ンサの正負各端子を正負各出力ラインにそれぞれ接続す
る第2のスイッチと、前記入力1ビット信号に応答して
選択的に駆動され、前記正負各出力ラインを一対の出力
端子に、一方の極性または他方の極性で接続する第3の
スイッチとを備えて構成され、前記単位パルスの積分値
が、前記ΔΣ変調回路における入力段の加算器において
減算されるフィードバックループによるフィードバック
値の積分値に対して、発振限界によって決定される予め
定める割合だけ小さいことを特徴とする。
1ビット信号の前半の1/2周期に、定電圧源によって
正確に所定電圧まで充電されており、この電圧が、後半
の1/2周期に、一対の出力端子間に、一方の極性また
は他方の極性で出力されることになる。すなわち、たと
えば定電圧源の電圧を+5Vとするとき、出力端子に
は、+5Vまたは−5Vが出力されることになる。した
がって、該出力端子からは、正確な前記単位パルスが出
力されることになる。
ク値の積分値に対して予め定める割合だけ小さくなるよ
うに、フィードバックループに介在されるアッテネータ
などによって調整されており、したがってΔΣ変調回路
内の積分器・加算器群への入力過多による発振を防止す
ることができる。
いるスイッチング増幅器では、前記タイミング制御回路
は、前記入力信号源からのクロック信号を取込み、ジッ
タ成分を除去するPLL回路と、前記PLL回路とPL
Lループを形成し、PLL回路の出力信号の周波数を予
め定める整数倍にする倍数器と、前記倍数器からの出力
の切換りタイミングを規定する位相調整器とを備えて構
成され、前記クロック信号の整数倍の周波数のタイミン
グ信号を生成することを特徴とする。
ずPLL回路においてジッタ成分が除去される。前記P
LL回路の出力信号に対して、倍数器は所定整数倍の信
号を発振しており、前記PLL回路には、倍数器の逆数
に対応した分周器が形成されており、こうして形成され
るPLLループからは、波長が一定で、前記クロック信
号の整数倍の信号が出力されることになる。この信号
は、位相調整器においてタイミングが調整され、前記タ
イミング信号として出力されることになる。こうして、
入力1ビット信号の精度を損なうことなく、ΔΣ変調回
路側でオーバーサンプリングを実現し、前記入力1ビッ
ト信号の伝送帯域よりも広い帯域を確保することができ
る。
1〜図6に基づいて説明すれば、以下の通りである。
ング増幅器21の電気的構成を示すブロック図である。
本発明のスイッチング増幅器21は、1ビット信号源2
2からの1ビット信号を直接入力可能とするものであ
り、このため1ビット信号源22からは、1ビット信号
が出力されるとともに、その1ビット信号の生成に使用
されたクロック信号が出力される。このスイッチング増
幅器21において、ΔΣ変調回路23は定電圧スイッチ
24を備えて構成されており、量子化器35によって得
られた1ビット信号に応答して、前記定電圧スイッチ2
4が電源からの所定の定電圧をスイッチングし、そのス
イッチング出力をローパスフィルタ25でアナログ音声
信号に変換してスピーカ26から音響化する点は、前述
の図7で示すスイッチング増幅器1と同様である。
31に入力され、後述するこのタイミング制御回路31
によって、該クロック信号の所定整数倍で、一定周期に
安定化されたタイミング信号に生成される。一方、前記
1ビット信号は、マッチング回路32に入力されてお
り、このマッチング回路32において、後述するように
して、前記タイミング信号によって時間軸が規定され、
該入力1ビット信号のハイレベルまたはローレベルに対
応した前記所定整数倍の単位パルスに変換されて、ΔΣ
変調回路23に与えられる。
は、加算器33において、後述するフィードバック信号
が減算されて、積分器・加算器群34に与えられる。積
分器・加算器群34は、たとえば本件出願人が先に提案
した特願平9−266981号で示されるようなスイッ
チトキャパシタを用いた積分器および加算器で構成され
ており、各積分器からの出力の加算値は、量子化器35
において1ビット量子化される。前記積分器・加算器群
34におけるスイッチの動作タイミング、すなわちサン
プリングタイミングおよび量子化器35のサンプリング
タイミングは、前記タイミング信号によって規定され
る。
ば0Vと5Vとの間で変化する1ビット信号は、定電圧
スイッチ24に入力され、電源からの高電圧、たとえば
100Vによって大振幅の信号に変換され、前記ローパ
スフィルタ25に与えられる。前記定電圧スイッチ24
からの出力はまた、アッテネータ36を介して前記加算
器33へフィードバック信号として与えられる。
構成例を示すブロック図である。このタイミング制御回
路31は、PLL回路41と、倍周器42と、位相調節
器43とを備えて構成されている。PLL回路41と倍
周器42とはPLLループを形成し、倍周器42は、P
LL回路41からの制御電圧に対応して、前記1ビット
信号源22からのクロック信号の所定整数倍の周波数の
信号を発振する。この発振信号は、PLL回路41に帰
還されており、このPLL回路41内の分周器で分周さ
れて、前記クロック信号と位相比較が行われる。
ロック信号からジッタ成分が除去されて、かつ該クロッ
ク信号の前記所定整数倍の信号となる。この倍周器42
の発振信号は、位相調節器43において位相調整が行わ
れ、前記タイミング信号として、マッチング回路32、
積分器・加算器群34、量子化器35および定電圧スイ
ッチ24に与えられる。したがって、タイミング信号
は、1ビット信号源からのクロック信号、すなわち1ビ
ット信号の精度を損なうことなく、該1ビット信号の所
定整数倍の信号となり、前記1ビット信号が同期が保た
れたままオーバーサンプリングされることになり、該1
ビット信号の伝送帯域よりも、このスイッチング増幅器
21内では、広い伝送帯域が確保されている。
例を示すブロック図である。このマッチング回路32
は、スイッチトキャパシタによって実現されており、コ
ンデンサCの両端子は、第1のスイッチS11,S12
を介して、入力端子P11,P12にそれぞれ接続され
ている。入力端子P11,P12には、定電圧源44か
ら予め定める電圧、たとえば5Vが印加されている。前
記コンデンサCの両端子はまた、第2のスイッチS2
1,S22をそれぞれ介して、正負の各出力ラインφ
1,φ2に出力される。
スイッチS311,S321をそれぞれ介して、出力端
子P21,P22に選択的に接続される。同様に、ロー
レベル側の出力ラインφ2は、第3のスイッチS32
2,S312をそれぞれ介して、出力端子P21,P2
2に選択的に接続される。
S21,S22とは、前記タイミング信号に対して、イ
ンバータB1によって相互に逆相動作することになり、
その動作パターンを、図3においてそれぞれ「1」,
「2」で示す。また、スイッチS311,S312と、
スイッチS321,S322とは、前記1ビット信号に
対して、インバータB2によって相互に逆相動作するこ
とになり、その動作パターンを「H」,「L」で示して
いる。
グ回路32の動作を説明するためのタイミングチャート
である。なお、この図4では、説明の簡略化のために、
タイミング信号は、1ビット信号源22からのクロック
信号と等しい周波数を想定しているけれども、前述のオ
ーバーサンプリングによって、実際には1ビット信号の
周期内で、スイッチS11,S12;S21,S22
は、前記所定整数倍ON/OFF動作を行うことにな
る。
クロック信号とが相互に等しい周波数であるときには、
入力1ビット信号の前半の1/2周期に、たとえばスイ
ッチS11,S12がONし、スイッチS21,S22
がOFFし、後半の1/2周期には、スイッチS11,
S12がOFFし、スイッチS21,S22がONす
る。
るときには、スイッチS311,S312がONし、ス
イッチS321,S322がOFFし、出力端子P21
はハイレベル側の出力ラインφ1に接続され、出力端子
P22はローレベル側の出力ラインφ2に接続される。
これに対して、入力1ビット信号がローレベルであると
きには、スイッチS311,S312がOFFし、スイ
ッチS321,S322がONし、出力端子P21はロ
ーレベル側の出力ラインφ2に接続され、出力端子P2
2はハイレベル側の出力ラインφ1に接続される。
の1/2周期には、スイッチS11,S12がONし
て、コンデンサCは、定電圧源44によって前記5Vに
充電される。このとき、スイッチS21,S22は、O
FFしており、前記出力端子P21,P22間の出力電
圧Voutは、0Vとなる。
半の1/2周期で、該入力1ビット信号がハイレベルで
あるときには、前記出力電圧Voutは+5Vとなり、
入力1ビット信号がローレベルであるときには、−5V
となる。このようにして、マッチング回路32からは、
前記タイミング信号に同期して、波高値とパルス幅との
積分値が一定である単位パルスが1ビット信号の出力V
outとして出力される。
て、前記フィードバック信号が減算されることになる。
ここで、振幅が±5Vの前記出力Voutに対して、振
幅が±100Vの定電圧スイッチ24からの出力は、ア
ッテネータ36によって減衰されて前記フィードバック
信号とされる。アッテネータ36の減衰率は、フィード
バック信号における波高値およびパルス幅の積分値が、
前記出力Voutの波高値およびパルス幅の積分値より
も所定の割合で大きくなるように選ばれており、前記割
合は、積分器・加算器群34の発振限界によって決定さ
れる。こうして、フィードバック信号の積分値がマッチ
ング回路32からの1ビット信号の出力Voutの積分
値よりも大きくなることで、発振が抑制されることにな
る。
の前記1ビット信号およびクロック信号はまた、ノイズ
レベル検出回路37に与えられている。一方で、前記積
分器・加算器群34に関連してプリセット係数器38が
設けられており、このプリセット係数器38内にストア
されている各積分器および加算器の複数種類の各係数群
a,b,cは、前記ノイズレベル検出回路37からの切
換信号に応答して、スイッチ39を介して、選択的に積
分器・加算器群34内の対応する積分器および加算器に
設定される。
わち伝送領域のレベルの上限値を規定した値と、ノイ
ズ、すなわち前記伝送領域のレベルの下限値を規定した
値と、有効周波数帯域、すなわち伝送可能な周波数帯域
等のそれぞれのパラメータの内、どのパラメータにどれ
だけのウェイトを割当てるかによって、予め決定され
て、プリセット係数器38内にストアされている。
成例を示すブロック図である。前記入力1ビット信号
は、ラッチ部45において、前記クロック信号に同期し
てサンプリングされ、周波数分析部46において、サン
プリングされた2値データから、たとえばFFT(高速
フーリエ変換)などによって、リアルタイムで周波数ス
ペクトルが抽出される。
信号成分と、変化しない量子化ノイズ成分とを最小値を
ホールドすることによって分離する。すなわち、ホール
ドされている各スペクトルでの最小値を量子化ノイズフ
ロア成分と判断する。
ド部47のホールド値から量子化ノイズ分布を判定し、
伝送領域内のノイズレベル、すなわちダイナミックレン
ジと有効周波数帯域とを推定する。一方で、このノイズ
分布判定部48内には、前記プリセット係数器38にプ
リセットされている各係数群a,b,cが設定された場
合の、該スイッチング増幅器21側の量子化ノイズ分布
が予めストアされており、入力1ビット信号側のダイナ
ミックレンジ内にスイッチング増幅器21側のノイズフ
ロアが突出しないような係数の設定を行う。
で設定されていた係数群、たとえばaが有効周波数帯域
重視の係数群であり、スイッチング増幅器21の量子化
ノイズレベルが図6(a)で示すように、有効周波数帯
域F1=20kHzで、かつその有効周波数帯域F1内
でのダイナミックレンジD1=−90dBであるとき、
入力1ビット信号の量子化ノイズレベルが、たとえばダ
イナミックレンジ重視の設定であり、図6(b)で示す
ように、有効周波数帯域F2=15kHz、ダイナミッ
クレンジD2=100dBであると、前記入力1ビット
信号の量子化ノイズフロアと、スイッチング増幅器21
の量子化ノイズフロアとが加算され、両者の高い方の値
が出力音響信号の量子化ノイズ分布となってしまい、図
6(c)で示すように、有効周波数帯域およびダイナミ
ックレンジがともに損なわれてしまう。
換えることによって、図6(d)で示すように、有効周
波数帯域F3およびダイナミックレンジD3を、それぞ
れ前記有効周波数帯域F1およびダイナミックレンジD
1と等しく確保し、残余の領域に量子化ノイズを分布さ
せるように変更する。
増幅器21では、まず入力信号の1ビット信号化に対応
して、1ビット信号源22からクロック信号を取込み、
タイミング制御回路31によって作成したタイミング信
号に基づいて、マッチング回路32、積分器・加算器群
34および量子化器35のサンプリングタイミングを規
定するとともに、定電圧スイッチ24のスイッチング動
作を制御するので、前述のCDやDVDなどから再生さ
れた1ビット信号を、直接入力してΔΣ変調を行うこと
ができる。
て、クロック信号に同期した所定整数倍の周波数を有す
るタイミング信号を作成することによって、前記入力1
ビット信号のオーバーサンプリングを実現し、該入力1
ビット信号の伝送周波数帯域およびダイナミックレンジ
に対して、スイッチング増幅器21側の前記有効周波数
帯域およびダイナミックレンジを充分に余裕を持たせる
ことができる。
作成される単位パルスの出力Voutの積分値に対し
て、アッテネータ36からのフィードバック信号の積分
値を予め定める割合だけ大きくし、フィードバック減算
値を入力信号よりも大きくするので、積分器・加算器群
34への入力過多による発振を防止することができる。
よって、入力1ビット信号の量子化ノイズフロアを検出
し、スイッチング増幅器21側のノイズフロアがダイナ
ミックレンジ内で突出しないように、積分器・加算器群
34における係数の切換えを行うので、前記オーバーサ
ンプリングを行わない場合でも、入力1ビット信号のダ
イナミックレンジを確保することができる。
スイッチング増幅器は、以上のように、ΔΣ変調回路が
入力信号をΔΣ変調して得られた変調信号によって定電
圧をスイッチングし、そのスイッチング出力をローパス
フィルタによってアナログ変換して出力するようにした
ΔΣ変調を用いるスイッチング増幅器において、前記入
力信号を1ビット信号とするために、その1ビット信号
の生成に使用されたクロック信号を取込み、このクロッ
ク信号に基づいて生成されたタイミング信号に応答し
て、マッチング回路が入力1ビット信号から時間軸が規
定された正確な単位パルスを生成し、この単位パルス
に、前記タイミング信号に応答してΔΣ変調回路内の積
分器・加算器群および量子化器等が動作して得られたフ
ィードバック信号を加算する。
ク信号とのタイミングが一致し、1ビット信号入力に対
して、スイッチング増幅器としての正常な動作を実現す
ることができる。
いるスイッチング増幅器は、以上のように、入力1ビッ
ト信号の量子化ノイズレベルを検出し、所望とするダイ
ナミックレンジ内では、スイッチング増幅器側の量子化
ノイズレベルが、入力1ビット信号の量子化ノイズレベ
ルよりも小さくなるように、ΔΣ変調回路内の積分器や
加算器の係数の組合わせの選択を行う。
は、スイッチング増幅器側の量子化ノイズレベルが、入
力1ビット信号の量子化ノイズレベルを上回ることな
く、少なくとも、該入力1ビット信号のダイナミックレ
ンジを確保することができる。
調を用いるスイッチング増幅器は、以上のように、たと
えば前記マッチング回路を、コンデンサと、定電圧源
と、入力1ビット信号の前半の1/2周期に前記コンデ
ンサを前記定電圧源に接続する第1のスイッチと、入力
1ビット信号の後半の1/2周期に前記コンデンサの正
負各端子を正負各出力ラインにそれぞれ接続する第2の
スイッチと、前記入力1ビット信号に応答して選択的に
駆動され、前記正負各出力ラインを一対の出力端子に、
一方の極性または他方の極性で接続する第3のスイッチ
とを備えて構成して、正確な単位パルスが出力されるよ
うにし、さらにその単位パルスの積分値を、前記ΔΣ変
調回路における入力段の加算器において減算されるフィ
ードバックループによるフィードバック値の積分値に対
して、発振限界によって決定される予め定める割合だけ
小さくする。
器群への入力過多による発振を防止することができる。
いるスイッチング増幅器は、以上のように、前記タイミ
ング制御回路を、前記入力信号源からのクロック信号を
取込み、ジッタ成分を除去するPLL回路と、前記PL
L回路とPLLループを形成し、PLL回路の出力信号
の周波数を予め定める整数倍にする倍数器と、前記倍数
器からの出力の切換りタイミングを規定する位相調整器
とを備えて構成し、クロック信号の整数倍の周波数のタ
イミング信号を生成する。
うことなく、ΔΣ変調回路側でオーバーサンプリングを
実現し、前記入力1ビット信号の伝送帯域よりも広い帯
域を確保することができる。
ッチング増幅器の電気的構成を示すブロック図である。
ング制御回路の一構成例を示すブロック図である。
ング回路の一構成例を示すブロック図である。
めのタイミングチャートである。
レベル検出回路の一構成例を示すブロック図である。
するための波形図である。
ング増幅器の電気的構成を示すブロック図である。
段) 38 プリセット係数器(係数選択手段) 39 スイッチ(係数選択手段) 41 PLL回路 42 倍周器 43 位相調節器 44 定電圧源 45 ラッチ部 46 周波数分析部 47 最小値ホールド部 48 ノイズ分布判定部 C コンデンサ S11,S12 スイッチ(第1のスイッチ) S21,S22 スイッチ(第2のスイッチ) S311,S312;S321,S322 スイッチ
(第3のスイッチ) φ1,φ2 出力ライン
Claims (4)
- 【請求項1】ΔΣ変調回路が入力信号をΔΣ変調し、そ
の変調信号に応答してスイッチング回路が電源からの予
め定める定電圧をスイッチングし、そのスイッチング出
力をローパスフィルタによってアナログ変換して出力す
るΔΣ変調を用いるスイッチング増幅器において、 前記入力信号を1ビット信号とし、入力信号源からのク
ロック信号に応答して、前記ΔΣ変調回路およびスイッ
チング回路の動作タイミングを規定するタイミング信号
を生成するタイミング制御回路と、 前記スイッチング回路の出力信号をΔΣ変調回路の入力
段の加算器にフィードバックするフィードバックループ
と、 前記ΔΣ変調回路の前段側に介在され、入力1ビット信
号に対応して、前記タイミング信号によって時間軸が規
定された単位パルスを前記ΔΣ変調回路に入力するマッ
チング回路とを含むことを特徴とするΔΣ変調を用いる
スイッチング増幅器。 - 【請求項2】前記入力1ビット信号の量子化ノイズレベ
ルを検出するノイズレベル検出手段と、 前記ΔΣ変調回路における各係数の複数種類の組合せ毎
に、該ΔΣ変調回路による量子化ノイズレベルを予め記
憶しており、前記ノイズレベル検出手段の検出結果に応
答して、所望とするダイナミックレンジ内で、ΔΣ変調
回路回路による量子化ノイズレベルが入力1ビット信号
の量子化ノイズレベルよりも小さくなるように、前記Δ
Σ変調回路における係数の組合せを選択する係数選択手
段とをさらに備えることを特徴とする請求項1記載のΔ
Σ変調を用いるスイッチング増幅器。 - 【請求項3】前記単位パルスの積分値が、前記ΔΣ変調
回路における入力段の加算器において減算されるフィー
ドバックループによるフィードバック値の積分値に対し
て、発振限界によって決定される予め定める割合だけ小
さいことを特徴とする請求項1または2記載のΔΣ変調
を用いるスイッチング増幅器。 - 【請求項4】前記タイミング制御回路は、 前記入力信号源からのクロック信号を取込み、ジッタ成
分を除去するPLL回路と、 前記PLL回路とPLLループを形成し、PLL回路の
出力信号の周波数を予め定める整数倍にする倍数器と、 前記倍数器からの出力の切換りタイミングを規定する位
相調整器とを備えて構成され、 前記クロック信号の整数倍の周波数のタイミング信号を
生成することを特徴とする請求項1または2のいずれか
に記載のΔΣ変調を用いるスイッチング増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36802698A JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP36802698A JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
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Publication Number | Publication Date |
---|---|
JP2000196374A true JP2000196374A (ja) | 2000-07-14 |
JP3445177B2 JP3445177B2 (ja) | 2003-09-08 |
Family
ID=18490793
Family Applications (1)
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---|---|---|---|
JP36802698A Expired - Lifetime JP3445177B2 (ja) | 1998-12-24 | 1998-12-24 | Δς変調を用いるスイッチング増幅器 |
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JP (1) | JP3445177B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005079908A (ja) * | 2003-08-29 | 2005-03-24 | Casio Comput Co Ltd | D/a変換装置 |
JP2006262261A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | D級増幅器 |
-
1998
- 1998-12-24 JP JP36802698A patent/JP3445177B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005079908A (ja) * | 2003-08-29 | 2005-03-24 | Casio Comput Co Ltd | D/a変換装置 |
JP2006262261A (ja) * | 2005-03-18 | 2006-09-28 | Yamaha Corp | D級増幅器 |
US7436254B2 (en) | 2005-03-18 | 2008-10-14 | Yamaha Corporation | Class D amplifier |
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JP3445177B2 (ja) | 2003-09-08 |
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