JPH0951271A - 信号発生装置およびこれを用いた送信装置 - Google Patents
信号発生装置およびこれを用いた送信装置Info
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- JPH0951271A JPH0951271A JP21988295A JP21988295A JPH0951271A JP H0951271 A JPH0951271 A JP H0951271A JP 21988295 A JP21988295 A JP 21988295A JP 21988295 A JP21988295 A JP 21988295A JP H0951271 A JPH0951271 A JP H0951271A
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Abstract
(57)【要約】
【課題】信号発生器の精度向上、小型化および低消費電
力化を図る。 【解決手段】変調信号発生器において、オーバーサンプ
リング変調された信号を直列接続された遅延素子32a-1
〜32m-n に入力し、その遅延素子の各々の出力を重み付
けしたD/A変換手段33a-1 〜33m-n によりアナログ信
号に変換し、そのそれぞれの出力をアナログ加算する。
これにより、信号帯域外の雑音を大幅に低減することが
可能となり、雑音除去フィルタを精度を必要としない素
子で構成でき、小型、高精度で低コストな信号発生器を
構成できる。
力化を図る。 【解決手段】変調信号発生器において、オーバーサンプ
リング変調された信号を直列接続された遅延素子32a-1
〜32m-n に入力し、その遅延素子の各々の出力を重み付
けしたD/A変換手段33a-1 〜33m-n によりアナログ信
号に変換し、そのそれぞれの出力をアナログ加算する。
これにより、信号帯域外の雑音を大幅に低減することが
可能となり、雑音除去フィルタを精度を必要としない素
子で構成でき、小型、高精度で低コストな信号発生器を
構成できる。
Description
【0001】
【発明の属する技術分野】本発明は信号発生装置および
これを用いた送信装置に関する。
これを用いた送信装置に関する。
【0002】
【従来の技術】例えば、ディジタルマイクロ波無線通信
に使用される変調方式の一つにQPSK方式、すなわち
直交位相変調(QPSK;Quadratur Phase Shift Keyi
ng)方式がある。
に使用される変調方式の一つにQPSK方式、すなわち
直交位相変調(QPSK;Quadratur Phase Shift Keyi
ng)方式がある。
【0003】この方式に使用される従来の信号発生器と
してQPSK信号発生器を例に説明する。図8に従来の
QPSK信号発生器とこれを用いた送信装置の構成例を
示す。QPSK方式の信号は周知のように、I信号成分
とQ信号成分を直交位相変調して送信する。そのため、
送信側においては送信すべきディジタルデータは、まず
マッピング回路101によりQPSK符号(参考文献:
財団法人電波システム開発センター、RCR−STD−
27)を構成するI信号およびQ信号に変換される。こ
のマッピング回路101により変換したI信号とQ信号
は、それぞれの信号系統別に設けた信号発生器100‐
I,100‐Qに与えて処理する。
してQPSK信号発生器を例に説明する。図8に従来の
QPSK信号発生器とこれを用いた送信装置の構成例を
示す。QPSK方式の信号は周知のように、I信号成分
とQ信号成分を直交位相変調して送信する。そのため、
送信側においては送信すべきディジタルデータは、まず
マッピング回路101によりQPSK符号(参考文献:
財団法人電波システム開発センター、RCR−STD−
27)を構成するI信号およびQ信号に変換される。こ
のマッピング回路101により変換したI信号とQ信号
は、それぞれの信号系統別に設けた信号発生器100‐
I,100‐Qに与えて処理する。
【0004】信号発生器100‐I,100‐Qではま
ずはじめに、符号間干渉を軽減するためのナイキスト成
形(ロールオフ成形)のための波形成形回路であるロー
ルオフフィルタ102(例えば、ベースバンド帯のロー
パスフィルタ)を通し、最終的に信号はD/A変換器1
03でアナログ信号に変換した後、帯域外ノイズを除去
するためのフィルタであるアンチエリアスフィルタ10
4を通すことにより、帯域外ノイズをカットしてこれを
出力する。
ずはじめに、符号間干渉を軽減するためのナイキスト成
形(ロールオフ成形)のための波形成形回路であるロー
ルオフフィルタ102(例えば、ベースバンド帯のロー
パスフィルタ)を通し、最終的に信号はD/A変換器1
03でアナログ信号に変換した後、帯域外ノイズを除去
するためのフィルタであるアンチエリアスフィルタ10
4を通すことにより、帯域外ノイズをカットしてこれを
出力する。
【0005】このようにして信号発生器100‐I,1
00‐Qにより得たI信号およびQ信号は、搬送波周波
数帯の周波数の発振源105より出力される発振信号と
乗算され(ミキシング)、加算器107で加算されてか
ら電力増幅されて送信される。すなわち、図に示すよう
に、I信号用の信号発生器100‐IのI信号成分は混
合回路106‐Iに入力され、ここで発振源105より
出力される発振信号と乗算されて周波数変換され、加算
器107に与えられる。
00‐Qにより得たI信号およびQ信号は、搬送波周波
数帯の周波数の発振源105より出力される発振信号と
乗算され(ミキシング)、加算器107で加算されてか
ら電力増幅されて送信される。すなわち、図に示すよう
に、I信号用の信号発生器100‐IのI信号成分は混
合回路106‐Iに入力され、ここで発振源105より
出力される発振信号と乗算されて周波数変換され、加算
器107に与えられる。
【0006】一方、Q信号用の信号発生器100‐Qか
らのQ信号成分は混合回路106‐Qに入力され、ここ
で発振源105より出力される発振信号をπ/2移相器
110によりπ/2位相をシフトさせた発振信号と乗算
されて周波数変換され、加算器107に与えられる。そ
して、加算器107では両信号を加算して増幅器108
に送り、ここで電力増幅してからアンテナ109に送り
出すことでQPSK変調した信号を電波として送信す
る。
らのQ信号成分は混合回路106‐Qに入力され、ここ
で発振源105より出力される発振信号をπ/2移相器
110によりπ/2位相をシフトさせた発振信号と乗算
されて周波数変換され、加算器107に与えられる。そ
して、加算器107では両信号を加算して増幅器108
に送り、ここで電力増幅してからアンテナ109に送り
出すことでQPSK変調した信号を電波として送信す
る。
【0007】ここで、信号変換器100‐I,100‐
QにおけるそれぞれのD/A変換器103の役割は、離
散時間システムの信号を連続時間の信号に変換すること
にある。しかしながら、多くの場合、D/A変換器はデ
ィジタル入力に応じた出力を0次ホールドして出力す
る。このため、D/A変換器より得られるアナログ出力
には、ナイキスト周波数以下の信号成分と、その整数倍
の周波数に繰り返し信号が現われる。
QにおけるそれぞれのD/A変換器103の役割は、離
散時間システムの信号を連続時間の信号に変換すること
にある。しかしながら、多くの場合、D/A変換器はデ
ィジタル入力に応じた出力を0次ホールドして出力す
る。このため、D/A変換器より得られるアナログ出力
には、ナイキスト周波数以下の信号成分と、その整数倍
の周波数に繰り返し信号が現われる。
【0008】これらの高周波成分は、アナログ出力には
不要な成分であり、従って、適当なフィルタによってこ
れを十分に減衰させる必要がある。そのために、D/A
変換器の下段に帯域外ノイズを除去するためのアンチエ
リアスフィルタを設けてアナログ出力に含まれるこの不
要な成分をカットすることで、アナログ信号中に含まれ
る帯域外ノイズを除去する。
不要な成分であり、従って、適当なフィルタによってこ
れを十分に減衰させる必要がある。そのために、D/A
変換器の下段に帯域外ノイズを除去するためのアンチエ
リアスフィルタを設けてアナログ出力に含まれるこの不
要な成分をカットすることで、アナログ信号中に含まれ
る帯域外ノイズを除去する。
【0009】ところで、このアンチエリアスフィルタの
カットオフ周波数は、出力信号特性に大きな影響を与え
る。そして、このカットオフ周波数は、フィルタを構成
する要素の値で決まる。
カットオフ周波数は、出力信号特性に大きな影響を与え
る。そして、このカットオフ周波数は、フィルタを構成
する要素の値で決まる。
【0010】QPSK信号を移動電話のような携帯用の
通信機器に利用する場合、機器を構成する回路素子は小
型軽量化、そして、低消費電力化、低コスト化が要求さ
れる。従って、部品点数を少なくし、省スペース化を図
る上でも、アンチエリアスフィルタも、できるだけIC
(集積回路)素子に内蔵させる必要がある。
通信機器に利用する場合、機器を構成する回路素子は小
型軽量化、そして、低消費電力化、低コスト化が要求さ
れる。従って、部品点数を少なくし、省スペース化を図
る上でも、アンチエリアスフィルタも、できるだけIC
(集積回路)素子に内蔵させる必要がある。
【0011】フィルタは受動部品を使用すると低消費電
力化を図ることができる。
力化を図ることができる。
【0012】しかしながら、IC素子の構成可能な受動
部品要素はR(抵抗素子)とC(キャパシタ)のみであ
り、IC素子の場合、形成されるこれらR,Cの素子値
の絶対精度は2倍程度ばらつくため、レーザートリミン
グ等によりカットオフ周波数を調整するか、フィルタの
次数を高くし、カットオフ周波数が変動しても上記スペ
ックをクリアするように設計する必要がある。これらの
ことは、直接IC素子のコストを引き上げる原因とな
る。
部品要素はR(抵抗素子)とC(キャパシタ)のみであ
り、IC素子の場合、形成されるこれらR,Cの素子値
の絶対精度は2倍程度ばらつくため、レーザートリミン
グ等によりカットオフ周波数を調整するか、フィルタの
次数を高くし、カットオフ周波数が変動しても上記スペ
ックをクリアするように設計する必要がある。これらの
ことは、直接IC素子のコストを引き上げる原因とな
る。
【0013】このようなフィルタに対する要求を緩和す
る方法として、より高いサンプリング周波数でサンプリ
ングするオーバーサンプリング技術がある。
る方法として、より高いサンプリング周波数でサンプリ
ングするオーバーサンプリング技術がある。
【0014】すなわち、オーバーサンプリングすること
により、オーバーサンプリング符号を得る技術であり、
このオーバーサンプリング符号は、例えば湯川 彰“オ
ーバサンプリングA−D変換技術”(日経BP社発行)
に記載されているように、オーバーサンプリングおよび
ノイズシェーピングによって、帯域内の量子化ノイズを
低減し、1ビット(2値レベル)乃至3ビット程度でも
帯域内信号を高精度に表現できる符号であって、パルス
密度が情報を持つ。
により、オーバーサンプリング符号を得る技術であり、
このオーバーサンプリング符号は、例えば湯川 彰“オ
ーバサンプリングA−D変換技術”(日経BP社発行)
に記載されているように、オーバーサンプリングおよび
ノイズシェーピングによって、帯域内の量子化ノイズを
低減し、1ビット(2値レベル)乃至3ビット程度でも
帯域内信号を高精度に表現できる符号であって、パルス
密度が情報を持つ。
【0015】従って、波形整形信号をオーバサンプリン
グ符号の形で表すと、複数の波形整形信号を変調し、得
られた複数の変調信号を加算する場合に、加算回路とし
てアナログ加算器を用いることができ、回路規模の大き
なディジタル加算器が不要となる。この結果、従来より
も小さな回路規模でQPSK信号発生装置を構成するこ
とができる。また、変調信号の加算を電流加算で行えば
加算回路を結線のみで実現でき、特別なハードウェアは
不要となるため、さらに回路規模が削減される。
グ符号の形で表すと、複数の波形整形信号を変調し、得
られた複数の変調信号を加算する場合に、加算回路とし
てアナログ加算器を用いることができ、回路規模の大き
なディジタル加算器が不要となる。この結果、従来より
も小さな回路規模でQPSK信号発生装置を構成するこ
とができる。また、変調信号の加算を電流加算で行えば
加算回路を結線のみで実現でき、特別なハードウェアは
不要となるため、さらに回路規模が削減される。
【0016】また、波形整形信号をオーバーサンプリン
グ符号で表現すると、変調回路の入力が1ビット乃至3
ビット程度の信号となるため、変調回路をスイッチのみ
で構成することができ、回路素子の非線形性の影響が大
幅に低減される。
グ符号で表現すると、変調回路の入力が1ビット乃至3
ビット程度の信号となるため、変調回路をスイッチのみ
で構成することができ、回路素子の非線形性の影響が大
幅に低減される。
【0017】さらに、波形整形信号を△‐Σ変調器によ
って得られるオーバーサンプリング符号(△‐Σ変調)
で表現すれば、発生波形に応じて出力振幅を可変するこ
とにより、量子化ノイズを減少させ、不要な帯域外ノイ
ズも低減することができる。
って得られるオーバーサンプリング符号(△‐Σ変調)
で表現すれば、発生波形に応じて出力振幅を可変するこ
とにより、量子化ノイズを減少させ、不要な帯域外ノイ
ズも低減することができる。
【0018】このオーバーサンプリング技術を適用する
ことにより、量子化ノイズが広い周波数範囲に分散し、
帯域外ノイズレベルが下がるといったことなどにより、
要求されるフィルタの特性を緩和させることができる。
ことにより、量子化ノイズが広い周波数範囲に分散し、
帯域外ノイズレベルが下がるといったことなどにより、
要求されるフィルタの特性を緩和させることができる。
【0019】しかし、1ビットデータ化して信号を処理
することができるようにする技術であるΔ‐Σ変調器の
ように、ノイズシェーピング型のD/A変換器を用い、
しかも、IC素子に内蔵できる程度のパッシブ素子でフ
ィルタを構成した場合には、これでもまだ不十分であ
る。特にロールオフフィルタのシンボル長を4シンボル
程度に短くした場合、信号成分がバンド外に漏れ出すた
め、これらも十分に減衰させる必要が生じ、フィルタに
対する要求はより一層厳しいものとなる。
することができるようにする技術であるΔ‐Σ変調器の
ように、ノイズシェーピング型のD/A変換器を用い、
しかも、IC素子に内蔵できる程度のパッシブ素子でフ
ィルタを構成した場合には、これでもまだ不十分であ
る。特にロールオフフィルタのシンボル長を4シンボル
程度に短くした場合、信号成分がバンド外に漏れ出すた
め、これらも十分に減衰させる必要が生じ、フィルタに
対する要求はより一層厳しいものとなる。
【0020】そこでこれを解決するため、Δ‐Σ変調を
利用したQPSK信号発生器に適用し、さらにロールオ
フフィルタを構成するディジタル加算器を不要にした技
術として特願平5‐267296号に開示した技術があ
る。
利用したQPSK信号発生器に適用し、さらにロールオ
フフィルタを構成するディジタル加算器を不要にした技
術として特願平5‐267296号に開示した技術があ
る。
【0021】この技術によれば、ベースバンド付近の特
性に関してのフィルタ特性は緩和されるものの、アンチ
エリアスフィルタは必要である。
性に関してのフィルタ特性は緩和されるものの、アンチ
エリアスフィルタは必要である。
【0022】すなわち、IC素子内で用いることのでき
るC,R等の受動素子の絶対値は、IC素子製造時に大
幅にばらつく。
るC,R等の受動素子の絶対値は、IC素子製造時に大
幅にばらつく。
【0023】このため、これらの時定数を用いて構成さ
れたフィルタの特性もIC素子により大幅に変動する。
また、IC素子内ではL(インダクタ)が実現できない
ため、高性能のフィルタを実現するためには疑似的にL
を実現する等の必要があり、能動回路が必要となる。そ
して、この能動回路を用いることにより、消費電力の増
加や回路素子の増加を招く。
れたフィルタの特性もIC素子により大幅に変動する。
また、IC素子内ではL(インダクタ)が実現できない
ため、高性能のフィルタを実現するためには疑似的にL
を実現する等の必要があり、能動回路が必要となる。そ
して、この能動回路を用いることにより、消費電力の増
加や回路素子の増加を招く。
【0024】一方、受動素子のみでフィルタをIC素子
内に構成する場合、IC素子内ではC(キャパシタ),
R(抵抗)のみしか用いることができないため、急峻な
フィルタ特性を得ることはできない。また、C,Rの値
が大きくばらつき、カットオフ周波数等が大幅にばらつ
くことになる。従って、IC素子内のC,Rフィルタと
ノイズシェーピング型D/A変換器との組み合わせにお
いても、十分な性能を得ることはできなかった。
内に構成する場合、IC素子内ではC(キャパシタ),
R(抵抗)のみしか用いることができないため、急峻な
フィルタ特性を得ることはできない。また、C,Rの値
が大きくばらつき、カットオフ周波数等が大幅にばらつ
くことになる。従って、IC素子内のC,Rフィルタと
ノイズシェーピング型D/A変換器との組み合わせにお
いても、十分な性能を得ることはできなかった。
【0025】
【発明が解決しようとする課題】変調方式としてQPS
K方式を使用する場合、I成分、Q成分にマッピングさ
れたディジタルデータを、ロールオフフィルタ(例え
ば、ベースバンド帯のローパスフィルタ)を通すことに
より、符号間干渉軽減のためのナイキスト成形(ロール
オフ成形)を行なってから、D/A変換器でアナログ信
号に変換した後、アンチエリアスフィルタを通すことに
より、帯域外ノイズを除去したアナログ信号として出力
し、これによって得たI成分とQ成分のアナログ信号を
搬送周波数帯の信号に変換した後、加算して送信する。
K方式を使用する場合、I成分、Q成分にマッピングさ
れたディジタルデータを、ロールオフフィルタ(例え
ば、ベースバンド帯のローパスフィルタ)を通すことに
より、符号間干渉軽減のためのナイキスト成形(ロール
オフ成形)を行なってから、D/A変換器でアナログ信
号に変換した後、アンチエリアスフィルタを通すことに
より、帯域外ノイズを除去したアナログ信号として出力
し、これによって得たI成分とQ成分のアナログ信号を
搬送周波数帯の信号に変換した後、加算して送信する。
【0026】そして、ノイズシェーピング型のD/A変
換器を用いるΔ‐Σ変調を採用した場合に、このΔ‐Σ
変調によってノイズがベースバンド周波数以上の領域に
も生じる。そこで、この場合、アナログ信号中に含まれ
る帯域外ノイズを除去する他に、このベースバンド周波
数以上の領域に持ち上がったノイズ成分をも十分に減衰
させる必要があり、フィルタに要求される特性が厳しく
なる。
換器を用いるΔ‐Σ変調を採用した場合に、このΔ‐Σ
変調によってノイズがベースバンド周波数以上の領域に
も生じる。そこで、この場合、アナログ信号中に含まれ
る帯域外ノイズを除去する他に、このベースバンド周波
数以上の領域に持ち上がったノイズ成分をも十分に減衰
させる必要があり、フィルタに要求される特性が厳しく
なる。
【0027】しかも、携帯用通信機器のように、小形軽
量化を強く要求される分野ではこのフィルタとして、I
C素子に内蔵できる程度のものを使用する必要があり、
そのためにはフィルタとして使用できる素子はC(キャ
パシタ),R(抵抗)、能動素子に限られる。つまり、
IC素子には要素としてL(インダクタ)を形成するこ
とができないから、フィルタとしては能動素子を使用し
た能動フィルタか、C(キャパシタ)とR(抵抗)によ
るフィルタしか利用できない。
量化を強く要求される分野ではこのフィルタとして、I
C素子に内蔵できる程度のものを使用する必要があり、
そのためにはフィルタとして使用できる素子はC(キャ
パシタ),R(抵抗)、能動素子に限られる。つまり、
IC素子には要素としてL(インダクタ)を形成するこ
とができないから、フィルタとしては能動素子を使用し
た能動フィルタか、C(キャパシタ)とR(抵抗)によ
るフィルタしか利用できない。
【0028】しかし、パッシブ素子で構成した能動フィ
ルタを採用する場合には、高性能の能動フィルタも用い
る必要があり、この場合には消費電力の増大を招く他、
回路素子の増大を招いてコスト高となる問題が残り、他
方、この問題を避けるために受動素子で構成したフィル
タを用いることを検討してみるものの、CおよびRの受
動素子で構成したフィルタでは要求を満たすに十分な特
性を得ることができず、結局は利用できないという問題
点があった。
ルタを採用する場合には、高性能の能動フィルタも用い
る必要があり、この場合には消費電力の増大を招く他、
回路素子の増大を招いてコスト高となる問題が残り、他
方、この問題を避けるために受動素子で構成したフィル
タを用いることを検討してみるものの、CおよびRの受
動素子で構成したフィルタでは要求を満たすに十分な特
性を得ることができず、結局は利用できないという問題
点があった。
【0029】本発明は、かかる問題点を改善し、IC素
子内の受動部品のみによって構成可能なフィルタを用い
て所望のフィルタ特性を確保することができて、ノイズ
の少ないアナログ信号を出力することができ、低消費電
力化と小形化並びに低コスト化を可能とする高精度な信
号発生器を提供することを目的とする。
子内の受動部品のみによって構成可能なフィルタを用い
て所望のフィルタ特性を確保することができて、ノイズ
の少ないアナログ信号を出力することができ、低消費電
力化と小形化並びに低コスト化を可能とする高精度な信
号発生器を提供することを目的とする。
【0030】
【課題を解決するための手段】上記目的を達成するた
め、本発明はつぎのように構成する。すなわち、オーバ
ーサンプリング変調された信号を順に遅延させる直列接
続された複数の遅延素子と、前記オーバーサンプリング
変調された信号とこれら遅延素子により遅延された各信
号をそれぞれ所要の重み付けしてアナログ信号化する手
段と、これらの重み付けされたアナログ信号を加算して
出力する加算手段とを具備して構成する。
め、本発明はつぎのように構成する。すなわち、オーバ
ーサンプリング変調された信号を順に遅延させる直列接
続された複数の遅延素子と、前記オーバーサンプリング
変調された信号とこれら遅延素子により遅延された各信
号をそれぞれ所要の重み付けしてアナログ信号化する手
段と、これらの重み付けされたアナログ信号を加算して
出力する加算手段とを具備して構成する。
【0031】本発明の信号発生器は、オーバーサンプリ
ング変調された信号を縦続接続された遅延素子に入力
し、その遅延素子の各々の出力を重み付けしたD/A変
換器によりアナログ信号に変換し、そのそれぞれの出力
をアナログ加算することにより出力を得るようにした。
ング変調された信号を縦続接続された遅延素子に入力
し、その遅延素子の各々の出力を重み付けしたD/A変
換器によりアナログ信号に変換し、そのそれぞれの出力
をアナログ加算することにより出力を得るようにした。
【0032】この結果、高い周波数におけるノイズが低
減され、これによりアンチエリアスフィルタの特性が緩
和され、また、これにより、アンチエリアスフィルタを
IC素子内の受動素子で構成することが可能となる。ま
た、高精度の能動フィルタが不要となり、チップエリ
ア、消費電力の低減が図れ、コストの低減も可能とな
る。
減され、これによりアンチエリアスフィルタの特性が緩
和され、また、これにより、アンチエリアスフィルタを
IC素子内の受動素子で構成することが可能となる。ま
た、高精度の能動フィルタが不要となり、チップエリ
ア、消費電力の低減が図れ、コストの低減も可能とな
る。
【0033】
【発明の実施の形態】本発明は、I信号およびQ信号の
出力系統を有し、時系列の入力信号をI信号およびQ信
号の時系列ディジタル信号に変換して出力する信号変換
手段と、前記I信号およびQ信号系統対応に設けられ、
前記信号変換手段からのディジタル信号を複数に分割し
て保持する信号保持手段と、前記I信号およびQ信号系
統対応に設けられ、かつ、前記分割数対応に設けられて
前記信号保持手段からの複数に分割されたディジタル信
号のうち、対応する分割系統のディジタル信号を波形成
形して出力する波形成形手段と、前記I信号およびQ信
号系統対応に設けられ、かつ、前記分割系統対応に設け
られて前記波形成形手段からの波形成形データのうち、
対応する系統の波形成形データを順に所要の遅延を与え
た複数の遅延出力として得る遅延手段と、前記遅延手段
の複数の遅延出力それぞれに対応して設けられ、遅延出
力に所要の重み付けをし、アナログ信号に変換する複数
のD/A変換手段と、前記I信号およびQ信号系統対応
に設けられ、前記D/A変換手段からの複数のアナログ
信号のうち、対応する系統のアナログ信号について加算
し、和信号を出力する加算手段と、前記加算手段からの
和信号から不要周波数成分を除去するフィルタ手段と、
より構成される。
出力系統を有し、時系列の入力信号をI信号およびQ信
号の時系列ディジタル信号に変換して出力する信号変換
手段と、前記I信号およびQ信号系統対応に設けられ、
前記信号変換手段からのディジタル信号を複数に分割し
て保持する信号保持手段と、前記I信号およびQ信号系
統対応に設けられ、かつ、前記分割数対応に設けられて
前記信号保持手段からの複数に分割されたディジタル信
号のうち、対応する分割系統のディジタル信号を波形成
形して出力する波形成形手段と、前記I信号およびQ信
号系統対応に設けられ、かつ、前記分割系統対応に設け
られて前記波形成形手段からの波形成形データのうち、
対応する系統の波形成形データを順に所要の遅延を与え
た複数の遅延出力として得る遅延手段と、前記遅延手段
の複数の遅延出力それぞれに対応して設けられ、遅延出
力に所要の重み付けをし、アナログ信号に変換する複数
のD/A変換手段と、前記I信号およびQ信号系統対応
に設けられ、前記D/A変換手段からの複数のアナログ
信号のうち、対応する系統のアナログ信号について加算
し、和信号を出力する加算手段と、前記加算手段からの
和信号から不要周波数成分を除去するフィルタ手段と、
より構成される。
【0034】このような構成において、信号変換手段は
時系列の入力信号をI信号およびQ信号の時系列ディジ
タル信号に変換して出力する。
時系列の入力信号をI信号およびQ信号の時系列ディジ
タル信号に変換して出力する。
【0035】信号保持手段はI信号およびQ信号系統対
応に設けられており、前記信号変換手段からのディジタ
ル信号を複数に分割して保持する。波形成形手段はI信
号およびQ信号系統対応に、かつ、前記分割数対応に設
けられており、分割されたディジタル信号のうち、対応
する系統のものについて、そのディジタル信号を波形成
形して出力する。
応に設けられており、前記信号変換手段からのディジタ
ル信号を複数に分割して保持する。波形成形手段はI信
号およびQ信号系統対応に、かつ、前記分割数対応に設
けられており、分割されたディジタル信号のうち、対応
する系統のものについて、そのディジタル信号を波形成
形して出力する。
【0036】この出力は系統対応に設けられ、かつ、前
記分割系統対応に設けられている遅延手段に入力され、
波形成形手段からの波形成形データのうち、前記分割系
統対応で系統対応の波形成形データを順に所要の遅延を
与えた複数の遅延出力として出力される。
記分割系統対応に設けられている遅延手段に入力され、
波形成形手段からの波形成形データのうち、前記分割系
統対応で系統対応の波形成形データを順に所要の遅延を
与えた複数の遅延出力として出力される。
【0037】そして、遅延手段の複数の遅延出力それぞ
れに対応して設けられたD/A変換手段により、各遅延
出力は所要の重み付けがされ、アナログ信号に変換され
た後、加算手段により、前記I信号およびQ信号系統そ
れぞれ別々に各アナログ信号は加算されて和信号とな
り、これらはそれぞれフィルタ手段により不要周波数成
分が除去されて出力される。
れに対応して設けられたD/A変換手段により、各遅延
出力は所要の重み付けがされ、アナログ信号に変換され
た後、加算手段により、前記I信号およびQ信号系統そ
れぞれ別々に各アナログ信号は加算されて和信号とな
り、これらはそれぞれフィルタ手段により不要周波数成
分が除去されて出力される。
【0038】本装置では波形成形手段はディジタルであ
るが、遅延手段とこの遅延手段からの複数の遅延出力そ
れぞれに対応して設けられた重み付け出力するD/A変
換手段および加算手段によりアナログ処理形のFIRフ
ィルタを構成しており、ここでフィルタ処理とD/A変
換を行っている。
るが、遅延手段とこの遅延手段からの複数の遅延出力そ
れぞれに対応して設けられた重み付け出力するD/A変
換手段および加算手段によりアナログ処理形のFIRフ
ィルタを構成しており、ここでフィルタ処理とD/A変
換を行っている。
【0039】そのため、ディジタルデータをアナログ信
号に変換するD/A変換専用の一般的なD/A変換器が
不要となり、しかも、重み乗算と加算機能はインバータ
と抵抗素子のみで構成できるため、回路が簡単で済む。
号に変換するD/A変換専用の一般的なD/A変換器が
不要となり、しかも、重み乗算と加算機能はインバータ
と抵抗素子のみで構成できるため、回路が簡単で済む。
【0040】(第1の具体例)Δ‐Σ変調を用いた場
合、ベースバンド周波数帯以上の高い周波数帯にもノイ
ズが生じ、ベースバンド周波数帯以下の周波数帯のノイ
ズ分をカットする必要の他に、ベースバンド周波数帯以
上の高い周波数帯のノイズ分をもカットする必要が生じ
てアンチエリアスフィルタに要求される特性が厳しくな
る。
合、ベースバンド周波数帯以上の高い周波数帯にもノイ
ズが生じ、ベースバンド周波数帯以下の周波数帯のノイ
ズ分をカットする必要の他に、ベースバンド周波数帯以
上の高い周波数帯のノイズ分をもカットする必要が生じ
てアンチエリアスフィルタに要求される特性が厳しくな
る。
【0041】この問題を解決する方法として、任意応答
インパルス特性を得ることができる有限応答フィルタで
あるFIRフィルタを別途用意し、アンチエリアスフィ
ルタにはベースバンド周波数帯以下の周波数帯のノイズ
分をカットさせるだけの役割にとどめ、高い周波数のノ
イズについては、この用意したFIRフィルタで減衰さ
せるようにする方法が考えられる。
インパルス特性を得ることができる有限応答フィルタで
あるFIRフィルタを別途用意し、アンチエリアスフィ
ルタにはベースバンド周波数帯以下の周波数帯のノイズ
分をカットさせるだけの役割にとどめ、高い周波数のノ
イズについては、この用意したFIRフィルタで減衰さ
せるようにする方法が考えられる。
【0042】しかし、一般的にはFIRフィルタとして
ディジタルFIRフィルタを用いる。そのため、このデ
ィジタルFIRフィルタに対して、Δ‐Σ変調された1
ビットデータを入力するようにしたのでは、出力は再び
多ビットのデータとなり、Δ‐Σ変調した意味がなくな
ってしまう。
ディジタルFIRフィルタを用いる。そのため、このデ
ィジタルFIRフィルタに対して、Δ‐Σ変調された1
ビットデータを入力するようにしたのでは、出力は再び
多ビットのデータとなり、Δ‐Σ変調した意味がなくな
ってしまう。
【0043】これを解決すると共に、高い周波数におけ
るノイズを抑圧してアンチエリアスフィルタに要求され
る特性を緩和でき、アンチエリアスフィルタをIC素子
内の受動素子で構成することが可能とするQPSK信号
発生器の第1の具体例を図1に示す。
るノイズを抑圧してアンチエリアスフィルタに要求され
る特性を緩和でき、アンチエリアスフィルタをIC素子
内の受動素子で構成することが可能とするQPSK信号
発生器の第1の具体例を図1に示す。
【0044】ここに示す構成例は、アナログFIRフィ
ルタと加算器とを用いる例であり、アナログFIRフィ
ルタによりディジタル信号のアナログ信号化と高い周波
数のノイズの抑圧を図ると共に、このノイズ抑圧された
アナログ信号を加算することで入力データ対応のアナロ
グレベルの信号にする。
ルタと加算器とを用いる例であり、アナログFIRフィ
ルタによりディジタル信号のアナログ信号化と高い周波
数のノイズの抑圧を図ると共に、このノイズ抑圧された
アナログ信号を加算することで入力データ対応のアナロ
グレベルの信号にする。
【0045】図1は信号発生器100A‐I,100A
‐Qの構成を示しており、I信号用およびQ信号用とも
構成は同じである。図2において、11はロールオフフ
ィルタであり、12a〜12nは遅延素子、13a〜1
3nは重み乗算器、14は加算器である。
‐Qの構成を示しており、I信号用およびQ信号用とも
構成は同じである。図2において、11はロールオフフ
ィルタであり、12a〜12nは遅延素子、13a〜1
3nは重み乗算器、14は加算器である。
【0046】ロールオフフィルタ11は符号間干渉を軽
減するために波形成形を行うフィルタであり、図示しな
いマッピング回路101から入力されたデータをロール
オフ成形するフィルタであり、ベースバンド帯より低域
の成分をカットするフィルタである。遅延素子12a〜
12n-1はこの順に直列接続されてロールオフフィルタ
11の出力を遅延させる素子であり、重み乗算器13a
〜13nは遅延素子12a〜12n-1 それぞれ対応に設
けられてそれぞれの遅延素子12a〜12n-1の入力を
所定の重み分、乗算して出力するものであり、重み乗算
器13nは遅延素子12nの出力を所定の重み分、乗算
して出力するものである。遅延素子と重み乗算器とでア
ナログFIRフィルタを構成する。
減するために波形成形を行うフィルタであり、図示しな
いマッピング回路101から入力されたデータをロール
オフ成形するフィルタであり、ベースバンド帯より低域
の成分をカットするフィルタである。遅延素子12a〜
12n-1はこの順に直列接続されてロールオフフィルタ
11の出力を遅延させる素子であり、重み乗算器13a
〜13nは遅延素子12a〜12n-1 それぞれ対応に設
けられてそれぞれの遅延素子12a〜12n-1の入力を
所定の重み分、乗算して出力するものであり、重み乗算
器13nは遅延素子12nの出力を所定の重み分、乗算
して出力するものである。遅延素子と重み乗算器とでア
ナログFIRフィルタを構成する。
【0047】また、加算器14は各重み乗算器13a〜
13nの出力を加算して出力するものである。
13nの出力を加算して出力するものである。
【0048】ここで、遅延素子12a〜12n-1はそれ
ぞれディジタルD‐FF(Dフリップフロップ)で構成
してあり、重み乗算器13a〜13nおよび加算器14
をアナログ回路で構成する。つまり、遅延素子12a〜
12n-1はディジタル処理系であり、重み乗算器13a
〜13nおよび加算器14はアナログ処理系としてあ
る。
ぞれディジタルD‐FF(Dフリップフロップ)で構成
してあり、重み乗算器13a〜13nおよび加算器14
をアナログ回路で構成する。つまり、遅延素子12a〜
12n-1はディジタル処理系であり、重み乗算器13a
〜13nおよび加算器14はアナログ処理系としてあ
る。
【0049】図3に示すように、重み乗算器13a〜1
3nおよび加算器14は、簡単にはそれぞれ重み乗算器
13a〜13n用にインバータINVa〜INVnを用
意し、これらインバータINVa〜INVnの出力側に
はそれぞれの重み乗算器13a〜13n対応の重み付け
をした抵抗素子Ra〜Rnを用意してその片端を接続す
ることで、それぞれの重み乗算器13a〜13nとし、
各抵抗素子Ra〜Rnの他端を一つに接続することで加
算器14を構成できる。
3nおよび加算器14は、簡単にはそれぞれ重み乗算器
13a〜13n用にインバータINVa〜INVnを用
意し、これらインバータINVa〜INVnの出力側に
はそれぞれの重み乗算器13a〜13n対応の重み付け
をした抵抗素子Ra〜Rnを用意してその片端を接続す
ることで、それぞれの重み乗算器13a〜13nとし、
各抵抗素子Ra〜Rnの他端を一つに接続することで加
算器14を構成できる。
【0050】Δ‐Σデータを1ビットとすれば遅延素子
12a〜12n-1をそれぞれ構成するD‐FF回路は1
ビットで良く、回路規模の拡大を最小に抑えることがで
きる。また、複数ビットとした場合においても、ビット
数は数ビットで良く、従来に比べ、回路規模を縮小する
ことが可能である。
12a〜12n-1をそれぞれ構成するD‐FF回路は1
ビットで良く、回路規模の拡大を最小に抑えることがで
きる。また、複数ビットとした場合においても、ビット
数は数ビットで良く、従来に比べ、回路規模を縮小する
ことが可能である。
【0051】このような構成の信号発生器100A‐
I,100A‐Qは送信装置を構成する場合の装置内位
置付は図2に示す如きであり、前段にマッピング回路1
01が、そして、後段には搬送波周波数帯の周波数の発
振源105、この発振源105より出力される発振信号
にて信号発生器100A‐I,100A‐Qの出力をそ
れぞれ混合して周波数変換する混合回路106‐I,1
06‐Q、混合回路106‐I,106‐Qの出力を加
算する加算器107、加算器107の出力を増幅する増
幅器108、この増幅器108にて増幅された信号を空
間に送り出すアンテナ109よりなる送信段が接続され
る。
I,100A‐Qは送信装置を構成する場合の装置内位
置付は図2に示す如きであり、前段にマッピング回路1
01が、そして、後段には搬送波周波数帯の周波数の発
振源105、この発振源105より出力される発振信号
にて信号発生器100A‐I,100A‐Qの出力をそ
れぞれ混合して周波数変換する混合回路106‐I,1
06‐Q、混合回路106‐I,106‐Qの出力を加
算する加算器107、加算器107の出力を増幅する増
幅器108、この増幅器108にて増幅された信号を空
間に送り出すアンテナ109よりなる送信段が接続され
る。
【0052】なお、Q信号用の信号発生器100A‐Q
からのQ信号成分は混合回路106‐Qにより、発振源
105から出力される発振信号をπ/2移相器110に
よりπ/2位相をシフトさせた発振信号と乗算されてI
信号成分とπ/2位相の異なる信号に周波数変換されて
加算器107に入力される構成である。
からのQ信号成分は混合回路106‐Qにより、発振源
105から出力される発振信号をπ/2移相器110に
よりπ/2位相をシフトさせた発振信号と乗算されてI
信号成分とπ/2位相の異なる信号に周波数変換されて
加算器107に入力される構成である。
【0053】このような構成によれば、マッピング回路
より出力されてロールオフフィルタ11に入力されたI
信号(またはQ信号)はここで波形成形され、低域のノ
イズが除去される。そしてこのロールオフフィルタ11
より出力されたデータは重み乗算器13aにより所要の
重み対応に乗算され、加算器14に入力される。また、
ロールオフフィルタ11より出力されたデータは遅延素
子12aにも送られ、ここで所定の遅延を与えられて後
段の遅延素子12bに送られる。同様に遅延素子12b
で遅延されたデータは後段の遅延素子12cに送られ、
同様に遅延素子12cで遅延されたデータは後段の遅延
素子12dに送られ、といった具合にそれぞれの遅延素
子で所定の遅延を受けながら次々に後段に出力される。
より出力されてロールオフフィルタ11に入力されたI
信号(またはQ信号)はここで波形成形され、低域のノ
イズが除去される。そしてこのロールオフフィルタ11
より出力されたデータは重み乗算器13aにより所要の
重み対応に乗算され、加算器14に入力される。また、
ロールオフフィルタ11より出力されたデータは遅延素
子12aにも送られ、ここで所定の遅延を与えられて後
段の遅延素子12bに送られる。同様に遅延素子12b
で遅延されたデータは後段の遅延素子12cに送られ、
同様に遅延素子12cで遅延されたデータは後段の遅延
素子12dに送られ、といった具合にそれぞれの遅延素
子で所定の遅延を受けながら次々に後段に出力される。
【0054】そして、各遅延素子12a〜12n-1から
の出力はそれぞれ対応する重み乗算器13b〜13nに
より、所要の重み対応に乗算され、加算器14に入力さ
れる。そして、加算器14ではこれらの各重み対応に乗
算されたデータを加算して出力する。
の出力はそれぞれ対応する重み乗算器13b〜13nに
より、所要の重み対応に乗算され、加算器14に入力さ
れる。そして、加算器14ではこれらの各重み対応に乗
算されたデータを加算して出力する。
【0055】本例では、遅延素子12a〜12n-1はデ
ィジタル処理系であるが、重み乗算器13b〜13n
と、加算器14はアナログ処理系である。そして、当該
ディジタル処理系も1ビットのD‐FF回路で構成され
ており、回路が簡単である他、遅延素子12a〜12n
-1と、重み乗算器13b〜13nと、加算器14とでア
ナログ処理形のFIRフィルタを構成して、しかも、出
力はアナログ信号化されて得られる。
ィジタル処理系であるが、重み乗算器13b〜13n
と、加算器14はアナログ処理系である。そして、当該
ディジタル処理系も1ビットのD‐FF回路で構成され
ており、回路が簡単である他、遅延素子12a〜12n
-1と、重み乗算器13b〜13nと、加算器14とでア
ナログ処理形のFIRフィルタを構成して、しかも、出
力はアナログ信号化されて得られる。
【0056】そのため、ディジタルデータをアナログ信
号に変換するD/A変換専用の一般的なD/A変換器が
不要となり、しかも、重み乗算器13b〜13nと加算
器14はインバータと抵抗素子のみで構成できるため、
これも回路が簡単で済む。
号に変換するD/A変換専用の一般的なD/A変換器が
不要となり、しかも、重み乗算器13b〜13nと加算
器14はインバータと抵抗素子のみで構成できるため、
これも回路が簡単で済む。
【0057】この方法を用いたQPSK信号発生器の出
力スペクトルの例を図4に示す。図から分かるように、
周波数の高い成分は急激に抑圧されている。従って、こ
の方法を用いることより、ベースバンド信号周波数以上
におけるノイズレベルを下げることができる。
力スペクトルの例を図4に示す。図から分かるように、
周波数の高い成分は急激に抑圧されている。従って、こ
の方法を用いることより、ベースバンド信号周波数以上
におけるノイズレベルを下げることができる。
【0058】従って、後段に配置されるフィルタは、ク
ロック周波数の整数倍の折り返し成分のノイズのみを減
衰させるものであれば良い。そして、このクロック周波
数は、オーバーサンプリングの手法を採用することによ
り、ベースバンド周波数より十分高い周波数に設定する
ことができる。
ロック周波数の整数倍の折り返し成分のノイズのみを減
衰させるものであれば良い。そして、このクロック周波
数は、オーバーサンプリングの手法を採用することによ
り、ベースバンド周波数より十分高い周波数に設定する
ことができる。
【0059】このベースバンド周波数より十分高い周波
数にクロック周波数を設定することができるということ
は、しゃ断周波数特性にばらつきがあっても、その範囲
がベースバンド周波数帯より十分高い周波数帯での話で
あるので、ベースバンド周波数帯に何等の影響を与える
ものではないから、このばらつきは何等支障がないとい
うことを意味する。
数にクロック周波数を設定することができるということ
は、しゃ断周波数特性にばらつきがあっても、その範囲
がベースバンド周波数帯より十分高い周波数帯での話で
あるので、ベースバンド周波数帯に何等の影響を与える
ものではないから、このばらつきは何等支障がないとい
うことを意味する。
【0060】従って、受動素子であるC,Rによる低次
のフィルタによって高域ノイズを除去することが可能と
なり、たとえC,Rの値に2倍程度のバラツキがあった
場合においても十分な特性を得ることが可能でとなる。
のフィルタによって高域ノイズを除去することが可能と
なり、たとえC,Rの値に2倍程度のバラツキがあった
場合においても十分な特性を得ることが可能でとなる。
【0061】ゆえに、この例の構成を採用すると、Δ‐
Σ変調を用いた場合においても、構成が簡易で、受動素
子であるC,Rによる低次のフィルタによってノイズを
除去でき、小型軽量で、ノイズに対して十分な性能を持
ち、しかも、低電力化を維持できる信号変換器を得るこ
とができる。
Σ変調を用いた場合においても、構成が簡易で、受動素
子であるC,Rによる低次のフィルタによってノイズを
除去でき、小型軽量で、ノイズに対して十分な性能を持
ち、しかも、低電力化を維持できる信号変換器を得るこ
とができる。
【0062】(第2の具体例)さらにQPSK信号発生
器に適用する第2の具体例を図5に示す。以下の説明で
は、詳細はI信号の系統のみについてするが、Q信号の
系統も存在している。そして、このQ信号の系統もI信
号の系統のものと構成および作用は同じである。
器に適用する第2の具体例を図5に示す。以下の説明で
は、詳細はI信号の系統のみについてするが、Q信号の
系統も存在している。そして、このQ信号の系統もI信
号の系統のものと構成および作用は同じである。
【0063】図において、101はマッピング回路、3
0‐1〜30‐m−1は遅延回路、31a〜31mはR
OM、32a‐1〜32a‐n,〜32m‐1〜32m
‐nはD‐FF回路(Dフリップフロップ)、33a‐
1〜33a‐n,〜33m‐1〜33m‐nは差動ペア
に構成された電流出力型D/A変換器である。
0‐1〜30‐m−1は遅延回路、31a〜31mはR
OM、32a‐1〜32a‐n,〜32m‐1〜32m
‐nはD‐FF回路(Dフリップフロップ)、33a‐
1〜33a‐n,〜33m‐1〜33m‐nは差動ペア
に構成された電流出力型D/A変換器である。
【0064】マッピング回路101は入力信号(入力デ
ータ)をI,Qの各信号に変換して出力する回路であ
り、遅延回路30‐1〜30‐m−1はI信号を遅延し
て出力するものであり、30‐1,30‐2,30‐3
〜30‐m−1の順に順番に接続されている。
ータ)をI,Qの各信号に変換して出力する回路であ
り、遅延回路30‐1〜30‐m−1はI信号を遅延し
て出力するものであり、30‐1,30‐2,30‐3
〜30‐m−1の順に順番に接続されている。
【0065】ROM31a〜31mは、I信号のデータ
に対応した1bitインパルスレスポンス信号を出力す
るものであって、このROMデータは予めΔ‐Σ変調器
等のオーバーサンプリング型変調器で1bitデータに
変換したものが記憶させてある。ROM31a〜31m
のうち、31aはマッピング回路101の出力を直接受
け、31bは遅延回路30‐1で遅延されたマッピング
回路101の出力を受け、31cは遅延回路30‐2で
遅延されたマッピング回路101の出力を受け、31m
は遅延回路30‐m−1で遅延されたマッピング回路1
01の出力を受け構成である。
に対応した1bitインパルスレスポンス信号を出力す
るものであって、このROMデータは予めΔ‐Σ変調器
等のオーバーサンプリング型変調器で1bitデータに
変換したものが記憶させてある。ROM31a〜31m
のうち、31aはマッピング回路101の出力を直接受
け、31bは遅延回路30‐1で遅延されたマッピング
回路101の出力を受け、31cは遅延回路30‐2で
遅延されたマッピング回路101の出力を受け、31m
は遅延回路30‐m−1で遅延されたマッピング回路1
01の出力を受け構成である。
【0066】ROM31a〜31m出力は、縦続接続さ
れたD‐FF(Dフリップフロップ)に入力され(RO
M31aの場合は縦続接続されたD‐FF32a‐1〜
32a‐n、ROM31bの場合は縦続接続されたD‐
FF32b‐1〜32b‐n、…ROM31mの場合は
縦続接続されたD‐FF32m‐1〜32m‐n)に順
次送られる構成である。
れたD‐FF(Dフリップフロップ)に入力され(RO
M31aの場合は縦続接続されたD‐FF32a‐1〜
32a‐n、ROM31bの場合は縦続接続されたD‐
FF32b‐1〜32b‐n、…ROM31mの場合は
縦続接続されたD‐FF32m‐1〜32m‐n)に順
次送られる構成である。
【0067】電流出力型D/A変換器(ROM31aの
系統の場合は33a‐1〜33a‐n、ROM31bの
系統の場合は33b‐1〜33b‐n、ROM31mの
系統の場合は33m‐1〜33m‐n)はそれぞれ差動
ペアに構成された電流出力型D/A変換器であり、それ
ぞれ対応のD‐FF回路の出力によって、これら電流出
力型D/A変換器(ROM31aの系統の場合は33a
‐1〜33a‐n、ROM31bの系統の場合は33b
‐1〜33b‐n、ROM31mの系統の場合は33m
‐1〜33m‐n、)は駆動されることにより、これら
の差動ペアの共通端子に接続された電流源の電流値によ
ってFIRフィルタの係数が設定される。
系統の場合は33a‐1〜33a‐n、ROM31bの
系統の場合は33b‐1〜33b‐n、ROM31mの
系統の場合は33m‐1〜33m‐n)はそれぞれ差動
ペアに構成された電流出力型D/A変換器であり、それ
ぞれ対応のD‐FF回路の出力によって、これら電流出
力型D/A変換器(ROM31aの系統の場合は33a
‐1〜33a‐n、ROM31bの系統の場合は33b
‐1〜33b‐n、ROM31mの系統の場合は33m
‐1〜33m‐n、)は駆動されることにより、これら
の差動ペアの共通端子に接続された電流源の電流値によ
ってFIRフィルタの係数が設定される。
【0068】すなわち、本具体例の如き構成とすること
により、FIRフィルタとしての機能を得ると共に、D
/A変換機能を得ることができる。
により、FIRフィルタとしての機能を得ると共に、D
/A変換機能を得ることができる。
【0069】このような構成の本装置の作用を説明す
る。入力信号はマッピング回路101により、I,Qの
各信号に変換され、I,Qそれぞれの信号はロールオフ
フィルタのインパルス応答が記憶されたROM31aお
よび遅延回路30‐1に入力され、遅延回路30‐1に
より所定の遅延が与えられる。遅延回路30‐1の出力
は更に後段の遅延回路30‐2に与えられ、ここで遅延
されて更に後段の遅延回路30‐2に与えられて遅延さ
れる。このようにして遅延回路30‐m−1まで順に送
られて遅延される。
る。入力信号はマッピング回路101により、I,Qの
各信号に変換され、I,Qそれぞれの信号はロールオフ
フィルタのインパルス応答が記憶されたROM31aお
よび遅延回路30‐1に入力され、遅延回路30‐1に
より所定の遅延が与えられる。遅延回路30‐1の出力
は更に後段の遅延回路30‐2に与えられ、ここで遅延
されて更に後段の遅延回路30‐2に与えられて遅延さ
れる。このようにして遅延回路30‐m−1まで順に送
られて遅延される。
【0070】ROM31‐bには遅延回路30‐1の出
力が与えられ、ROM31‐cには遅延回路30‐2の
出力が与えられ、ROMmには遅延回路‐m−1の出力
が与えられる。
力が与えられ、ROM31‐cには遅延回路30‐2の
出力が与えられ、ROMmには遅延回路‐m−1の出力
が与えられる。
【0071】従って、ROM31aからは、現在のIの
データに対応した1bitインパルスレスポンス信号が
出力され、ROM31bからはそれよりも過去のIのデ
ータに対応した1bitインパルスレスポンス信号が出
力され、ROM31cからは更にそれよりも過去のIの
データに対応した1bitインパルスレスポンス信号が
といった具合に時間をずらしたIのデータに対応した1
bitインパルスレスポンス信号が出力される。
データに対応した1bitインパルスレスポンス信号が
出力され、ROM31bからはそれよりも過去のIのデ
ータに対応した1bitインパルスレスポンス信号が出
力され、ROM31cからは更にそれよりも過去のIの
データに対応した1bitインパルスレスポンス信号が
といった具合に時間をずらしたIのデータに対応した1
bitインパルスレスポンス信号が出力される。
【0072】すなわち、ROM31‐a〜31mにはデ
ータとして予めΔ‐Σ変調器等のオーバーサンプリング
型変調器で1bitデータに変換したものが記憶させて
ある。そして、このROM31a〜31m出力は、縦続
接続されたD‐FF回路(Dフリップフロップ)に入力
され(ROM31aの場合は縦続接続されたD‐FF回
路32a‐1〜32a‐n、ROM31bの場合は縦続
接続されたD‐FF回路32b‐1〜32b‐n、RO
M31mの場合は縦続接続されたD‐FF回路32m‐
1〜32m‐n、)に順次送られる。
ータとして予めΔ‐Σ変調器等のオーバーサンプリング
型変調器で1bitデータに変換したものが記憶させて
ある。そして、このROM31a〜31m出力は、縦続
接続されたD‐FF回路(Dフリップフロップ)に入力
され(ROM31aの場合は縦続接続されたD‐FF回
路32a‐1〜32a‐n、ROM31bの場合は縦続
接続されたD‐FF回路32b‐1〜32b‐n、RO
M31mの場合は縦続接続されたD‐FF回路32m‐
1〜32m‐n、)に順次送られる。
【0073】そして、それぞれのD‐FF回路の出力に
よって、差動ペアに構成された電流出力型D/A変換器
(ROM31aの系統の場合は33a‐1〜33a‐
n、ROM31bの系統の場合は33b‐1〜33b‐
n、ROM31mの系統の場合は33m‐1〜33m‐
n、)は駆動される。そして、これらの差動ペアの共通
端子に接続された電流源の電流値によってFIRフィル
タの係数が設定される。
よって、差動ペアに構成された電流出力型D/A変換器
(ROM31aの系統の場合は33a‐1〜33a‐
n、ROM31bの系統の場合は33b‐1〜33b‐
n、ROM31mの系統の場合は33m‐1〜33m‐
n、)は駆動される。そして、これらの差動ペアの共通
端子に接続された電流源の電流値によってFIRフィル
タの係数が設定される。
【0074】上述したように、上記ROM31a〜31
mには各々異なる場所のインパルスレスポンスの情報を
記憶してある。
mには各々異なる場所のインパルスレスポンスの情報を
記憶してある。
【0075】そして、遅延回路30‐1の出力は上記R
OM31aと異なる場所のインパルスレスポンスを記憶
した別のROM31bに入力され、入力対応のインパル
スレスポンス値に変換される。その変換された出力は縦
続接続されたD‐FF回路(Dフリップフロップ;RO
M31bの場合は縦続接続されたD‐FF32b‐1〜
32b‐n)に順次送られる。そして、それぞれのD‐
FF回路の出力にて、差動ペアに構成された電流出力型
D/A変換器33b‐1〜33b‐nは駆動される。
OM31aと異なる場所のインパルスレスポンスを記憶
した別のROM31bに入力され、入力対応のインパル
スレスポンス値に変換される。その変換された出力は縦
続接続されたD‐FF回路(Dフリップフロップ;RO
M31bの場合は縦続接続されたD‐FF32b‐1〜
32b‐n)に順次送られる。そして、それぞれのD‐
FF回路の出力にて、差動ペアに構成された電流出力型
D/A変換器33b‐1〜33b‐nは駆動される。
【0076】そして、それぞれの電流出力型D/A変換
器33b‐1〜33b‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
器33b‐1〜33b‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
【0077】同様に、遅延回路30‐2出力は上記RO
M31a,31bと異なる場所のインパルスレスポンス
を記憶した別のROM31cに入力され、入力対応のイ
ンパルスレスポンス値に変換される。その変換された出
力は縦続接続されたD‐FF回路(Dフリップフロッ
プ;ROM31cの場合は縦続接続されたD‐FF32
c‐1〜32c‐n)に順次送られる。そして、それぞ
れのD‐FF回路の出力にて、差動ペアに構成された電
流出力型D/A変換器33c‐1〜33c‐nは駆動さ
れる。
M31a,31bと異なる場所のインパルスレスポンス
を記憶した別のROM31cに入力され、入力対応のイ
ンパルスレスポンス値に変換される。その変換された出
力は縦続接続されたD‐FF回路(Dフリップフロッ
プ;ROM31cの場合は縦続接続されたD‐FF32
c‐1〜32c‐n)に順次送られる。そして、それぞ
れのD‐FF回路の出力にて、差動ペアに構成された電
流出力型D/A変換器33c‐1〜33c‐nは駆動さ
れる。
【0078】そして、それぞれの電流出力型D/A変換
器33c‐1〜33c‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
器33c‐1〜33c‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
【0079】同様に、遅延回路30‐m−1の出力は上
記ROM31a,31b,31c…と異なる場所のイン
パルスレスポンスを記憶した別のROM31mに入力さ
れ、入力対応のインパルスレスポンス値に変換される。
その変換された出力は縦続接続されたD‐FF回路(D
フリップフロップ;ROM31mの場合は縦続接続され
たD‐FF回路32m‐1〜32m‐n)に順次送られ
る。そして、それぞれのD‐FF回路の出力にて、差動
ペアに構成された電流出力型D/A変換器33m‐1〜
33m‐nは駆動される。
記ROM31a,31b,31c…と異なる場所のイン
パルスレスポンスを記憶した別のROM31mに入力さ
れ、入力対応のインパルスレスポンス値に変換される。
その変換された出力は縦続接続されたD‐FF回路(D
フリップフロップ;ROM31mの場合は縦続接続され
たD‐FF回路32m‐1〜32m‐n)に順次送られ
る。そして、それぞれのD‐FF回路の出力にて、差動
ペアに構成された電流出力型D/A変換器33m‐1〜
33m‐nは駆動される。
【0080】そして、それぞれの電流出力型D/A変換
器33m‐1〜33m‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
器33m‐1〜33m‐nがそれぞれ対応のD‐FF回
路の出力によって駆動されることでこれらの差動ペアの
共通端子に接続された電流源の電流値対応にFIRフィ
ルタの係数が設定される。
【0081】この結果、各々の差動ペアの電流によって
設定されたFIRフィルタによって、不要な周波数成分
を減衰させられる。
設定されたFIRフィルタによって、不要な周波数成分
を減衰させられる。
【0082】そして、各々の差動ペアのうち、一方の側
の素子の電流出力を束ねて接続し、また、他方の側の素
子の電流出力を束ねて接続することにより、それぞれア
ナログ的に加算機能が実現され、これにより最終的な出
力電流I+と、I−とが得られる。
の素子の電流出力を束ねて接続し、また、他方の側の素
子の電流出力を束ねて接続することにより、それぞれア
ナログ的に加算機能が実現され、これにより最終的な出
力電流I+と、I−とが得られる。
【0083】同様の回路をQ信号系統にも設けて、Q信
号成分を処理することにより、Q+,Q−信号が出力さ
れる。
号成分を処理することにより、Q+,Q−信号が出力さ
れる。
【0084】このように構成することにより、不要な高
域雑音成分を大幅に減衰させることが可能になり、IC
素子に内蔵したC,Rによる受動フィルタのみによっ
て、雑音の少ない高精度なQPSK信号発生器を構成す
ることが可能となる。
域雑音成分を大幅に減衰させることが可能になり、IC
素子に内蔵したC,Rによる受動フィルタのみによっ
て、雑音の少ない高精度なQPSK信号発生器を構成す
ることが可能となる。
【0085】ここで、差動ペアの電流は通常、各ROM
出力のゲインを揃えるために同じ値を用いる。
出力のゲインを揃えるために同じ値を用いる。
【0086】また、同一系統における差動ペア(ROM
31aの系統の場合は縦続接続されたD‐FF回路32
a‐1〜32a‐n対応の差動ペア、ROM31bの系
統の場合は縦続接続されたD‐FF回路32b‐1〜3
2b‐n対応の差動ペア、ROM31mの系統の場合は
縦続接続されたD‐FF回路32m‐1〜32m‐n対
応の差動ペア)の電流(ROM31aの系統の場合はI
11,I12,…I1n、ROM31bの系統の場合はI21,
I22,…I2n、ROM31mの系統の場合はIm1,
Im2,…Imn)の和は、上述したFIRフィルタを用い
ない場合、差動ペア1つの電流と同一でよく、この場
合、消費電流の増加はD‐FF回路(Dフリップフロッ
プ)によるもののみで済む。
31aの系統の場合は縦続接続されたD‐FF回路32
a‐1〜32a‐n対応の差動ペア、ROM31bの系
統の場合は縦続接続されたD‐FF回路32b‐1〜3
2b‐n対応の差動ペア、ROM31mの系統の場合は
縦続接続されたD‐FF回路32m‐1〜32m‐n対
応の差動ペア)の電流(ROM31aの系統の場合はI
11,I12,…I1n、ROM31bの系統の場合はI21,
I22,…I2n、ROM31mの系統の場合はIm1,
Im2,…Imn)の和は、上述したFIRフィルタを用い
ない場合、差動ペア1つの電流と同一でよく、この場
合、消費電流の増加はD‐FF回路(Dフリップフロッ
プ)によるもののみで済む。
【0087】さらにこの実施に例において、特願平5‐
267296号で示されたような、インパルスレスポン
スの各部分のD/A変換器に重みを付け、量子化ノイズ
の低減を図るようにすることも可能である。この重み付
けは、電流を等しくせず、重みを付けることにより実現
される。これにより、データの打ち切りによる影響も抑
えることができる。
267296号で示されたような、インパルスレスポン
スの各部分のD/A変換器に重みを付け、量子化ノイズ
の低減を図るようにすることも可能である。この重み付
けは、電流を等しくせず、重みを付けることにより実現
される。これにより、データの打ち切りによる影響も抑
えることができる。
【0088】(第3の具体例)次にスイッチドキャパシ
タ回路を用いて構成した例を図6に示す。以下の説明で
は、詳細はI信号の系統のみについてするが、Q信号の
系統も存在している。そして、このQ信号の系統もI信
号の系統のものと構成および作用は同じである。また、
この実施例は第2の具体例とD/A変換器および加算回
路部分が異なるのみで、他は構成が同じである。
タ回路を用いて構成した例を図6に示す。以下の説明で
は、詳細はI信号の系統のみについてするが、Q信号の
系統も存在している。そして、このQ信号の系統もI信
号の系統のものと構成および作用は同じである。また、
この実施例は第2の具体例とD/A変換器および加算回
路部分が異なるのみで、他は構成が同じである。
【0089】すなわち、第2の具体例においてはD/A
変換器として差動ペアに構成された電流出力型D/A変
換器(ROM31aの系統の場合は33a‐1〜33a
‐n、ROM31bの系統の場合は33b‐1〜33b
‐n、ROM31mの系統の場合は33m‐1〜33m
‐n、)を用いていたが、これの代わりにスイッチドキ
ャパシタ回路SC11〜SC1n,SC21〜SC2
n,…SCm1〜SCmnを用いる。そして、第2の具
体例においてはD/A変換器としての差動ペアの電流出
力を纏めることで、加算したが、この第3の具体例では
スイッチドキャパシタ回路SC11〜SC1n,SC2
1〜SC2n,…SCm1〜SCmnの出力を加算回路
ADDにより加算する構成とした。
変換器として差動ペアに構成された電流出力型D/A変
換器(ROM31aの系統の場合は33a‐1〜33a
‐n、ROM31bの系統の場合は33b‐1〜33b
‐n、ROM31mの系統の場合は33m‐1〜33m
‐n、)を用いていたが、これの代わりにスイッチドキ
ャパシタ回路SC11〜SC1n,SC21〜SC2
n,…SCm1〜SCmnを用いる。そして、第2の具
体例においてはD/A変換器としての差動ペアの電流出
力を纏めることで、加算したが、この第3の具体例では
スイッチドキャパシタ回路SC11〜SC1n,SC2
1〜SC2n,…SCm1〜SCmnの出力を加算回路
ADDにより加算する構成とした。
【0090】この例において、各D‐FF回路(Dフリ
ップフロップ(ROM31aの場合は縦続接続されたD
‐FF回路32a‐1〜32a‐n、ROM31bの場
合は縦続接続されたD‐FF回路32b‐1〜32b‐
n、…ROM31mの場合は縦続接続されたD‐FF回
路32m‐1〜32m‐n))の出力D11,D12,…,
Dmnは、スイッチドキャパシタ回路SC11〜SC1
n,SC21〜SC2n,…SCm1〜SCmnを介し
て加算回路ADDに入力される。
ップフロップ(ROM31aの場合は縦続接続されたD
‐FF回路32a‐1〜32a‐n、ROM31bの場
合は縦続接続されたD‐FF回路32b‐1〜32b‐
n、…ROM31mの場合は縦続接続されたD‐FF回
路32m‐1〜32m‐n))の出力D11,D12,…,
Dmnは、スイッチドキャパシタ回路SC11〜SC1
n,SC21〜SC2n,…SCm1〜SCmnを介し
て加算回路ADDに入力される。
【0091】加算回路ADDは、演算増幅器OPおよび
入力をホールドするためのホールドキャパシタCa、こ
のキャパシタCaの電荷をクリアするスイッチSWaと
によって構成されており、加算回路ADDはクロック信
号1周期のck1の区間(例えば、クロック信号の
“H”区間)の区間に入力信号(D11,D12,…,
Dmn)のサンプルおよびホールドキャパシタCaのクリ
アを行い、クロックck2の区間(例えば、クロック信
号の“L”区間)にそれぞれのサンプルチャージをホー
ルドキャパシタCaに転送し、加算を行う。
入力をホールドするためのホールドキャパシタCa、こ
のキャパシタCaの電荷をクリアするスイッチSWaと
によって構成されており、加算回路ADDはクロック信
号1周期のck1の区間(例えば、クロック信号の
“H”区間)の区間に入力信号(D11,D12,…,
Dmn)のサンプルおよびホールドキャパシタCaのクリ
アを行い、クロックck2の区間(例えば、クロック信
号の“L”区間)にそれぞれのサンプルチャージをホー
ルドキャパシタCaに転送し、加算を行う。
【0092】スイッチドキャパシタ回路SC11〜SC
1n,SC21〜SC2n,…SCm1〜SCmnはそ
れぞれ一つのサンプルキャパシタC11,C12,…,C1m
と、そのサンプルキャパシタの入力側と出力側の開閉用
のスイッチ、そのサンプルキャパシタの入力側と出力側
の接地のためのスイッチを有した構成であり、対応する
入力信号(D11,D12,…,Dmn)をサンプルチャージ
として保持する。
1n,SC21〜SC2n,…SCm1〜SCmnはそ
れぞれ一つのサンプルキャパシタC11,C12,…,C1m
と、そのサンプルキャパシタの入力側と出力側の開閉用
のスイッチ、そのサンプルキャパシタの入力側と出力側
の接地のためのスイッチを有した構成であり、対応する
入力信号(D11,D12,…,Dmn)をサンプルチャージ
として保持する。
【0093】このサンプルチャージを保持するサンプル
キャパシタC11,C12,…,C1mの係数を、必要とする
FIRフィルタの係数に応じた設定にすることにより、
所望の周波数特性を得ることができる。同様にサンプル
キャパシタC21,C22,…,C2nの係数を、必要とする
FIRフィルタの係数に応じた設定にし、 …サンプル
キャパシタCm1,Cm2,…,Cmnの係数を、必要とする
FIRフィルタの係数に応じた設定にする。
キャパシタC11,C12,…,C1mの係数を、必要とする
FIRフィルタの係数に応じた設定にすることにより、
所望の周波数特性を得ることができる。同様にサンプル
キャパシタC21,C22,…,C2nの係数を、必要とする
FIRフィルタの係数に応じた設定にし、 …サンプル
キャパシタCm1,Cm2,…,Cmnの係数を、必要とする
FIRフィルタの係数に応じた設定にする。
【0094】この構成としても、第2の具体例と同様の
効果が得られる。
効果が得られる。
【0095】(第4の具体例)次に本発明を変調信号発
生器に応用した具体例を図7に示す。本例では、ROM
出力は乗算回路Mに入力され、局部発振源OSCから発
生される搬送波帯の周波数の発振信号(搬送波信号)に
よって変調される。従来では、変調器の入力はアナログ
信号であったため、変調器にはアナログ特性の優れたも
のが必要であった。
生器に応用した具体例を図7に示す。本例では、ROM
出力は乗算回路Mに入力され、局部発振源OSCから発
生される搬送波帯の周波数の発振信号(搬送波信号)に
よって変調される。従来では、変調器の入力はアナログ
信号であったため、変調器にはアナログ特性の優れたも
のが必要であった。
【0096】そこで、本発明ではロールオフフィルタを
通してロールオフ成形した波形成形済みの信号表現に、
オーバーサンプリング型変調器を用いた場合の符号であ
る1ビット符号を用いれば、変調回路の入力は1ビット
符号となる。搬送波に矩形波を用いれば、変調器をスイ
ッチ等で構成することが可能となり、アナログ素子の精
度の変調精度に対する影響を低減することができる。
通してロールオフ成形した波形成形済みの信号表現に、
オーバーサンプリング型変調器を用いた場合の符号であ
る1ビット符号を用いれば、変調回路の入力は1ビット
符号となる。搬送波に矩形波を用いれば、変調器をスイ
ッチ等で構成することが可能となり、アナログ素子の精
度の変調精度に対する影響を低減することができる。
【0097】しかしながら、従来においては、オーバー
サンプリング型変調器を用いているため、信号帯域外の
雑音が大きくなる欠点を持っていた。
サンプリング型変調器を用いているため、信号帯域外の
雑音が大きくなる欠点を持っていた。
【0098】これを解決するために、本例では前記の変
調信号を縦続接続されたD‐FF回路32a‐1〜32
a‐n,32b‐1〜32b‐n,…32m‐1〜32
m‐nに入力し、それぞれのD‐FF回路の出力で、差
動ペアによる構成の電流出力型D/A変換器33a‐1
〜33a‐n,33b‐1〜33b‐n,…33m‐1
〜33m‐nのうち、自己に対応するものを駆動させる
ようにする。
調信号を縦続接続されたD‐FF回路32a‐1〜32
a‐n,32b‐1〜32b‐n,…32m‐1〜32
m‐nに入力し、それぞれのD‐FF回路の出力で、差
動ペアによる構成の電流出力型D/A変換器33a‐1
〜33a‐n,33b‐1〜33b‐n,…33m‐1
〜33m‐nのうち、自己に対応するものを駆動させる
ようにする。
【0099】この差動ペアの共通端子に接続された電流
源の電流値(ROM31aの系統の場合はI11,I12,
…I1n、ROM31bの系統の場合はI21,I22,…I
2n、ROM31mの系統の場合はIm1,Im2,…Imn)
によってFIRフィルタの係数が設定される。
源の電流値(ROM31aの系統の場合はI11,I12,
…I1n、ROM31bの系統の場合はI21,I22,…I
2n、ROM31mの系統の場合はIm1,Im2,…Imn)
によってFIRフィルタの係数が設定される。
【0100】この例の場合にはフィルタタップをバンド
パス特性となるように設定すれば、不要な雑音を除去し
た変調信号を得ることができる。
パス特性となるように設定すれば、不要な雑音を除去し
た変調信号を得ることができる。
【0101】なお、上記の例において、4相のQPSK
信号を使用したケースを対象に説明したが、2相または
8相等のPSK信号にも本発明は適用でき、信号形式に
かかわりなく信号発生器として動作させることができ
る。
信号を使用したケースを対象に説明したが、2相または
8相等のPSK信号にも本発明は適用でき、信号形式に
かかわりなく信号発生器として動作させることができ
る。
【0102】以上種々の例を説明したが、要するに本発
明は、オーバーサンプリング変調された信号を直列接続
された遅延素子に入力し、その遅延素子の各々の出力を
重み付けしたD/A変換手段によりアナログ信号に変換
し、そのそれぞれの出力をアナログ加算することによ
り、Δ−Σ変調によって持ち上がったベースバンド周波
数以上のノイズを十分に減衰させ、これにより、IC素
子内の受動部品のみによって構成可能なフィルタを用い
ても性能に支障を来すことのない高精度な信号発生器を
提供することを可能とするものである。
明は、オーバーサンプリング変調された信号を直列接続
された遅延素子に入力し、その遅延素子の各々の出力を
重み付けしたD/A変換手段によりアナログ信号に変換
し、そのそれぞれの出力をアナログ加算することによ
り、Δ−Σ変調によって持ち上がったベースバンド周波
数以上のノイズを十分に減衰させ、これにより、IC素
子内の受動部品のみによって構成可能なフィルタを用い
ても性能に支障を来すことのない高精度な信号発生器を
提供することを可能とするものである。
【0103】そして、フィルタをIC素子内にしかも受
動部品のみによって構成できることにより低消費電力化
と省スペース化を実現する。
動部品のみによって構成できることにより低消費電力化
と省スペース化を実現する。
【0104】
【発明の効果】上述した発明によると、ノイズシェーピ
ングによって増加した高周波域のノイズを十分減衰させ
ることが可能となり、IC素子内の受動部品のみによっ
て構成可能なフィルタを用いて高精度な信号発生器を実
現することが可能となる。また、変調器をスイッチのみ
で構成することが可能となり、回路素子に対する素子精
度の要求を大幅に緩和した変調信号発生器を実現でき
る。さらに、従来必要であった回路規模の大きなディジ
タル加算器が不要となり、回路規模を縮小することが可
能となる。電流出力型D/A変換器を用いることにより
回路規模が縮小できる。これらにより、回路素子に対す
る素子精度の要求が大幅に緩和でき、VLSIなどの実
現が容易となり、歩留まりの向上、ひいてはコストの低
減が可能となる。
ングによって増加した高周波域のノイズを十分減衰させ
ることが可能となり、IC素子内の受動部品のみによっ
て構成可能なフィルタを用いて高精度な信号発生器を実
現することが可能となる。また、変調器をスイッチのみ
で構成することが可能となり、回路素子に対する素子精
度の要求を大幅に緩和した変調信号発生器を実現でき
る。さらに、従来必要であった回路規模の大きなディジ
タル加算器が不要となり、回路規模を縮小することが可
能となる。電流出力型D/A変換器を用いることにより
回路規模が縮小できる。これらにより、回路素子に対す
る素子精度の要求が大幅に緩和でき、VLSIなどの実
現が容易となり、歩留まりの向上、ひいてはコストの低
減が可能となる。
【図1】本発明を説明するための図であって、本発明の
第1の具体的な例を説明するための要部ブロック図。
第1の具体的な例を説明するための要部ブロック図。
【図2】本発明を説明するための図であって、本発明の
第1の具体的な例を説明するための全体構成を示すブロ
ック図。
第1の具体的な例を説明するための全体構成を示すブロ
ック図。
【図3】本発明を説明するための図であって、本発明の
第1の具体的な例における重み乗算器13a〜13nお
よび加算器14の構成例を説明するための図。
第1の具体的な例における重み乗算器13a〜13nお
よび加算器14の構成例を説明するための図。
【図4】本発明を説明するための図であって、本発明の
QPSK信号発生器における出力スペクトルの例を示す
図。
QPSK信号発生器における出力スペクトルの例を示す
図。
【図5】本発明を説明するための図であって、本発明の
第2の具体的な例を説明するための要部ブロック図。
第2の具体的な例を説明するための要部ブロック図。
【図6】本発明を説明するための図であって、本発明の
第3の具体的な例を説明するための要部ブロック図。
第3の具体的な例を説明するための要部ブロック図。
【図7】本発明を説明するための図であって、本発明の
第4の具体的な例を説明するための要部ブロック図。
第4の具体的な例を説明するための要部ブロック図。
【図8】従来技術を説明するための図。
13a…乗算器 14…加算器 12a〜12n-1…遅延素子 30‐1〜30‐m−1…遅延回路 31a〜31m…ROM(リードオンリメモリ) 32a‐1〜32m‐n…D‐FF回路(Dフリップフ
ロップ) 33a‐1〜33a‐n,〜33m‐n…電流出力型D
/A変換器(差動ペア) 100‐I,100‐Q,100A‐I,100A‐Q
…信号発生器 101…マッピング回路 ADD…加算回路は、 OP…演算増幅器 Ca…ホールドキャパシタ SWa…スイッチ SC11〜SC1n,SC21〜SC2n,…SCm1
〜SCmn…スイッチドキャパシタ回路
ロップ) 33a‐1〜33a‐n,〜33m‐n…電流出力型D
/A変換器(差動ペア) 100‐I,100‐Q,100A‐I,100A‐Q
…信号発生器 101…マッピング回路 ADD…加算回路は、 OP…演算増幅器 Ca…ホールドキャパシタ SWa…スイッチ SC11〜SC1n,SC21〜SC2n,…SCm1
〜SCmn…スイッチドキャパシタ回路
Claims (10)
- 【請求項1】 オーバーサンプリング変調された信号を
順に遅延させる直列接続された複数の遅延素子と、 前記オーバーサンプリング変調された信号とこれら遅延
素子により遅延された各信号をそれぞれ所要の重み付け
してアナログ信号化する手段と、 これらの重み付けされたアナログ信号を加算して出力す
る加算手段とを具備することを特徴とする信号発生装
置。 - 【請求項2】 第1および第2の出力系統を有し、時系
列の入力信号を第1および第2の時系列ディジタル信号
に変換すると共に、第1の時系列ディジタル信号は前記
第1の出力系統に出力し、第2の時系列ディジタル信号
は前記第2の出力系統に出力する信号変換手段と、 前記第1および第2の出力系統対応に設けられ、前記信
号変換手段からのディジタル信号を複数に分割して保持
する信号保持手段と、 前記第1および第2の出力系統対応に設けられ、かつ、
前記分割数対応に設けられて前記信号保持手段からの複
数に分割されたディジタル信号のうち、対応する分割系
統のディジタル信号を波形成形して出力する波形成形手
段と、 前記第1および第2の出力系統対応に設けられ、かつ、
前記分割系統対応に設けられて前記波形成形手段からの
波形成形データのうち、対応する系統の波形成形データ
を順に所要の遅延を与えた複数の遅延出力として得る遅
延手段と、 前記遅延手段の複数の遅延出力それぞれに対応して設け
られ、遅延出力に所要の重み付けをし、アナログ信号に
変換する複数のD/A変換手段と、 前記第1および第2の出力系統対応に設けられ、前記D
/A変換手段からの複数のアナログ信号のうち、対応す
る出力系統のアナログ信号について加算し、和信号を出
力する加算手段と、 前記加算手段からの和信号から不要周波数成分を除去す
るフィルタ手段と、より構成される信号発生装置。 - 【請求項3】 第1および第2の出力系統を有し、時系
列の入力信号を第1および第2の時系列ディジタル信号
に変換すると共に、第1の時系列ディジタル信号は前記
第1の出力系統に出力し、第2の時系列ディジタル信号
は前記第2の出力系統に出力する信号変換手段と、 前記第1および第2の出力系統対応に設けられ、前記信
号変換手段からのディジタル信号を複数に分割して保持
する信号保持手段と、 前記第1および第2の出力系統対応に設けられ、かつ、
前記分割数対応に設けられて前記信号保持手段からの複
数に分割されたディジタル信号のうち、対応する分割系
統のディジタル信号を波形成形して出力する波形成形手
段と、 前記第1および第2の出力系統対応に設けられ、かつ、
前記分割系統対応に設けられて前記波形成形手段からの
波形成形データのうち、対応する系統の波形成形データ
を順に所要の遅延を与えた複数の遅延出力として得る遅
延手段と、 前記遅延手段の複数の遅延出力それぞれに対応して設け
られ、遅延出力に所要の重み付けをし、アナログ信号に
変換する複数のD/A変換手段と、 前記第1および第2の出力系統対応に設けられ、前記D
/A変換手段からの複数のアナログ信号のうち、対応す
る出力系統のアナログ信号について加算し、和信号を出
力する加算手段と、 前記加算手段からの和信号から不要周波数成分を除去す
るフィルタ手段と、 前記フィルタ手段を介してえら得る前記第1および第2
のの出力系統の和信号を直交変調する直交変調手段と、
により構成される送信装置。 - 【請求項4】 時系列の入力信号を時系列ディジタル信
号に変換する信号変換手段と、 前記信号変換手段からの時系列ディジタル信号を複数の
ディジタル信号に分割して保持し、それらディジタル信
号を別々に出力する信号保持手段と、 前記信号保持手段から別々に出力されるディジタル信号
それぞれに対応する成形波形データをそれぞれ出力する
波形成形手段と、 前記波形成形手段からそれぞれ出力される各成形波形デ
ータをそれぞれ変調器信号に変換して並列に出力する変
調手段と、 前記変調手段の有する並列の出力それぞれの系統対応に
設けられ、変調手段から出力される変調データを遅延す
る複数段構成の遅延手段と、 前記遅延手段のそれぞれの段の出力に重み付をし、アナ
ログ信号に変換する複数のD/A変換手段と、 前記D/A変換手段からの複数のアナログ信号を加算
し、和信号を出力する加算手段と、 前記加算手段からの和信号から不要周波数成分を除去す
るフィルタ手段より構成される信号発生装置。 - 【請求項5】 前記波形成形手段は、前記信号保持手段
からの複数の第1および第2のディジタル信号にそれぞ
れ対応した複数の第1および第2の単位成形波形データ
をそれぞれ記憶した複数の記憶手段により構成されるも
のであることを特徴とする請求項3記載の送信装置。 - 【請求項6】 前記波形成形手段は、前記信号保持手段
からの複数の第1および第2のディジタル信号にそれぞ
れ対応した複数の第1および第2の単位成形波形データ
をそれぞれ記憶した複数の記憶手段により構成されるも
のであることを特徴とする請求項4記載の信号発生器。 - 【請求項7】 前記D/A変換手段は、前記変調手段か
らの変調データを電流信号に変換する電流変換型D/A
変換器により構成され、前記加算手段は、前記電流型D
/A変換器からの電流信号を加算する加算回路により構
成されるものであることを特徴とする請求項2または4
いずれか1項記載の信号発生器。 - 【請求項8】 前記D/A変換手段は、前記変調手段か
らの変調データを電流信号に変換する電流変換型D/A
変換器により構成され、前記加算手段は、前記電流型D
/A変換器からの電流信号を加算する加算回路により構
成されるものであることを特徴とする請求項3記載の送
信装置。 - 【請求項9】 前記信号変換手段は、前記入力信号を前
記第1および第2のディジタル信号に対応し、QPSK
符号を構成するI信号およびQ信号に変換するマッピン
グ回路により構成され、前記信号保持手段は前記I信号
およびQ信号をそれぞれ保持する複数の信号保持回路に
より構成されるものであることを特徴とする請求項2ま
たは4いずれか1項記載の信号発生器。 - 【請求項10】 前記信号変換手段は、前記入力信号を
前記第1および第2のディジタル信号に対応し、QPS
K符号を構成するIおよびQ信号に変換するマッピング
回路により構成され、前記信号保持手段は前記Iおよび
Q信号をそれぞれ保持する複数の信号保持回路により構
成されるものであることを特徴とする請求項3記載の送
信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21988295A JP3441255B2 (ja) | 1995-08-04 | 1995-08-04 | 信号発生装置およびこれを用いた送信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21988295A JP3441255B2 (ja) | 1995-08-04 | 1995-08-04 | 信号発生装置およびこれを用いた送信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0951271A true JPH0951271A (ja) | 1997-02-18 |
JP3441255B2 JP3441255B2 (ja) | 2003-08-25 |
Family
ID=16742539
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21988295A Expired - Fee Related JP3441255B2 (ja) | 1995-08-04 | 1995-08-04 | 信号発生装置およびこれを用いた送信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3441255B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1623504A2 (en) * | 2003-04-24 | 2006-02-08 | QUALCOMM Incorporated | Combined digital-to-analog converter and signal filter |
JP2007037148A (ja) * | 2005-07-27 | 2007-02-08 | Agilent Technol Inc | 複数のdacの加算を用いたデジタル/アナログ変換方法およびシステム |
JP2008245066A (ja) * | 2007-03-28 | 2008-10-09 | New Japan Radio Co Ltd | Da変換システム |
-
1995
- 1995-08-04 JP JP21988295A patent/JP3441255B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1623504A2 (en) * | 2003-04-24 | 2006-02-08 | QUALCOMM Incorporated | Combined digital-to-analog converter and signal filter |
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JP2006524967A (ja) * | 2003-04-24 | 2006-11-02 | クゥアルコム・インコーポレイテッド | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
JP2011172234A (ja) * | 2003-04-24 | 2011-09-01 | Qualcomm Inc | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
JP2013085256A (ja) * | 2003-04-24 | 2013-05-09 | Qualcomm Inc | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
JP2014112866A (ja) * | 2003-04-24 | 2014-06-19 | Qualcomm Incorporated | 結合されたディジタル対アナログコンバータおよび信号フィルタ |
JP2007037148A (ja) * | 2005-07-27 | 2007-02-08 | Agilent Technol Inc | 複数のdacの加算を用いたデジタル/アナログ変換方法およびシステム |
JP4543020B2 (ja) * | 2005-07-27 | 2010-09-15 | ヴェリジー(シンガポール) プライベート リミテッド | 複数のdacの加算を用いたデジタル/アナログ変換方法およびシステム |
JP2008245066A (ja) * | 2007-03-28 | 2008-10-09 | New Japan Radio Co Ltd | Da変換システム |
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---|---|
JP3441255B2 (ja) | 2003-08-25 |
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