JP3434228B2 - Area array electrode type device and wiring board structure for mounting the same - Google Patents

Area array electrode type device and wiring board structure for mounting the same

Info

Publication number
JP3434228B2
JP3434228B2 JP1499799A JP1499799A JP3434228B2 JP 3434228 B2 JP3434228 B2 JP 3434228B2 JP 1499799 A JP1499799 A JP 1499799A JP 1499799 A JP1499799 A JP 1499799A JP 3434228 B2 JP3434228 B2 JP 3434228B2
Authority
JP
Japan
Prior art keywords
wiring board
solder
land
electrode
area array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1499799A
Other languages
Japanese (ja)
Other versions
JP2000216282A (en
Inventor
知稔 佐藤
雅人 住川
和美 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP1499799A priority Critical patent/JP3434228B2/en
Publication of JP2000216282A publication Critical patent/JP2000216282A/en
Application granted granted Critical
Publication of JP3434228B2 publication Critical patent/JP3434228B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、エリアアレイ電極
型デバイス、それを実装する配線基板構造、及び回路基
板実装体、並びにその実装方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an area array electrode type device, a wiring board structure for mounting it, a circuit board mounting body, and a mounting method thereof.

【０００２】[0002]

【従来の技術】従来、エリアアレイ電極型デバイスの１
つであるＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ型樹脂モール
ドパッケージ（ＢＧＡパッケージ）は、図７に示す構造
を有している（従来例１）。2. Description of the Related Art Conventionally, one of area array electrode type devices
The Ball Grid Array type resin mold package (BGA package), which is one of the two, has a structure shown in FIG. 7 (conventional example 1).

【０００３】このＢＧＡパッケージでは、通常０．４ｍ
ｍ〜０．６ｍｍ程度の厚さのプリント基板１８の一方の
面に配線が施されており、その上方には、例えばダイボ
ンドシート９を介して、通常０．３ｍｍ程度の厚さのＬ
ＳＩ半導体装置１ｂが搭載されている。このＬＳＩ半導
体装置１ｂは、プリント基板１８上の配線パターンと、
例えばワイヤボンド１０により電気的に接続されてい
る。プリント基板１８のＬＳＩ半導体装置１ｂが搭載さ
れている方の面は、ＬＳＩ半導体装置１ｂ及び電気接続
部を保護するために、全体を覆うようにモールド樹脂１
１ａにより封止されている。In this BGA package, usually 0.4 m
Wiring is provided on one surface of the printed circuit board 18 having a thickness of about m to 0.6 mm, and above the wiring, for example, a die bond sheet 9 is provided and L having a thickness of about 0.3 mm is usually provided.
The SI semiconductor device 1b is mounted. The LSI semiconductor device 1b includes a wiring pattern on the printed circuit board 18,
For example, they are electrically connected by wire bonds 10. The surface of the printed circuit board 18 on which the LSI semiconductor device 1b is mounted is entirely covered with the mold resin 1 to protect the LSI semiconductor device 1b and the electrical connection portions.
It is sealed by 1a.

【０００４】樹脂封止されたＢＧＡパッケージ１１の外
部接続用電極は、プリント基板１８のＬＳＩ半導体装置
１ｂが搭載されていない他方の面に形成されている。こ
の外部接続用電極は、例えば、はんだボール２が使われ
ることが多く、マトリックス状に配列されている。この
はんだボール２を介して、実装基板３上の外部電極とＢ
ＧＡパッケージ１１を接続する。The external connection electrodes of the resin-sealed BGA package 11 are formed on the other surface of the printed board 18 on which the LSI semiconductor device 1b is not mounted. As the external connection electrodes, for example, solder balls 2 are often used and are arranged in a matrix. Through the solder balls 2, the external electrodes on the mounting substrate 3 and B
Connect the GA package 11.

【０００５】しかしながら、この従来例１のＢＧＡパッ
ケージの実装構造では、ＢＧＡパッケージの多ピン化に
より高密度実装が要求されているが、実装基板３とＢＧ
Ａパッケージ１１の熱膨張率の差により、はんだ接続部
に応力が作用し、接続部の信頼性を保てなくなるという
問題がある。However, in the mounting structure of the BGA package of the conventional example 1, high density mounting is required due to the increase in the number of pins of the BGA package.
Due to the difference in the coefficient of thermal expansion of the A package 11, there is a problem that stress acts on the solder connection portion and the reliability of the connection portion cannot be maintained.

【０００６】ＢＧＡパッケージを実装した場合の接続部
の信頼性寿命は、一般に下記（１）式及び（２）式に示
すコフィン−マンソンの経験式によって得られる値とよ
く一致することが知られている。It is known that the reliability life of the connection portion when the BGA package is mounted generally agrees well with the value obtained by the Coffin-Manson empirical formula shown in the following formulas (1) and (2). There is.

【０００７】 Ｎf＝Ｃ・ｆ1/3・１／（γｍａｘ）2・ｅｘｐ（ΔＥ／ＫＴｍａｘ）・・・(１)N f = C · f 1/3 · 1 / (γmax) 2 · exp (ΔE / KTmax) (1)

【数１】 Ｎf：不良に至るまでのサイクル数 Ｄｍｉｎ：接続部の最小直径 Ｃ：比例定数 Δα：基板とパッケージの熱膨張係数の差 β：はんだ材料定数 ΔＴ：温度差 Ｋ：ボルツマン定数 ｄ：熱応力からの中立点 ｆ：温度サイクルの周波数 Ｅ：疲労に至る活性化エネルギー Ｔｍａｘ：温度サイクルの最高温度 Ｖｊ：接続部の体積 γｍａｘ：接続部における最大歪み Ｈｊ：接続高さ この経験式より、基板とパッケージの熱膨張係数の差が
大きいほど、信頼性寿命が短くなり、逆に、接続高さＨ
ｊを高くすると、γｍａｘ値が小さくなり、信頼性寿命
がのびることがわかる。[Equation 1] N f : number of cycles until failure Dmin: minimum diameter of connection part C: proportional constant Δα: difference in thermal expansion coefficient between substrate and package β: solder material constant ΔT: temperature difference K: Boltzmann constant d: from thermal stress Neutral point f: Frequency of temperature cycle E: Activation energy leading to fatigue Tmax: Maximum temperature of temperature cycle Vj: Volume of connection portion γmax: Maximum strain at connection portion Hj: Connection height From this empirical formula, the substrate and package The greater the difference in the coefficient of thermal expansion between the two, the shorter the reliability life, and conversely the connection height H
It can be seen that when j is increased, the γmax value is decreased and the reliability life is extended.

【０００８】そこで、こうした点を考慮したエリアアレ
イ電極型デバイスの実装構造が、従来よりいくつか提案
されている。Therefore, several mounting structures of area array electrode type devices have been proposed in consideration of the above points.

【０００９】例えば、特開平１０−２２３４１号公報に
は、図８に示すように、ＬＳＩ半導体装置１ｂが搭載さ
れている裏面の中心から、距離が近い領域に凸状部２８
ａを、その凸状部２８ａの周辺に凹状部２８ｂをそれぞ
れ形成した配線基板２８に対し、凸状部２８ａにはんだ
小ボール２ｇを配置し、凹状部２８ｂにはんだ大ボール
２ｈを配置して、はんだ小ボール２ｇとはんだ大ボール
２ｈの先端が一直線上になるように形成して、パッケー
ジ２１のコーナー周辺の接続部の応力を抑制する方法が
開示されている。つまり、凹状部２８ｂに配置したはん
だ大ボール２ｈによって、接続高さを高くし、接続部の
高信頼性を得ている（従来例２）。For example, in Japanese Unexamined Patent Publication No. 10-22341, as shown in FIG. 8, a convex portion 28 is formed in a region close to the center of the back surface on which the LSI semiconductor device 1b is mounted.
a, a small solder ball 2g is arranged on the convex portion 28a, and a large solder ball 2h is arranged on the concave portion 28b with respect to the wiring substrate 28 in which the concave portion 28b is formed around the convex portion 28a. A method is disclosed in which the small solder balls 2g and the large solder balls 2h are formed such that the tips thereof are aligned with each other to suppress the stress in the connection portion around the corners of the package 21. In other words, the large solder balls 2h arranged in the concave portion 28b increase the connection height to obtain high reliability of the connection portion (conventional example 2).

【００１０】また、例えば、特開平７−３０７４１０号
公報には、基板表面に形成されるランドの形を変更する
ことにより、これらの課題を解決する方法が開示されて
いる（従来例３）。Further, for example, Japanese Patent Application Laid-Open No. 7-307410 discloses a method for solving these problems by changing the shape of the land formed on the substrate surface (conventional example 3).

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上記従
来例２の方法による場合には、従来例１のパッケージに
比べ、ＢＧＡパッケージ側又はプリント基板側に凸状部
を設ける工程が増えるという問題がある。また、はんだ
大ボールを用いるため、接続高さＨｊを高くするだけで
なく、接続部の体積Ｖｊも大きくなるので、接続部の信
頼性寿命を向上するための接続高さの効果が相殺されて
しまうという問題がある。However, in the case of the method of the above-mentioned conventional example 2, there is a problem that the step of providing the convex portion on the BGA package side or the printed board side is increased as compared with the package of the conventional example 1. . Further, since the large solder balls are used, not only the connection height Hj is increased, but also the volume Vj of the connection portion is increased, so that the effect of the connection height for improving the reliability life of the connection portion is offset. There is a problem that it ends up.

【００１２】また、上記従来例３の方法による場合に
は、ランドの小さいはんだ接続部は、太鼓状の接続形状
となるため、狭ピッチのエリアアレイ電極デバイスで
は、実装する時に隣接するはんだ接続部同士がブリッジ
してしまうという問題がある。また、ランドを大きくし
て鼓状の接続形状とするためには、ランドと他のパター
ンとの間隔が確保できなくなり、絶縁不良が生じたり、
はんだタッチによる短絡が生じるという問題がある。Further, in the case of the method of the above-mentioned conventional example 3, since the solder connection portion with a small land has a drum-like connection shape, in the narrow-pitch area array electrode device, the solder connection portions adjacent to each other are mounted. There is a problem that they bridge each other. In addition, in order to make the land larger and have a drum-like connection shape, it is not possible to secure a space between the land and another pattern, and insulation failure may occur.
There is a problem that a short circuit occurs due to solder touch.

【００１３】本発明は、こうした従来技術の課題を解決
するものであり、配線基板にエリアアレイ電極型デバイ
スを実装した回路基板実装体において、配線密度や接続
ピッチを変えることなく接続部の電極の接続高さのみを
変えることができ、配線基板とエリアアレイ電極型デバ
イスの熱膨張係数の相違等に起因する接合部の歪みを低
減でき、接合部の信頼性と寿命を向上させることができ
るエリアアレイ電極型デバイス、それを実装する配線基
板構造、及び回路基板実装体、並びにその実装方法を提
供することを目的とする。The present invention is to solve the problems of the prior art, and in a circuit board mounting body in which an area array electrode type device is mounted on a wiring board, the electrodes of the connecting portion can be formed without changing the wiring density or the connecting pitch. Area where only the connection height can be changed, the distortion of the joint due to the difference in thermal expansion coefficient between the wiring board and the area array electrode type device can be reduced, and the reliability and life of the joint can be improved. An object is to provide an array electrode type device, a wiring board structure for mounting the same, a circuit board mounting body, and a mounting method thereof.

【００１４】[0014]

【課題を解決するための手段】本発明は、ベース部分に
半導体装置が搭載され、樹脂によって封止された構造を
有するエリアアレイ電極型デバイスを実装する配線基板
構造であって、該配線基板の表面層に形成された第１の
ランドと、該配線基板の内層に形成された第２のランド
と、該第２のランドを該エリアアレイ電極型デバイスの
実装面側に露出させるために、該配線基板の表面層及び
内層のうちの少なくとも一方に設けられた開口部とを有
し、前記第２のランドは、エリアアレイ電極型デバイス
の４隅に設けられるはんだ電極、もしくは、該デバイス
の内部に配置された前記半導体装置のチップエッジ部直
下に設けられるはんだ電極、もしくは、該チップエッジ
部直下に設けられるはんだ電極から１つ内側に設けられ
るはんだ電極に接続されるランドであり、前記第１のラ
ンドは、前記第２のランドに接続されるはんだ電極を除
くはんだ電極に接続されるランドであり、前記実装面と
該第１のランドを接続する第１のはんだ電極と、該実装
面と該第２のランドを接続する第２のはんだ電極とが、
それぞれ均等な大きさのはんだボールによって異なる高
さで形成されることを特徴とし、そのことにより上記目
的が達成される。SUMMARY OF THE INVENTION The present invention provides a base portion.
The structure in which the semiconductor device is mounted and sealed with resin
A wiring board structure for mounting an area array electrode type device having: a first land formed on a surface layer of the wiring board; a second land formed on an inner layer of the wiring board; To expose the land of the area array electrode type device to the mounting surface side of the area array electrode type device, the second land is provided in at least one of the surface layer and the inner layer of the wiring board . Area array electrode type device
Electrodes provided in the four corners of the device or the device
Directly inside the chip edge portion of the semiconductor device arranged inside
Solder electrode provided below or the chip edge
One inside from the solder electrode provided directly below
The land connected to the solder electrode
The solder electrode connected to the second land.
A land to be connected to Kuhanda electrode, a first solder electrode for connecting the mounting surface and the first land, and a second solder electrode for connecting the mounting surface and the second lands,
The solder balls of equal size are formed at different heights , whereby the above object is achieved.

【００１５】好ましくは、前記第２のランドは、前記配
線基板の内層における層厚方向の高さを異ならせた複数
種が形成されており、前記第２はんだ電極の接続部に生
じる非線形歪に応じて該第２のランドの種類を選択する
ことにより、前記第２のはんだ電極の高さを複数選択し
うる構成とする。Preferably, the second lands are formed of a plurality of types having different heights in the layer thickness direction in the inner layer of the wiring board, and are formed at the connection portions of the second solder electrodes.
By selecting the type of the second land according to the non-linear distortion, a plurality of heights of the second solder electrode can be selected.

【００１６】また、好ましくは、前記配線基板がビルド
アップタイプである構成とする。Further, it is preferable that the wiring board is a build-up type.

【００１７】また、上記のいずれかの配線基板構造を用
いてエリアアレイ電極型デバイスを実装した回路基板実
装体を構成する。Further, a circuit board mounting body on which an area array electrode type device is mounted is constructed by using any one of the above wiring board structures.

【００１８】[0018]

【００１９】[0019]

【００２０】[0020]

【００２１】[0021]

【００２２】[0022]

【００２３】[0023]

【００２４】[0024]

【００２５】[0025]

【００２６】以下に、本発明の作用について説明する。The operation of the present invention will be described below.

【００２７】上記（１）式及び（２）式に示すコフィン
−マンソンの経験式によると、はんだ接続部の寿命は、
はんだの接続部に加わる繰り返し非線型歪み量に依存し
ていることがわかる。According to the Coffin-Manson empirical formula shown in the above equations (1) and (2), the life of the solder joint is
It can be seen that it depends on the amount of repetitive nonlinear strain applied to the solder joint.

【００２８】このはんだ接続部に加わる歪み量は、接続
構造体を有限要素法などを用いて計算によって求めるこ
とができる。The amount of strain applied to the solder joint can be calculated by using the finite element method or the like for the joint structure.

【００２９】エリアアレイ電極型デバイスは、ベース部
分に搭載されたＬＳＩ半導体チップを樹脂モールドで覆
ってパッケージ化している。このデバイスを、１８５℃
から４０℃へ冷却した時のはんだ電極に生じる最大シェ
アー歪みのシミュレーション結果の一例を表１に示す。The area array electrode type device is packaged by covering the LSI semiconductor chip mounted on the base portion with a resin mold. This device is 185 ℃
Table 1 shows an example of the simulation result of the maximum shear strain that occurs in the solder electrode when cooled from 40 to 40 ° C.

【００３０】ここで、電極Ａはチップエッジの直下にあ
るはんだ電極、電極Ｂはパッケージの４隅にあるはんだ
電極、電極Ｃはチップエッジから１つ内側にあるはんだ
電極、電極Ｄはその他の電極を表しており、接続高さを
２８０μｍ、４１０μｍ、４５０μｍとした場合の最大
シェアー歪みのシミュレーション結果を示している。Here, the electrode A is a solder electrode immediately below the chip edge, the electrode B is a solder electrode at the four corners of the package, the electrode C is a solder electrode one inward from the chip edge, and the electrode D is another electrode. And shows the simulation result of the maximum shear strain when the connection heights are 280 μm, 410 μm, and 450 μm.

【００３１】[0031]

【表１】 このシミュレーション結果により、歪み量の多い電極が
存在することがわかり、更に、はんだ接続部の寿命は、
接続高さを高くすることで効果的に向上させることがで
きることが確認できる。[Table 1] From this simulation result, it can be seen that there is an electrode with a large amount of strain, and the life of the solder joint is
It can be confirmed that it can be effectively improved by increasing the connection height.

【００３２】そこで、本発明では、歪み量の多い電極に
対応する配線基板の内層に形成された第２のランドと実
装面を接続する第２の電極の接続高さを高くして、歪み
量の小さい電極に対応する配線基板の表面層に形成され
た第１のランドと実装面を接続する第１の電極と接続高
さを異ならせている。このため、歪み量の小さい電極の
接続高さを変えることなく、歪み量の多い電極に対し効
率よくはんだ接続部の寿命を向上させることができる。Therefore, in the present invention, the connection height of the second electrode connecting the mounting surface and the second land formed in the inner layer of the wiring substrate corresponding to the electrode having a large amount of strain is increased to increase the amount of strain. The connection height is made different from the first electrode connecting the mounting surface and the first land formed on the surface layer of the wiring substrate corresponding to the electrode having a small size. Therefore, without changing the connection height of the electrode having a small strain amount, it is possible to efficiently improve the life of the solder connection portion with respect to the electrode having a large strain amount.

【００３３】また、この第２のランドを、配線基板の内
層における層厚方向の高さを異ならせた複数種を形成
し、これらの第２のランドの種類を選択することによ
り、第２の電極の高さを複数選択しうる構成にすると、
各電極の歪み量の多小に対応させて最適な接続高さを選
択して、各電極のはんだ接続部の寿命をより一層向上さ
せることが可能となる。Further, a plurality of types of the second lands having different heights in the layer thickness direction in the inner layer of the wiring board are formed, and the type of the second lands is selected to obtain the second lands. If you make it possible to select multiple electrode heights,
It is possible to further improve the life of the solder connection portion of each electrode by selecting the optimum connection height corresponding to the amount of strain of each electrode.

【００３４】より詳しくは、上記配線基板にエリアアレ
イ電極型デバイスを、リフロー工程を通して接続する
と、はんだの表面張力によりその表面積を最小になるよ
うに、即ち球形に変形するため、表面層に形成されたラ
ンドに接続されたはんだ電極は、ほぼ球形になる。一
方、内層に形成されたランドに接続されたランドに対す
るはんだ電極は、内層−表面層間だけ接続高さが高くな
っているため、より細い太鼓状、さらに深い内層にラン
ドを形成した場合には、鼓状になる。もちろん、内層に
形成したランドに接続された電極のはんだ表面張力は、
自身を球形にしようとするが、それは、表面層に形成さ
れたランドに接続された電極の接続高さを低くする方向
に作用することとなり、数の多い表面層に形成されたラ
ンドに接続された電極のはんだ表面張力に抵抗されるこ
ととなり、より細い太鼓状あるいは鼓状となる。これに
より、より歪みの大きい電極には、選択的に接続信頼性
のよいはんだ接続部形状を付与することが可能となる。More specifically, when an area array electrode type device is connected to the wiring board through a reflow process, it is formed on the surface layer so that the surface area of the solder is minimized by the surface tension of the solder, that is, it is spherically deformed. The solder electrode connected to the land has a substantially spherical shape. On the other hand, the solder electrode for the land connected to the land formed in the inner layer, the connection height is high only in the inner layer-surface layer, so when the land is formed in a thinner drum-shaped, deeper inner layer, It becomes a drum shape. Of course, the solder surface tension of the electrode connected to the land formed in the inner layer is
Although it tries to make itself spherical, it acts in the direction of lowering the connection height of the electrodes connected to the lands formed on the surface layer, and it is connected to the lands formed on many surface layers. The electrode becomes resistant to the solder surface tension of the electrode and becomes thinner drum-shaped or drum-shaped. As a result, it becomes possible to selectively give the solder connection portion shape with high connection reliability to the electrode having larger strain.

【００３５】また、配線基板がビルドアップタイプであ
る構成にすると、ランドの形成、各層の配線パターンを
接続する穴やランドを露出させるための穴の形成等を同
時形成して工程の短縮を図ることができると共に、形成
される各部の位置精度を向上させることが可能となる。Further, when the wiring board is of the build-up type, the formation of lands, the holes for connecting the wiring patterns of the respective layers, the holes for exposing the lands, etc. are simultaneously formed to shorten the process. In addition, it is possible to improve the positional accuracy of each part to be formed.

【００３６】従って、上記のいずれかの配線基板構造を
用いてエリアアレイ電極型デバイスを実装した回路基板
実装体を構成すると、高信頼性のモジュールが得られ
る。Therefore, when a circuit board mounting body on which an area array electrode type device is mounted is constructed using any of the above wiring board structures, a highly reliable module can be obtained.

【００３７】また、本発明のエリアアレイ電極型デバイ
スは、半導体装置と、この半導体装置を搭載する可撓性
基板と、この可撓性基板に搭載された半導体装置を被覆
する樹脂とを有してなり、樹脂の熱膨張係数を半導体装
置の熱膨張係数よりも大きくしている。The area array electrode type device of the present invention has a semiconductor device, a flexible substrate on which the semiconductor device is mounted, and a resin which covers the semiconductor device mounted on the flexible substrate. Therefore, the thermal expansion coefficient of the resin is made larger than that of the semiconductor device.

【００３８】従って、突起電極であるバンプ面を配線基
板に当接して実装し、リフロー装置等を用いて、上記エ
リアアレイ電極型デバイスを加熱すると、半導体装置と
封止樹脂との熱膨張係数の差により、エリアアレイ電極
型デバイスの３次元形状が略平面状に戻り、エリアアレ
イ電極型デバイスに形成されたバンプは、配線基板に形
成された電極パッドと良好な接触を得る。リフロー装置
により加熱されたバンプは溶融し、プリント基板の所定
の電極に良好な濡れ状態で接続される。Therefore, when the bump surface, which is the protruding electrode, is mounted in contact with the wiring substrate and the area array electrode type device is heated by using a reflow device or the like, the coefficient of thermal expansion of the semiconductor device and the sealing resin is changed. Due to the difference, the three-dimensional shape of the area array electrode type device returns to a substantially flat shape, and the bumps formed on the area array electrode type device obtain good contact with the electrode pads formed on the wiring board. The bump heated by the reflow device is melted and connected to a predetermined electrode of the printed board in a good wet state.

【００３９】次に、エリアアレイ電極型デバイスを冷却
して室温に戻す際、半導体装置と封止樹脂との熱膨張係
数の差により、再びエリアアレイ電極型デバイス全体が
バンプ面を凸にするように反る。従って、エリアアレイ
電極型デバイスのコーナー周辺のバンプ接続部の接続高
さが高くなる。最後に、封止樹脂を用いて全体を覆うこ
とにより、半導体装置及び電気接続を保護する。Next, when the area array electrode type device is cooled and returned to room temperature, the entire area array electrode type device is made to have a convex bump surface again due to the difference in thermal expansion coefficient between the semiconductor device and the sealing resin. Warp. Therefore, the connection height of the bump connection portion around the corner of the area array electrode type device becomes high. Finally, the entire surface is covered with a sealing resin to protect the semiconductor device and electrical connections.

【００４０】その結果、周辺部の電極の接続高さのみを
高くした高い接合信頼性と接合寿命を有する回路基板実
装体が得られる。As a result, it is possible to obtain a circuit board mounting body having a high bonding reliability and a bonding life in which only the connection height of the peripheral electrodes is increased.

【００４１】こうした作用を効果的に得るためには、半
導体装置を搭載した面は、半導体装置がモールドの厚さ
の３５％から６５％になるよう、半導体装置よりも熱膨
張係数の大きい樹脂を用いて全体を覆うように封止す
る。また、樹脂の熱膨張係数が、半導体装置の熱膨張係
数の３〜６倍であるように樹脂を選択する。このとき、
半導体装置の上側と下側とでは、上側のほうがモールド
の厚さが厚いように封止する。加えて、可撓性基板に
は、実装する際に良好な接続が得られるように、共晶は
んだ又は微量の添加元素を含む共晶はんだからなるバン
プ状の突起電極を形成し、各突起電極を略均等の体積と
するのが望ましい。In order to obtain such an effect effectively, the surface on which the semiconductor device is mounted is made of a resin having a thermal expansion coefficient larger than that of the semiconductor device so that the semiconductor device is 35% to 65% of the mold thickness. It is used and sealed so as to cover the whole. Further, the resin is selected so that the thermal expansion coefficient of the resin is 3 to 6 times the thermal expansion coefficient of the semiconductor device. At this time,
The upper side and the lower side of the semiconductor device are sealed such that the upper side has a thicker mold. In addition, bump-shaped protruding electrodes made of eutectic solder or eutectic solder containing a small amount of additive element are formed on the flexible substrate so that good connection can be obtained when mounting. It is desirable to have a substantially uniform volume.

【００４２】[0042]

【発明の実施の形態】以下に、本発明の実施の形態を図
面に基づいて具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be specifically described below with reference to the drawings.

【００４３】（実施形態１）図１に、本発明の実施形態
１による配線基板構造を示す。(Embodiment 1) FIG. 1 shows a wiring board structure according to Embodiment 1 of the present invention.

【００４４】この実施形態１の配線基板構造は、図１に
示すように、エリアアレイ電極型デバイス１を実装する
配線基板構造であって、配線基板３の表面層６ａに形成
された第１のランド４ｃと、配線基板３の内層６ｂに形
成された第２のランド４ａ，４ｂと、この第２のランド
４ａ，４ｂをエリアアレイ電極型デバイス１の実装面７
側に露出させるために、配線基板３の表面層６ａに設け
られた開口部５ａ，５ｂとを有し、実装面７と第１のラ
ンド４ｃを接続する第１の電極２ｃと、実装面７と第２
のランド４ａ，４ｂを接続する第２の電極２ａ，２ｂと
が異なる高さとされている。エリアアレイ電極型デバイ
ス１は、樹脂モールド部分１ａ、ＬＳＩ半導体チップ１
ｂ、及びベース部分１ｃからなる。As shown in FIG. 1, the wiring board structure of the first embodiment is a wiring board structure for mounting the area array electrode type device 1, and the first wiring board structure is formed on the surface layer 6 a of the wiring board 3. The land 4c, the second lands 4a and 4b formed on the inner layer 6b of the wiring board 3, and the second lands 4a and 4b are mounted on the mounting surface 7 of the area array electrode type device 1.
A first electrode 2c having openings 5a and 5b provided in the surface layer 6a of the wiring board 3 for exposing the mounting surface 7 to the first land 4c; And the second
The heights of the second electrodes 2a and 2b connecting the lands 4a and 4b are different. The area array electrode type device 1 includes a resin mold portion 1a and an LSI semiconductor chip 1
b and a base portion 1c.

【００４５】このエリアアレイ電極型デバイス１は、電
極ピッチ０.８ｍｍで、はんだボール電極の直径が０.４
５ｍｍである複数のはんだ電極２ａ，２ｂ，２ｃを持っ
ている。図１に示す実施形態１の配線基板構造では、実
施に先立って行った歪みに関するシミュレーションシス
テムＭＡＲＣを用いたシミュレーション結果により、エ
リアアレイ電極型デバイス１のパッケージの４隅にあた
る部分のはんだ電極２ａ、及びパッケージ内部にある半
導体チップ１ｂの４隅の直下にあるはんだ電極２ｂに
は、基板に実装した時に配線基板３とエリアアレイ電極
型デバイス１との間の熱膨張係数の差から大きな歪みが
生じ、電極２ｃには小さな歪みが生じることが予め得ら
れている。This area array electrode type device 1 has an electrode pitch of 0.8 mm and a solder ball electrode diameter of 0.4 mm.
It has a plurality of 5 mm solder electrodes 2a, 2b, 2c. In the wiring board structure according to the first embodiment shown in FIG. 1, the solder electrodes 2a at the four corners of the package of the area array electrode type device 1 and The solder electrodes 2b immediately below the four corners of the semiconductor chip 1b inside the package are greatly distorted due to the difference in thermal expansion coefficient between the wiring board 3 and the area array electrode type device 1 when mounted on the board. It has been previously obtained that a small strain occurs in the electrode 2c.

【００４６】そこで、はんだ電極２ａ，２ｂが接続され
るランド４ａ，４ｂは、配線基板３の内層６ｂの配線パ
ターンに形成し、それ以外のはんだ電極２ｃが接続され
る各ランド４ｃは、配線基板３の表面層６ａの配線パタ
ーンに形成して、歪みの大きいはんだ電極の接続高さを
高くすることで、信頼性のあるはんだ接続を可能として
いる。Therefore, the lands 4a and 4b to which the solder electrodes 2a and 2b are connected are formed on the wiring pattern of the inner layer 6b of the wiring board 3, and the other lands 4c to which the solder electrodes 2c are connected are formed on the wiring board. By forming the wiring pattern of the surface layer 6a of No. 3 to increase the connection height of the solder electrode having large distortion, reliable solder connection is possible.

【００４７】次に、本発明の実施形態１による配線基板
構造の形成方法について、図２を用いて具体的に説明す
る。Next, the method of forming the wiring board structure according to the first embodiment of the present invention will be specifically described with reference to FIG.

【００４８】多層プリント配線基坂は、コアとなる両面
プリント基板に、プリプレグと呼ばれる絶縁樹脂と銅箔
を貼り合わせて硬化させたあと、銅箔をエッチングして
配線パターンを形成していく。In the multilayer printed wiring board substrate, an insulating resin called prepreg and a copper foil are attached to a double-sided printed circuit board serving as a core and cured, and then the copper foil is etched to form a wiring pattern.

【００４９】まず、図２（ａ）に示すように、プリプレ
グ３ｂに銅箔を貼り合わせたものの銅箔をパターニング
し、表面層６ａに配線パターンを形成する。この時に、
複数のランド４ｃを形成する。その後、ドリル加工やレ
ーザ加工により開口部５ａ、５ｂを開ける。ここで、プ
リプレグ３ｂの厚さは０．０６５ｍｍ、銅箔の厚さは１
８μｍとし、ランド４ｃの直径は０．３ｍｍとした。First, as shown in FIG. 2 (a), a copper foil obtained by laminating a copper foil on the prepreg 3b is patterned to form a wiring pattern on the surface layer 6a. At this time,
A plurality of lands 4c are formed. After that, the openings 5a and 5b are opened by drilling or laser processing. Here, the thickness of the prepreg 3b is 0.065 mm, and the thickness of the copper foil is 1
The land 4c has a diameter of 0.3 mm.

【００５０】次に、図２（ｂ）に示すように、コアとな
る両面プリント基板３ａ（図では片面しか表示していな
い）上に、銅箔をパターニングして内層６ｂに配線パタ
ーンを形成すると共にランド４ａ，４ｂを形成する。こ
こで、銅箔の厚さは１８μｍとし、ランド４ａ，４ｂの
直径は０．３ｍｍとした。Next, as shown in FIG. 2B, a copper foil is patterned on the double-sided printed circuit board 3a (only one side is shown in the figure) to be the core to form a wiring pattern on the inner layer 6b. Together with this, lands 4a and 4b are formed. Here, the thickness of the copper foil was 18 μm, and the diameter of the lands 4a and 4b was 0.3 mm.

【００５１】次に、図２（ｃ）に示すように、図２
（ｂ）に示す基板３ａ上に図２（ａ）に示す基板３ｂを
位置合わせして貼り合わせる。その後、必要があれば内
層６ｂの配線パターンと表面層６ａの配線パターンや裏
面の配線パターンとを接続する貫通穴を開けてメッキ等
の手法により導通をとり、外形加工などを行う。Next, as shown in FIG.
The substrate 3b shown in FIG. 2A is aligned and bonded on the substrate 3a shown in FIG. Thereafter, if necessary, a through hole for connecting the wiring pattern of the inner layer 6b to the wiring pattern of the front surface layer 6a or the wiring pattern on the back surface is opened, electrical continuity is established by a method such as plating, and external processing is performed.

【００５２】以上により、エリアアレイ電極型デバイス
１を実装するための配線基板３が形成される。As described above, the wiring board 3 for mounting the area array electrode type device 1 is formed.

【００５３】（実施形態２）次に、本発明の実施形態２
による配線基板構造の形成方法について、図３を用いて
具体的に説明する。(Embodiment 2) Next, Embodiment 2 of the present invention
A method of forming a wiring board structure according to the above will be specifically described with reference to FIG.

【００５４】まず、図３（ａ）に示すように、コアとな
る両面プリント基板３ａ（図では片面しか表示していな
い）上に、銅箔をパターニングして内層６ｂに配線パタ
ーンを形成すると共にランド４ａ，４ｂを形成する。こ
こで、銅箔の厚さは１８μｍとし、ランド４ａ，４ｂの
直径は０．３ｍｍとした。First, as shown in FIG. 3A, a copper foil is patterned on a double-sided printed circuit board 3a (only one side is shown in the figure) to be a core to form a wiring pattern on the inner layer 6b. The lands 4a and 4b are formed. Here, the thickness of the copper foil was 18 μm, and the diameter of the lands 4a and 4b was 0.3 mm.

【００５５】次に、図３（ｂ）に示すように、パターン
の形成されたコア３ａにプリプレグ３ｂ’と銅箔（図示
せず）を貼り合わせ、銅箔をエッチングして表面層６ａ
の配線パターンを形成すると共に、表面層６ａ上に複数
のランド４ｃ’を形成する。Next, as shown in FIG. 3B, a prepreg 3b 'and a copper foil (not shown) are attached to the patterned core 3a, and the copper foil is etched to form the surface layer 6a.
And the plurality of lands 4c 'are formed on the surface layer 6a.

【００５６】次に、図３（ｃ）に示すように、レーザ加
工やドリル加工により、内層６ｂの配線パターンに形成
したランド４ａ，４ｂが露出するように開口部５ａ’、
５ｂ’を開ける。必要があれば、内層６ｂの配線パター
ンと表面層６ａの配線パターンや裏面の配線パターンと
接続する貫通穴を開けてメッキ等により導通をとり、外
形加工などを行う。Next, as shown in FIG. 3C, the openings 5a ', so that the lands 4a, 4b formed in the wiring pattern of the inner layer 6b are exposed by laser processing or drilling.
Open 5b '. If necessary, a through hole that connects the wiring pattern of the inner layer 6b to the wiring pattern of the front surface layer 6a or the wiring pattern on the back surface is opened, conduction is established by plating, etc., and external processing is performed.

【００５７】以上により、エリアアレイ電極型デバイス
１を実装するための配線基板３が形成される。As described above, the wiring board 3 for mounting the area array electrode type device 1 is formed.

【００５８】（実施形態３）次に、本発明の実施形態３
による配線基板構造の形成方法について、図４を用いて
具体的に説明する。(Third Embodiment) Next, a third embodiment of the present invention.
A method of forming a wiring board structure according to the above will be specifically described with reference to FIG.

【００５９】まず、図４（ａ）に示すように、コアとな
る両面プリント基板３ａ（図では片面しか表示していな
い）上に、銅箔をパターニングして内層６ｂに配線パタ
ーンを形成すると共にランド４ａ，４ｂを形成する。こ
こで、銅箔の厚さは１８μｍとし、ランド４ａ，４ｂの
直径は０．３ｍｍとした。First, as shown in FIG. 4A, a copper foil is patterned on a double-sided printed circuit board 3a (only one side is shown in the figure) to be a core to form a wiring pattern on the inner layer 6b. The lands 4a and 4b are formed. Here, the thickness of the copper foil was 18 μm, and the diameter of the lands 4a and 4b was 0.3 mm.

【００６０】次に、図４（ｂ）に示すように、内層６ｂ
に配線パターンが形成された基板３a上に、絶縁樹脂の
シートを貼り付け、又は液状のものを塗布したのち硬化
させて絶縁層３ｂ”とし、レーザ加工や、絶縁層３ｂ”
を感光性樹脂としフォトエッチングを行うことにより、
絶縁層３ｂ”に穴をあける。この穴は、内層６ｂの配線
パターンと表面層６ａの配線パターンとを接続する穴、
及び内層６ｂに形成したランド４ａ，４ｂを露出させる
ための穴５ａ”，５ｂ”として同時に形成することが可
能であり、工程が短縮できる。Next, as shown in FIG. 4B, the inner layer 6b
An insulating resin sheet is attached to the substrate 3a on which the wiring pattern is formed, or a liquid material is applied and then cured to form an insulating layer 3b ″, and laser processing or insulating layer 3b ″ is performed.
By photo-etching with a photosensitive resin,
A hole is formed in the insulating layer 3b ″. This hole connects the wiring pattern of the inner layer 6b and the wiring pattern of the surface layer 6a,
Also, the lands 4a and 4b formed in the inner layer 6b can be simultaneously formed as holes 5a "and 5b" for exposing the lands 4a and 4b, and the process can be shortened.

【００６１】次に、図４（ｃ）に示すように、無電解メ
ッキで全面に銅を形成し、必要であればさらに電解メッ
キで銅メッキの厚さを増したあと、銅をエッチングして
表面層６ａの配線パターンを形成すると共に、表面層６
ａ上に複数のランド４ｃ”を形成する。Next, as shown in FIG. 4 (c), copper is formed on the entire surface by electroless plating, and if necessary, the thickness of the copper plating is further increased by electrolytic plating, and then the copper is etched. The wiring pattern of the surface layer 6a is formed, and
A plurality of lands 4c ″ are formed on a.

【００６２】表面層６ａの銅を形成した際に、一時的に
内層６ｂに形成したランド４ａ，４ｂと表面層６ａの銅
とが接続されるが、表面層６ａの配線パターンを形成す
るときに、この接続は分離できるので問題はなく、又特
別な工程を追加する必要もない。必要があれば、内層６
ｂの配線パターンと表面層６ａの配線パターンや裏面の
配線パターンと接続する貫通穴を開けてメッキ等により
導通をとり、外形加工などを行う。When the copper of the surface layer 6a is formed, the lands 4a, 4b formed in the inner layer 6b are temporarily connected to the copper of the surface layer 6a. When the wiring pattern of the surface layer 6a is formed, Since this connection can be separated, there is no problem, and no special process is required. Inner layer 6 if necessary
A through hole that connects the wiring pattern of b to the wiring pattern of the front surface layer 6a or the wiring pattern on the back surface is opened to conduct electricity by plating or the like, and external processing is performed.

【００６３】以上により、エリアアレイ電極型デバイス
１を実装するための配線基板３が形成される。As described above, the wiring board 3 for mounting the area array electrode type device 1 is formed.

【００６４】（実施形態４）図５に、本発明の実施形態
４による配線基板構造を示す。(Embodiment 4) FIG. 5 shows a wiring board structure according to Embodiment 4 of the present invention.

【００６５】この実施形態４の配線基板構造は、図５に
示すように、エリアアレイ電極型デバイス１を実装する
配線基板構造であって、配線基板３の表面層６ａに形成
された第１のランド４ｃと、配線基板３の内層６ｂに形
成された第２のランド４ａ，４ｂ，４ｄと、この第２の
ランド４ａ，４ｂ，４ｄをエリアアレイ電極型デバイス
１の実装面７側に露出させるために、配線基板３の表面
層６ａに設けられた開口部５ａ，５ｂ，５ｄとを有し、
実装面７と第１のランド４ｃを接続する第１の電極２
ｃ、実装面７と第２のランド４ａ（又は４ｄ），４ｂを
接続する第２の電極２ａ（又は２ｄ），２ｂがそれぞれ
異なる高さとされている。特に、配線基板３の内層にお
ける層厚方向の高さを異ならせた複数種の第２のランド
４ａ（又は４ｄ），４ｂが形成されており、第２のラン
ドの種類を選択することにより、第２の電極２ａ（又は
２ｄ），２ｂの高さを複数選択しうる構成としている。As shown in FIG. 5, the wiring board structure of the fourth embodiment is a wiring board structure for mounting the area array electrode type device 1, and the first wiring board structure is formed on the surface layer 6 a of the wiring board 3. The land 4c, the second lands 4a, 4b, 4d formed on the inner layer 6b of the wiring board 3 and the second lands 4a, 4b, 4d are exposed to the mounting surface 7 side of the area array electrode type device 1. Therefore, the wiring board 3 has openings 5a, 5b, 5d provided in the surface layer 6a,
The first electrode 2 that connects the mounting surface 7 and the first land 4c
c, the mounting surface 7 and the second electrodes 2a (or 2d) and 2b connecting the second lands 4a (or 4d) and 4b have different heights. In particular, a plurality of types of second lands 4a (or 4d) and 4b having different heights in the layer thickness direction in the inner layer of the wiring board 3 are formed, and by selecting the type of the second land, A plurality of heights of the second electrodes 2a (or 2d) and 2b can be selected.

【００６６】より詳しくは、ランドを形成する層を選択
することにより、歪みがより大きい電極に対するランド
をより深い層に形成し、はんだ接続高さをより高くし、
歪みを緩和する。具体的には、例えば、図５に示すよう
に、最も歪みの大きいランドを４ｂとし、次に歪みの大
きいランド４ａ，４ｄとし、歪みの大きくないランドを
４ｃとする際に、ランド４ｂは最も深い内層に設け、ラ
ンド４ａ，４ｄは表面から１つ下の内層に設け、ランド
４ｃは表面層に設けている。More specifically, by selecting the layer forming the land, the land for the electrode having a larger strain is formed in a deeper layer, and the solder connection height is increased.
Alleviates distortion. Specifically, for example, as shown in FIG. 5, when the land having the largest strain is 4b, the lands having the largest strain 4a and 4d are next, and the land having the least strain is 4c, the land 4b is the largest. The lands 4a and 4d are provided in a deep inner layer, the lands 4a and 4d are provided in the inner layer immediately below the surface, and the lands 4c are provided in the surface layer.

【００６７】このようにして、予測される歪みの大きさ
に応じて、最適な接続高さを選択し、接続の信頼性を向
上し、接続寿命を延ばすことが可能となる。In this way, it is possible to select the optimum connection height according to the predicted magnitude of distortion, improve the reliability of the connection, and extend the connection life.

【００６８】ところで、はんだ接続部は、プリント配線
基板とデバイスとの間の電気接続の役目を果たすが、両
者の熱膨張係数の違いから生じる変形や、基板の反り・
変形による応力・歪みを受ける部分でもある。そのた
め、電気的導通はもとより、機械的強度・信頼性寿命も
重要視される部分である。By the way, the solder connection portion plays a role of electrical connection between the printed wiring board and the device, but deformation caused by a difference in thermal expansion coefficient between the both and a warp of the board
It is also the part that receives stress and strain due to deformation. Therefore, not only electrical continuity, but also mechanical strength and reliability life are important parts.

【００６９】従って、上述した実施形態１〜実施形態４
による配線基板構造によれば、図１及び図５にエリアア
レイ電極型デバイスを実装した回路基板実装体の構成例
を示しているように、予測される歪みの大きさに応じ
て、最適な接続高さを選択して、はんだ接続部の形状を
より細い太鼓状や鼓状とし、はんだ電極に作用する応力
・歪みを小さくすることで、信頼性寿命を延ばすことが
可能となる。尚、エリアアレイ電極型デバイスの実装プ
ロセスは、ＳＭＤの実装プロセスと同一のプロセスで行
うことができる。Therefore, the above-described first to fourth embodiments
According to the wiring board structure of FIG. 1, as shown in FIG. 1 and FIG. 5 showing the configuration example of the circuit board mounting body on which the area array electrode type device is mounted, the optimum connection is determined according to the magnitude of the predicted strain. The reliability life can be extended by selecting the height and making the shape of the solder connection portion thinner drum-shaped or drum-shaped to reduce the stress / strain acting on the solder electrode. The mounting process of the area array electrode type device can be performed in the same process as the mounting process of the SMD.

【００７０】（実施形態５）図６に、本発明の実施形態
５によるエリアアレイ電極型デバイス及びその実装方法
を示す。(Fifth Embodiment) FIG. 6 shows an area array electrode type device and a mounting method thereof according to a fifth embodiment of the present invention.

【００７１】この実施形態５のエリアアレイ電極型デバ
イス１は、図６に示すように、半導体装置１ｂと、この
半導体装置１ｂを搭載する可撓性基板８と、この可撓性
基板８に搭載された半導体装置１ｂを被覆する樹脂１ａ
とを有してなり、この樹脂１ａの熱膨張係数を半導体装
置１ｂの熱膨張係数よりも大きくしている。好ましく
は、樹脂１ａの熱膨張係数が、半導体装置１ｂの熱膨張
係数の３倍から６倍の値の範囲に設定する。As shown in FIG. 6, the area array electrode type device 1 according to the fifth embodiment includes a semiconductor device 1b, a flexible substrate 8 on which the semiconductor device 1b is mounted, and a flexible substrate 8 mounted on the flexible substrate 8. 1a that covers the semiconductor device 1b that has been removed
And has a coefficient of thermal expansion of the resin 1a larger than that of the semiconductor device 1b. Preferably, the coefficient of thermal expansion of the resin 1a is set within a range of 3 to 6 times the coefficient of thermal expansion of the semiconductor device 1b.

【００７２】また、この可撓性基板８には、共晶はんだ
又は微量の添加元素を含む共晶はんだからなバンプ状の
突起電極２ｅ，２ｆ，２ｇを形成し、各突起電極２ｅ，
２ｆ，２ｇを略均等の体積とするのが望ましい。Further, bump-shaped projecting electrodes 2e, 2f, 2g made of eutectic solder or eutectic solder containing a small amount of additive element are formed on the flexible substrate 8, and the projecting electrodes 2e, 2e, 2g are formed.
It is desirable that the volumes of 2f and 2g are substantially equal.

【００７３】また、本発明の実装方法は、上記のいずれ
かに記載のエリアアレイ電極型デバイス１を配線基板３
上に実装する際に、加熱処理により、エリアアレイ電極
型デバイス１を略平面状にすると共に、位置決めされた
エリアアレイ電極型デバイス１と配線基板３とを突起電
極２ｅ，２ｆ，２ｇを介して接続する工程と、冷却によ
り、エリアアレイ電極型デバイス１を反らせて、突起電
極２ｅ，２ｆ，２ｇの接続高さを変える工程とを包含し
ている。In the mounting method of the present invention, the area array electrode type device 1 described in any one of the above is applied to the wiring board 3.
When mounted on the top surface, the area array electrode type device 1 is made substantially flat by heat treatment, and the positioned area array electrode type device 1 and the wiring board 3 are placed via the protruding electrodes 2e, 2f, 2g. It includes a step of connecting and a step of bending the area array electrode type device 1 by cooling to change the connection height of the protruding electrodes 2e, 2f, 2g.

【００７４】以下に、図６を用いて、本発明の実施形態
５によるエリアアレイ電極型デバイス及びその実装方法
をより具体的に詳しく説明する。The area array electrode type device and its mounting method according to the fifth embodiment of the present invention will be described in more detail below with reference to FIG.

【００７５】まず、ポリイミドなどの可撓性基板８にダ
イボンドシート９を介して、ＬＳＩ半導体装置１ｂを搭
載する。可撓性基板８の半導体装置１ｂの搭載面には、
配線が施してあり（図示せず）、半導体装置１ｂの電極
と、ワイヤボンド１０により接続されている。First, the LSI semiconductor device 1b is mounted on the flexible substrate 8 made of polyimide or the like via the die bond sheet 9. On the mounting surface of the semiconductor device 1b on the flexible substrate 8,
Wiring is provided (not shown), and it is connected to the electrode of the semiconductor device 1b by the wire bond 10.

【００７６】図７に示す従来例１では、半導体装置１ｂ
を搭載する基板として用いるプリント基板１８の厚さ
は、通常０．４ｍｍ〜０．６ｍｍであるのに対し、図６
に示す本発明の構成では、ポリイミド等を用いる可撓性
基板８の厚さは、接着剤層を入れて約７０μｍ〜９０μ
ｍであり、薄くなっている。In Conventional Example 1 shown in FIG. 7, semiconductor device 1b is used.
The thickness of the printed circuit board 18 used as a board for mounting the is normally 0.4 mm to 0.6 mm, while FIG.
In the configuration of the present invention shown in, the thickness of the flexible substrate 8 using polyimide or the like is about 70 μm to 90 μm including the adhesive layer.
m, which is thin.

【００７７】次に、可撓性基板８上に搭載された半導体
装置１ｂを覆うようにモールド樹脂１ａを可撓性基板８
上に充填し、加熱硬化させる。その際、半導体装置１ｂ
よりも大きい熱膨張係数を持つモールド樹脂１ａを用い
ることによって、モールド樹脂１ａの加熱硬化時に、Ｂ
ＧＡパッケージ１を弓状に反らせることができる。Next, the mold resin 1a is covered with the flexible substrate 8 so as to cover the semiconductor device 1b mounted on the flexible substrate 8.
Fill on top and heat cure. At that time, the semiconductor device 1b
By using the mold resin 1a having a larger coefficient of thermal expansion, B
The GA package 1 can be bowed.

【００７８】モールド樹脂１ａ及び半導体装置１ｂの熱
膨張係数の値は、一例として、モールド樹脂１ａは１２
ｐｐｍ／℃〜２０ｐｐｍ／℃程度のものを用い、半導体
装置１ｂは３ｐｐｍ／℃程度のものを用いた。それは、
モールド樹脂１ａと半導体装置１ｂの熱膨張係数の差が
小さいと、ＢＧＡパッケージ１を反らせることができな
いし、逆に、この熱膨張係数の差があまりに大きいと、
半導体装置１ｂへの応力が過大になり、半導体装置１ｂ
の割れが生じてしまうためである。The values of the thermal expansion coefficients of the mold resin 1a and the semiconductor device 1b are, for example, 12 for the mold resin 1a.
A semiconductor device 1b having a concentration of about ppm / ° C. to 20 ppm / ° C. and a semiconductor device 1b of about 3 ppm / ° C. was used. that is,
If the difference in thermal expansion coefficient between the mold resin 1a and the semiconductor device 1b is small, the BGA package 1 cannot be warped, and conversely, if the difference in thermal expansion coefficient is too large,
The stress on the semiconductor device 1b becomes excessive and the semiconductor device 1b
The reason for this is that cracks will occur.

【００７９】また、半導体装置１ｂの厚さは、熱膨張係
数の差の場合と同様に、モールド樹脂１ａに対して、あ
まり薄くすると半導体装置１ｂへのダメージが発生し、
逆に厚くしすぎるとＢＧＡパッケージ１が反らなくなっ
てしまう。従って、半導体装置１ｂの厚さは、ＢＧＡパ
ッケージ１全体の厚さの３５％から６５％の厚さの範囲
に設定するとよいことが実験により確認されている。更
に、半導体装置１ｂの上側と下側とでは、上側の方がモ
ールド樹脂１ａの厚さが厚くなるように配設する。If the thickness of the semiconductor device 1b is too thin with respect to the mold resin 1a, as in the case of the difference in the coefficient of thermal expansion, the semiconductor device 1b will be damaged.
Conversely, if the thickness is too thick, the BGA package 1 will not warp. Therefore, it has been confirmed by experiments that the thickness of the semiconductor device 1b should be set in the range of 35% to 65% of the total thickness of the BGA package 1. Further, the upper side and the lower side of the semiconductor device 1b are arranged so that the thickness of the mold resin 1a becomes thicker on the upper side.

【００８０】次に、可撓性基板８の半導体装置１ｂを搭
載していない他方の面に、プリント基板３と接続させる
ためのはんだボール２を、均等な大きさで形成した。Next, on the other surface of the flexible substrate 8 on which the semiconductor device 1b is not mounted, solder balls 2 for connecting to the printed circuit board 3 are formed in a uniform size.

【００８１】次に、上記ＢＧＡパッケージ１を、プリン
ト基板３上に実装する。具体的には、プリント基板３上
の入出力電極４上にはんだペーストを印刷し、ＢＧＡパ
ッケージ１の外部入出力電極であるはんだボール２と位
置あわせをして、プリント基板３上にＢＧＡパッケージ
１を搭載し、リフロー装置などによる加熱処理を施し
て、接続を行う。Next, the BGA package 1 is mounted on the printed board 3. Specifically, a solder paste is printed on the input / output electrodes 4 on the printed board 3, aligned with the solder balls 2 which are the external input / output electrodes of the BGA package 1, and the BGA package 1 is placed on the printed board 3. Is mounted, and heat treatment is performed by a reflow device or the like to connect.

【００８２】この加熱処理の際に、弓なりに反っていた
ＢＧＡパッケージ１が平面状になるので、ＢＧＡパッケ
ージ１の外部入出力電極である均等な体積を有する各は
んだボール２により、平面状のプリント基板３の各入出
力電極４との良好な接続が可能になる。At the time of this heat treatment, the BGA package 1 which was warped in a bow shape becomes a flat surface, so that the BGA package 1 is printed with a flat surface by the solder balls 2 having an equal volume which are external input / output electrodes. Good connection with each input / output electrode 4 of the substrate 3 becomes possible.

【００８３】この加熱処理により高温になっていたＢＧ
Ａパッケージ１が、その後室温に戻る際に、モールド樹
脂１ａの収縮により、再びＢＧＡパッケージ１は弓なり
に反る。このため、ＢＧＡパッケージ１のコーナー周辺
のはんだボール２ｅ，２ｆは、半溶融状態で引き上げら
れ、表面張力により接続高さが高くなる。BG which has been heated to a high temperature by this heat treatment
When the A package 1 subsequently returns to room temperature, the BGA package 1 warps again in a bow shape due to the shrinkage of the mold resin 1a. For this reason, the solder balls 2e and 2f around the corners of the BGA package 1 are pulled up in a semi-molten state, and the surface height increases the connection height.

【００８４】このように、温度変化によるモールド樹脂
１ａの収縮を利用して、ＢＧＡパッケージ１を平面状の
プリント基板３に実装する際に、ＢＧＡパッケージ１の
コーナー周辺のはんだ接続部の高さを高くすることがで
きる。As described above, when the BGA package 1 is mounted on the flat printed circuit board 3 by utilizing the shrinkage of the mold resin 1a due to the temperature change, the height of the solder connection portion around the corner of the BGA package 1 is adjusted. Can be higher.

【００８５】[0085]

【発明の効果】以上説明したように、本発明のエリアア
レイ電極型デバイス、それを実装する配線基板構造、及
び回路基板実装体、並びにその実装方法によれば、配線
基板にエリアアレイ電極型デバイスを実装した回路基板
実装体において、配線密度や接続ピッチを変えることな
く接続部の電極の接続高さのみを変えることができるの
で、配線基板とエリアアレイ電極型デバイスの熱膨張係
数の相違等に起因する接合部の歪みを低減でき、接合部
の信頼性と寿命を向上させることができる。As described above, according to the area array electrode type device of the present invention, the wiring board structure for mounting the same, the circuit board mounting body, and the mounting method thereof, the area array electrode type device is mounted on the wiring board. In the circuit board mounting body mounted with, it is possible to change only the connection height of the electrode of the connection portion without changing the wiring density or the connection pitch, so that the difference in the thermal expansion coefficient between the wiring board and the area array electrode type device The resulting distortion of the joint can be reduced, and the reliability and life of the joint can be improved.

【００８６】従って、歪み量の大きい電極が破壊される
ことなく、長期にわたり安定な製品とすることができ
る。加えて、稠密な電極配置を持つエリアアレイ電極型
デバイスに対して、バイアホールを形成せずに配線を容
易に引き回すことができる。Therefore, it is possible to make a stable product for a long period of time without destroying the electrode having a large strain amount. In addition, for the area array electrode type device having a dense electrode arrangement, the wiring can be easily routed without forming a via hole.

【００８７】また、本発明のエリアアレイ電極型デバイ
スの構造では、従来に対し組立工程および実装工程数を
増やす必要がないため、従来と同じコストや時間で生産
することができる。Further, in the structure of the area array electrode type device of the present invention, it is not necessary to increase the number of assembling steps and mounting steps as compared with the conventional one, so that the device can be manufactured at the same cost and time as the conventional one.

【００８８】よく詳しくは、本発明では、歪み量の多い
電極に対応する配線基板の内層に形成された第２のラン
ドと実装面を接続する第２の電極の接続高さを高くし
て、歪み量の小さい電極に対応する配線基板の表面層に
形成された第１のランドと実装面を接続する第１の電極
と接続高さを異ならせている。このため、歪み量の小さ
い電極の接続高さを変えることなく、歪み量の多い電極
に対し効率よくはんだ接続部の寿命を向上させることが
できる。More specifically, in the present invention, the connection height of the second electrode connecting the second land formed on the inner layer of the wiring substrate corresponding to the electrode having a large amount of strain and the mounting surface is increased, The connection height is made different from the first electrode connecting the first land formed on the surface layer of the wiring board corresponding to the electrode having a small amount of strain and the mounting surface. Therefore, without changing the connection height of the electrode having a small strain amount, it is possible to efficiently improve the life of the solder connection portion with respect to the electrode having a large strain amount.

【００８９】また、この第２のランドを、配線基板の内
層における層厚方向の高さを異ならせた複数種を形成
し、これらの第２のランドの種類を選択することによ
り、第２の電極の高さを複数選択しうる構成にすると、
各電極の歪み量の多小に対応させて最適な接続高さを選
択して、各電極のはんだ接続部の寿命をより一層向上さ
せることができる。Further, a plurality of types of the second lands having different heights in the layer thickness direction in the inner layer of the wiring board are formed, and the type of the second lands is selected to obtain the second lands. If you make it possible to select multiple electrode heights,
It is possible to further improve the life of the solder connection portion of each electrode by selecting the optimum connection height corresponding to the amount of strain of each electrode.

【００９０】また、配線基板がビルドアップタイプであ
る構成にすると、ランドの形成、各層の配線パターンを
接続する穴やランドを露出させるための穴の形成等を同
時形成して工程の短縮を図ることができると共に各部の
位置精度を向上させることができる。Further, when the wiring board is of a build-up type, the formation of lands, the holes for connecting the wiring patterns of each layer, the holes for exposing the lands, etc. are simultaneously formed to shorten the process. It is possible to improve the positional accuracy of each part.

【００９１】従って、上記のいずれかの配線基板構造を
用いてエリアアレイ電極型デバイスを実装した回路基板
実装体を構成すると、高信頼性のモジュールが得られ
る。Therefore, when a circuit board mounting body on which an area array electrode type device is mounted is constructed using any of the above wiring board structures, a highly reliable module can be obtained.

【００９２】また、本発明のエリアアレイ電極型デバイ
スは、半導体装置と、この半導体装置を搭載する可撓性
基板と、この可撓性基板に搭載された半導体装置を被覆
する樹脂とを有してなり、樹脂の熱膨張係数を半導体装
置の熱膨張係数よりも大きくしている。The area array electrode type device of the present invention has a semiconductor device, a flexible substrate on which the semiconductor device is mounted, and a resin which covers the semiconductor device mounted on the flexible substrate. Therefore, the thermal expansion coefficient of the resin is made larger than that of the semiconductor device.

【００９３】従って、加熱処理により、エリアアレイ電
極型デバイスを略平面状にでき、位置決めされたエリア
アレイ電極型デバイスと配線基板とを突起電極を介して
良好な接触と濡れ状態で接続した後に、冷却により、エ
リアアレイ電極型デバイスを反らせて、突起電極の接続
高さを変えることができる。その結果、周辺部の電極の
接続高さのみを高くした高い接合信頼性と接合寿命を有
する回路基板実装体が得られる。Therefore, the area array electrode type device can be made substantially flat by the heat treatment, and after the positioned area array electrode type device and the wiring board are connected through the protruding electrodes in good contact and in a wet state, By cooling, the area array electrode type device can be warped to change the connection height of the protruding electrodes. As a result, it is possible to obtain a circuit board mounting body having high bonding reliability and bonding life in which only the connection height of the electrodes in the peripheral portion is increased.

【００９４】こうした作用を効果的に得るためには、半
導体装置を搭載した面は、半導体装置がモールドの厚さ
の３５％から６５％になるよう、半導体装置よりも熱膨
張係数の大きい樹脂を用いて全体を覆うように封止す
る。また、樹脂の熱膨張係数が、半導体装置の熱膨張係
数の３〜６倍であるように樹脂を選択する。このとき、
半導体装置の上側と下側とでは、上側のほうがモールド
の厚さが厚いように封止する。加えて、可撓性基板に
は、実装する際に良好な接続が得られるように、共晶は
んだ又は微量の添加元素を含む共晶はんだからなバンプ
状の突起電極を形成し、各突起電極を略均等の体積とす
るのが望ましい。In order to obtain such an effect effectively, the surface on which the semiconductor device is mounted is made of a resin having a thermal expansion coefficient larger than that of the semiconductor device so that the semiconductor device is 35% to 65% of the thickness of the mold. It is used and sealed so as to cover the whole. Further, the resin is selected so that the thermal expansion coefficient of the resin is 3 to 6 times the thermal expansion coefficient of the semiconductor device. At this time,
The upper side and the lower side of the semiconductor device are sealed such that the upper side has a thicker mold. In addition, bump-shaped projection electrodes made of eutectic solder or eutectic solder containing a small amount of additive element are formed on the flexible substrate so that good connection can be obtained when mounting. It is desirable to have a substantially uniform volume.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施形態１による配線基板構造を示す
断面図である。FIG. 1 is a sectional view showing a wiring board structure according to a first embodiment of the present invention.

【図２】本発明の実施形態１による配線基板構造の形成
方法を示す断面図である。FIG. 2 is a cross-sectional view showing the method of forming the wiring board structure according to the first embodiment of the present invention.

【図３】本発明の実施形態２による配線基板構造の形成
方法を示す断面図である。FIG. 3 is a cross-sectional view showing a method of forming a wiring board structure according to Embodiment 2 of the present invention.

【図４】本発明の実施形態３による配線基板構造の形成
方法を示す断面図である。FIG. 4 is a sectional view showing a method of forming a wiring board structure according to a third embodiment of the present invention.

【図５】本発明の実施形態４による配線基板構造を示す
断面図である。FIG. 5 is a cross-sectional view showing a wiring board structure according to Embodiment 4 of the present invention.

【図６】本発明の実施形態５による配線基板構造を示す
断面図である。FIG. 6 is a sectional view showing a wiring board structure according to a fifth embodiment of the present invention.

【図７】従来例１の配線基板構造を示す断面図である。FIG. 7 is a cross-sectional view showing a wiring board structure of Conventional Example 1.

【図８】従来例２の配線基板構造を示す断面図である。FIG. 8 is a cross-sectional view showing a wiring board structure of Conventional Example 2.

【符号の説明】[Explanation of symbols]

１，１１，２１ エリアアレイ電極型デバイス １ａ，１１ａ，２１ａ 樹脂 １ｂ 半導体装置（ＬＳＩ半導体チップ） １ｃ ベース部分 ２，２ａ〜２ｈ、２７ 電極（はんだボール） ３，１８，２８ 配線基板 ３ｂ，３ｂ’，３ｂ” 絶縁層 ４ａ，４ｂ，４ｃ，４ｃ’，４ｃ”，４ｄ ランド ５ａ，５ｂ，５ａ’，５ｂ’，５ａ”，５ｂ”，５ｄ
開口部（穴） ６ａ 表面層 ６ｂ 内層 ７ 実装面 ８ 可撓性基板 ９ ダイボンドシート １０ ワイヤ ２８ａ 凸状部 ２８ｂ 凹状部1, 11 and 21 Area array electrode type device 1a, 11a, 21a Resin 1b Semiconductor device (LSI semiconductor chip) 1c Base portion 2, 2a to 2h, 27 Electrode (solder ball) 3, 18, 28 Wiring board 3b, 3b ' , 3b "insulating layers 4a, 4b, 4c, 4c ', 4c", 4d lands 5a, 5b, 5a', 5b ', 5a ", 5b", 5d
Opening (hole) 6a Surface layer 6b Inner layer 7 Mounting surface 8 Flexible substrate 9 Die bond sheet 10 Wire 28a Convex portion 28b Concave portion

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−22341（ＪＰ，Ａ) 特開 平11−186443（ＪＰ，Ａ) 特開 昭60−38844（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H05K 1/18 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-10-22341 (JP, A) JP-A-11-186443 (JP, A) JP-A-60-38844 (JP, A) (58) Field (Int.Cl. 7 , DB name) H01L 23/12 H01L 21/60 H05K 1/18

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ベース部分に半導体装置が搭載され、樹
脂によって封止された構造を有するエリアアレイ電極型
デバイスを実装する配線基板構造であって、 該配線基板の表面層に形成された第１のランドと、 該配線基板の内層に形成された第２のランドと、 該第２のランドを該エリアアレイ電極型デバイスの実装
面側に露出させるために、該配線基板の表面層及び内層
のうちの少なくとも一方に設けられた開口部とを有し、前記第２のランドは、エリアアレイ電極型デバイスの４
隅に設けられるはんだ電極、もしくは、該デバイスの内
部に配置された前記半導体装置のチップエッジ部直下に
設けられるはんだ電極、もしくは、該チップエッジ部直
下に設けられるはんだ電極から１つ内側に設けられるは
んだ電極に接続されるランドであり、 前記第１のランドは、前記第２のランドに接続されるは
んだ電極を除くはんだ電極に接続されるランドであり、 前記実装面と該第１のランドを接続する第１のはんだ電
極と、該実装面と該第２のランドを接続する第２のはん
だ電極とが、それぞれ均等な大きさのはんだボールによ
って異なる高さで形成されることを特徴とする配線基板
構造。1. A semiconductor device mounted on a base portion,
A wiring board structure for mounting an area array electrode type device having a structure sealed by oil, wherein a first land formed on a surface layer of the wiring board and a first land formed on an inner layer of the wiring board are provided. 2 lands, and an opening provided in at least one of a surface layer and an inner layer of the wiring board to expose the second land to the mounting surface side of the area array electrode type device. , The second land is the area array electrode type device 4
Solder electrodes provided in the corners or inside the device
Just below the chip edge of the semiconductor device placed in
Solder electrode provided or directly on the chip edge
One is provided inside from the solder electrode provided below
The first land is connected to the second electrode, and the first land is connected to the second electrode.
A land to be connected to the solder electrodes except the electrodes I, connecting the first solder conductive <br/> electrode for connecting the mounting surface and the first land, the mounting surface and the second land Second rice to do
The electrodes are solder balls of equal size.
Wiring board structure characterized by being formed at different heights I. 【請求項２】 前記第２のランドは、前記配線基板の内
層における層厚方向の高さを異ならせた複数種が形成さ
れており、前記第２はんだ電極の接続部に生じる非線形
歪に応じて該第２のランドの種類を選択することによ
り、前記第２のはんだ電極の高さを複数選択しうる構成
とした請求項１記載の配線基板構造。2. A plurality of types of the second lands are formed with different heights in the layer thickness direction in the inner layer of the wiring board, and the non-linearity generated in the connection portion of the second solder electrode is formed.
The wiring board structure according to claim 1, wherein a plurality of heights of the second solder electrodes can be selected by selecting a type of the second land according to strain . 【請求項３】 前記配線基板がビルドアップタイプであ
る請求項１又は請求項２記載の配線基板構造。3. The wiring board structure according to claim 1, wherein the wiring board is a build-up type. 【請求項４】 請求項１〜請求項３のいずれかに記載の
配線基板構造を用いてエリアアレイ電極型デバイスを実
装した回路基板実装体。4. A circuit board mounting body on which an area array electrode type device is mounted using the wiring board structure according to any one of claims 1 to 3.
JP1499799A 1999-01-22 1999-01-22 Area array electrode type device and wiring board structure for mounting the same Expired - Fee Related JP3434228B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1499799A JP3434228B2 (en) 1999-01-22 1999-01-22 Area array electrode type device and wiring board structure for mounting the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1499799A JP3434228B2 (en) 1999-01-22 1999-01-22 Area array electrode type device and wiring board structure for mounting the same

Publications (2)

Publication Number Publication Date
JP2000216282A JP2000216282A (en) 2000-08-04
JP3434228B2 true JP3434228B2 (en) 2003-08-04

Family

ID=11876579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1499799A Expired - Fee Related JP3434228B2 (en) 1999-01-22 1999-01-22 Area array electrode type device and wiring board structure for mounting the same

Country Status (1)

Country Link
JP (1) JP3434228B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060182A (en) * 2006-08-30 2008-03-13 Hitachi Ltd In-vehicle electronic circuit device
KR101544508B1 (en) * 2008-11-25 2015-08-17 삼성전자주식회사 Semiconductor package and printed circuit board having bond finger
JP2011187484A (en) * 2010-03-04 2011-09-22 Denso Corp Mounting structure of electronic component
JP6669513B2 (en) * 2016-02-03 2020-03-18 富士ゼロックス株式会社 Circuit board and method of manufacturing circuit board
JP7133329B2 (en) * 2018-03-23 2022-09-08 京セラ株式会社 wiring board

Also Published As

Publication number Publication date
JP2000216282A (en) 2000-08-04

Similar Documents

Publication Publication Date Title
US7161242B2 (en) Semiconductor device, semiconductor device substrate, and manufacturing method thereof that can increase reliability in mounting a semiconductor element
US6765288B2 (en) Microelectronic adaptors, assemblies and methods
JP4361826B2 (en) Semiconductor device
US6414382B1 (en) Film carrier tape, semiconductor assembly, semiconductor device and method of manufacturing the same, mounted board, and electronic instrument
US6534391B1 (en) Semiconductor package having substrate with laser-formed aperture through solder mask layer
JP2595909B2 (en) Semiconductor device
JP2768650B2 (en) Printed circuit board having solder ball mounting groove and ball grid array package using the same
WO2001026155A1 (en) Semiconductor device, method and device for producing the same, circuit board, and electronic equipment
JP2000022039A (en) Semiconductor device and its manufacture
US20050167817A1 (en) Microelectronic adaptors, assemblies and methods
JP3434228B2 (en) Area array electrode type device and wiring board structure for mounting the same
JPH0883865A (en) Resin sealed semiconductor device
US6320250B1 (en) Semiconductor package and process for manufacturing the same
JP3695458B2 (en) Semiconductor device, circuit board and electronic equipment
JP2003092376A (en) Method and structure of mounting semiconductor device, and semiconductor device and method of manufacturing the same
JP2007103614A (en) Semiconductor device and manufacturing method thereof
JP3658162B2 (en) Semiconductor device
JP4045708B2 (en) Semiconductor device, electronic circuit device and manufacturing method
JP3563170B2 (en) Method for manufacturing semiconductor device
JP3334958B2 (en) Semiconductor package and method of manufacturing semiconductor package
JPH10313167A (en) Wiring board
JP2947563B2 (en) Semiconductor device
JP4175339B2 (en) Manufacturing method of semiconductor device
JP2011119505A (en) Method of mounting semiconductor device
JPH09246416A (en) Semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030516

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080530

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090530

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees