JP3334958B2 - Semiconductor package and method of manufacturing semiconductor package - Google Patents
Semiconductor package and method of manufacturing semiconductor packageInfo
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Combinations Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体を搭載するため
の、いわゆる半導体パッケージに関し、特に、半導体が
搭載される第１プリント配線板と半導体の各ゲート端子
に対応するアウターリードが設けられた第２プリント配
線板の２つの配線板からなり、各第１プリント配線板と
第２配線板とを高精度をもって相互に位置合わせ可能で
あり、且つ、両者間の接続信頼性に優れた半導体パッケ
ージ、及び、その半導体パッケージの製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called semiconductor package for mounting a semiconductor, and more particularly, to a first printed wiring board on which a semiconductor is mounted and outer leads corresponding to respective gate terminals of the semiconductor. A semiconductor package comprising two wiring boards of a second printed wiring board, wherein each of the first printed wiring board and the second wiring board can be aligned with each other with high accuracy and excellent in connection reliability between the two. And a method of manufacturing the semiconductor package.
【０００２】[0002]
【従来の技術】従来より、マザーボード（プリント配線
板からなる）上に各種の半導体素子（チップ）を効率良
く搭載し、また、電気的に接続すべく種々の形態を有す
る半導体パッケージが提案されている。かかる半導体パ
ッケージには、従来から知られているように、接続方式
から大別すれば、半導体パッケージを構成するプリント
配線板の一面から外部接続端子となる複数個の導体ピン
が形成されたピングリッドアレイ（ＰＧＡ）タイプ、半
導体パッケージのプリント配線板における一面又は側面
に形成された導体パターンを外部接続端子として使用す
るランド（パッド）グリットアレイ、リードレスチップ
キャリア（ＬＣＣ）タイプ、半導体パッケージのプリン
ト配線板における２辺からリードフレーム等からなる外
部接続端子が形成されたデュアルインラインパッケージ
（ＤＩＰ）やプリント配線板の４辺から外部接続端子が
形成されたクワッドフラットパッケージ（ＱＦＰ）タイ
プの４種類のタイプが存在する。2. Description of the Related Art Conventionally, semiconductor packages having various forms for efficiently mounting various semiconductor elements (chips) on a motherboard (comprising a printed wiring board) and electrically connecting them have been proposed. I have. Such a semiconductor package, as conventionally known, is roughly classified into a connection grid and a pin grid in which a plurality of conductor pins serving as external connection terminals are formed from one surface of a printed wiring board constituting the semiconductor package. Array (PGA) type, land (pad) grid array using a conductor pattern formed on one surface or side surface of a printed wiring board of a semiconductor package as an external connection terminal, leadless chip carrier (LCC) type, printed wiring of a semiconductor package Four types, a dual in-line package (DIP) in which external connection terminals formed of lead frames and the like are formed from two sides of the board, and a quad flat package (QFP) type in which external connection terminals are formed from four sides of the printed wiring board Exists.
【０００３】ところで、近年、前記した各半導体パッケ
ージにおいては、半導体自体の高機能化、多機能化等に
伴って単位面積当りの外部接続端子数が増加の一途を辿
ってきている。かかる状況下、前記した各種の半導体パ
ッケージの内、単位面積当りの外部接続端子の数を比較
的多く設けることができることから、ピングリッドアレ
イタイプが多用されてきたが、このピングリッドアレイ
タイプのパッケージを使用する場合にはマザーボード側
において各ピンを挿入実装するための多数のスルーホー
ルが必要となる。かかるスルーホールの存在は、マザー
ボードを構成するプリント配線板における配線の高密度
化を著しく阻害するものであり、また、ピングリッドア
レイタイプのパッケージ自体が高価なものであるという
欠点がある。そこで、最近では、表面実装用の外部接続
端子を有し、且つ、コストの低い半導体パッケージとし
て、樹脂をベースとして形成されるプリント配線板と銅
や４２アロイからなるリードフレームとを組み合わせて
なる前記デュアルインラインパッケージやクワッドフラ
ットパッケージが使用されるようになってきている。In recent years, in each of the above-described semiconductor packages, the number of external connection terminals per unit area has been steadily increasing due to the sophistication and multifunctionality of the semiconductor itself. Under such circumstances, the pin grid array type has been frequently used because the number of external connection terminals per unit area can be relatively large among the various semiconductor packages described above. In the case of using, a large number of through holes for inserting and mounting each pin on the motherboard side are required. The existence of such through holes significantly impairs the density of wiring on the printed wiring board constituting the motherboard, and has the disadvantage that the pin grid array type package itself is expensive. Therefore, recently, as a low-cost semiconductor package having external connection terminals for surface mounting, a printed wiring board formed based on a resin and a lead frame made of copper or 42 alloy are combined. Dual in-line packages and quad flat packages have been used.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、前記し
たデュアルインラインパッケージやクワッドフラットパ
ッケージにおいても、半導体自体の高機能化、多機能化
等に伴って多数の外部接続端子を設ける必要がある点で
変わりがない。従って、かかる点を解決するためには、
各パッケージを構成するプリント配線板の周端部におい
て非常に狭いピッチをもって中継パッド（１列又は千鳥
状に２列に配列される）を形成するとともに、リードフ
レームにおいては中継パッド間のピッチに合致させて各
リード間のピッチも狭く形成しなければならならず、こ
れより各中継パッドとリードフレームとを正確に位置合
わせするのが困難になるという問題がある。However, the dual in-line package and the quad flat package described above are different in that a large number of external connection terminals need to be provided in accordance with the sophistication and multifunctionality of the semiconductor itself. There is no. Therefore, in order to solve this point,
Relay pads (arranged in one row or two rows in a staggered manner) are formed at a very narrow pitch at the peripheral end of the printed wiring board constituting each package, and the lead frame matches the pitch between the relay pads. In this case, the pitch between the leads must be formed narrow, which causes a problem that it is difficult to accurately position each relay pad and the lead frame.
【０００５】また、各中継パッドと各フレームとを半田
にて接続するに際して、スクリーン印刷法等により各中
継パッドに必要量の半田を供給した後、プリント配線板
に対してリードフレームの位置合わせを行い、半田の溶
融温度以上の温度にて熱処理をして各中継パッドと各リ
ードとの接続を行なっている。このようにして各中継パ
ッドとリードフレームとの半田接続を行なう場合には、
前記のように、各中継パッド間のピッチ及び各リード間
のピッチは非常に狭くされていることから、各中継パッ
ドへ適量の半田を供給することが極めて困難なものとな
り、場合によっては半田不足による接続不良が発生した
り、半田供給量が過多になって相互に近接する中継パッ
ド間で短絡（ブリッジ）が発生する虞が多分に存すると
いう問題があった。When connecting each relay pad and each frame with solder, a necessary amount of solder is supplied to each relay pad by a screen printing method or the like, and then the lead frame is aligned with the printed wiring board. Then, heat treatment is performed at a temperature equal to or higher than the melting temperature of the solder to connect each relay pad and each lead. When solder connection between each relay pad and the lead frame is performed in this manner,
As described above, since the pitch between the relay pads and the pitch between the leads are extremely narrow, it becomes extremely difficult to supply an appropriate amount of solder to each relay pad, and in some cases, there is insufficient solder. Therefore, there is a problem that there is a possibility that a connection failure may occur due to the above, or a short-circuit (bridge) may occur between relay pads which are close to each other due to an excessive supply of solder.
【０００６】本発明は前記従来の問題点を解消するため
になされたものであり、半導体が搭載される第１プリン
ト配線板と半導体の各ゲート端子に対応するアウターリ
ードが設けられた第２プリント配線板の２つの配線板か
らなり、各第１プリント配線板と第２配線板とを高精度
をもって相互に位置合わせ可能であり、且つ、両者間の
接続信頼性に優れた半導体パッケージ、及び、半導体パ
ッケージの製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and has a first printed wiring board on which a semiconductor is mounted and a second printed circuit provided with outer leads corresponding to each gate terminal of the semiconductor. A semiconductor package comprising two wiring boards, wherein the first printed wiring board and the second wiring board can be aligned with each other with high accuracy, and which has excellent connection reliability between them; and An object of the present invention is to provide a method for manufacturing a semiconductor package.
【０００７】[0007]
【課題を解決するための手段】前記目的を達成するため
本発明に係る半導体パッケージは、複数個のゲート端子
を有する半導体チップが搭載されるとともに各ゲート端
子が接続される複数個のランドが形成され、各ランドと
導通する箇所に設けられた第１半田バンプを有する第１
プリント配線板と、前記各第１半田バンプに対応して複
数個の穴が形成されたフレキシブルな絶縁フィルムと、
各穴の下面から連続して絶縁フィルムに形成された複数
のアウターリードと、各アウターリード上に設けられる
とともに各穴の一部に充填された第２半田バンプとを有
する第２プリント配線板とからなる半導体パッケージで
あって、前記各第１プリント配線板と第２プリント配線
板は、前記第１半田バンプを前記各穴に嵌入するととも
に、各第１半田バンプ及び第２半田バンプとを溶融接合
することにより相互に接続され、両半田バンプの接合部
にかかる応力は、前記絶縁フィルムのフレキシビリティ
に基づき緩和されるように構成されている。 In order to achieve the above object, a semiconductor package according to the present invention has a semiconductor chip having a plurality of gate terminals mounted thereon and a plurality of lands connected to each gate terminal formed. And a first solder bump having a first solder bump provided at a location electrically connected to each land.
A printed wiring board, a flexible insulating film having a plurality of holes formed corresponding to the first solder bumps,
A second printed wiring board having a plurality of outer leads formed on the insulating film continuously from the lower surface of each hole, and a second solder bump provided on each outer lead and partially filling each hole; Wherein each of the first printed wiring board and the second printed wiring board fits the first solder bump into each of the holes and melts the first solder bump and the second solder bump. It is connected to each other by joining, and the joint of both solder bumps
Is applied to the insulation film.
It is configured to be mitigated based on.
【０００８】また、本発明に係る半導体パッケージの製
造方法は、第１プリント配線板に複数個のスルーホール
を穿設し、各スルーホール内に導体を充填形成した後、
各導体の一端に対応して第１プリント配線板の一面に複
数個のランドを形成する第１工程と、半導体チップに設
けられた複数個のゲート端子のそれぞれを前記各ランド
にボンディングする第２工程と、前記各導体の他端に対
応して第１プリント配線板の他面に複数個の第１半田バ
ンプを形成する第３工程と、前記各第１半田バンプに対
応して、フレキシブルな絶縁フィルムからなる第２プリ
ント配線板に複数個の穴を形成する第４工程と、前記各
穴の下面から連続する複数のアウターリードを含む所定
の回路パターンを形成する第５工程と、前記各穴の一部
に半田を充填して前記各アウターリード上に第２半田バ
ンプを形成する第６工程と、前記第１半田バンプを前記
各穴に嵌入するとともに、各第１半田バンプ及び第２半
田バンプとを溶融接合する第７工程とからなる。In the method of manufacturing a semiconductor package according to the present invention, a plurality of through holes are formed in the first printed wiring board, and a conductor is filled in each of the through holes.
A first step of forming a plurality of lands on one surface of the first printed wiring board corresponding to one end of each conductor, and a second step of bonding each of a plurality of gate terminals provided on the semiconductor chip to each of the lands A third step of forming a plurality of first solder bumps on the other surface of the first printed wiring board corresponding to the other end of each of the conductors; and a flexible step corresponding to each of the first solder bumps. A fourth step of forming a plurality of holes in a second printed wiring board made of an insulating film, a fifth step of forming a predetermined circuit pattern including a plurality of outer leads continuous from a lower surface of each of the holes, A sixth step of forming a second solder bump on each of the outer leads by filling a part of the hole with solder, and fitting the first solder bump into each of the holes; Melts solder bumps Comprising a seventh step of coupling.
【０００９】[0009]
【作用】前記構成を有する本発明に係る半導体パッケー
ジでは、半導体チップが搭載された第１プリント配線板
とアウターリードが形成された第２プリント配線板とを
接続する場合、先ず、第１プリント配線板において半導
体チップの各ゲート端子が接続された各ランドと導通す
る箇所に設けられた各第１半田バンプを、第２プリント
配線板におけるフレキシブルな絶縁フィルムに形成され
た各穴に嵌入することにより、第１及び第２プリント配
線板相互の位置合わせが行なわれる。このとき、各第１
及び第２プリント配線板の相互は、各第１半田バンプと
各穴とにより確実、且つ、正確に位置合わせされ得る。In the semiconductor package according to the present invention having the above structure, when connecting the first printed wiring board on which the semiconductor chip is mounted and the second printed wiring board on which the outer leads are formed, first, the first printed wiring board is connected. By fitting each first solder bump provided at a place on the board which is electrically connected to each land to which each gate terminal of the semiconductor chip is connected, into each hole formed in a flexible insulating film in the second printed wiring board. , The first and second printed wiring boards are aligned with each other. At this time, each first
The first and second printed wiring boards can be reliably and accurately aligned with each other by the first solder bumps and the holes.
【００１０】この後、第１プリント配線板の各第１半田
バンプと第２プリント配線板の各穴の一部に充填された
第２半田バンプとが溶融接合される。このとき、第１プ
リント配線板において各第１半田バンプと半導体チップ
の各ゲート端子が接続される各ランドとは導通されてお
り、また、第２半田バンプと絶縁フィルムに形成された
各アウターリードとは溶融接続されるので、これより第
１プリント配線板における半導体チップの各ゲート端子
と第２プリント配線板における各アウターリードとが信
頼性良く相互に接続されるものである。[0010] Thereafter, the first solder bumps of the first printed wiring board and the second solder bumps filled in a part of each hole of the second printed wiring board are fusion-bonded. At this time, in the first printed wiring board, each first solder bump is electrically connected to each land to which each gate terminal of the semiconductor chip is connected, and each second solder bump is connected to each outer lead formed on the insulating film. Are connected by fusion, so that each gate terminal of the semiconductor chip in the first printed wiring board and each outer lead in the second printed wiring board are connected to each other with high reliability.
【００１１】また、本発明に係る半導体パッケージの製
造方法では、第１工程及び第２工程を介して半導体チッ
プの各ゲート端子が第１プリント配線板上の各ランドと
ボンディングされ、更に、第３工程により、各ランドに
導通されたスルーホール内の導体側の面に第１半田バン
プが形成される。そして、第４工程乃至第６工程を経た
後、フレキシブルな絶縁フィルムからなる第２プリント
配線板に、複数個の穴、各穴の下面に連続するアウター
リード、及び、各アウターリード上に第２半田バンプが
形成される。In the method of manufacturing a semiconductor package according to the present invention, each gate terminal of the semiconductor chip is bonded to each land on the first printed wiring board through the first step and the second step. By the process, the first solder bump is formed on the conductor-side surface in the through hole that is electrically connected to each land. After the fourth to sixth steps, the second printed wiring board made of a flexible insulating film is provided with a plurality of holes, outer leads continuous with the lower surface of each hole, and second holes on the outer leads. Solder bumps are formed.
【００１２】このように、第１プリント配線板及び第２
プリント配線板を形成した後、第７工程において、第１
プリント配線板の各第１半田バンプが第２プリント配線
板の各穴に嵌入されるとともに、各第１半田バンプ及び
第２半田バンプとが溶融接合されることにより、半導体
パッケージが製造されるものである。As described above, the first printed wiring board and the second
After forming the printed wiring board, in the seventh step, the first
A semiconductor package is manufactured by fitting each first solder bump of a printed wiring board into each hole of a second printed wiring board and fusing the first solder bump and the second solder bump together. It is.
【００１３】[0013]
【実施例】以下、本発明を具体化した一実施例に基づい
て図面を参照しつつ詳細に説明する。図１は、半導体パ
ッケージを構成する２つのプリント配線板を断面にて模
式的に示す説明図である。図１において、半導体パッケ
ージ１は第１プリント配線板２と第２プリント配線板３
とを相互に接続してなる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings. FIG. 1 is an explanatory view schematically showing two printed wiring boards constituting a semiconductor package in a cross section. In FIG. 1, a semiconductor package 1 includes a first printed wiring board 2 and a second printed wiring board 3.
And are connected to each other.
【００１４】先ず、第１プリント配線板２について説明
する。第１プリント配線板２はセラミック基板からな
り、その上面には後述する半導体チップ４に設けられて
いる複数個の各ゲート端子に対応してランド５（図１中
には２つのランド５が示されている）が形成されてい
る。また、各ランド５にパターン接続されたランド６、
７が設けられている。更に、各ランド５、６、７に対応
して、第１プリント配線板２にはスルーホール８が穿設
されており、各スルーホール８内には、後述するよう
に、モリブデンとタングステンよりなる導電ペーストを
焼成することにより得られる導体９が充填されている。
また、各導体９の下端面には、それぞれ半田バンプ１０
が設けられている。かかる半田バンプ１０の形成方法と
しては、第１プリント配線板２における各導体９の下端
面を除いた部分を半田レジストでマスクした後半田槽に
ディッピングする方法、各導体９の下端面に対して選択
的に半田メッキする方法、及び、半田粒子とフラックス
からなるバインダとを混練した半田クリームを各導体９
の下端面にスクリーン印刷する方法があり、本実施例で
はいずれの方法も適用可能である。First, the first printed wiring board 2 will be described. The first printed wiring board 2 is made of a ceramic substrate, and has lands 5 (two lands 5 are shown in FIG. 1) on the upper surface thereof corresponding to a plurality of gate terminals provided on a semiconductor chip 4 described later. Has been formed). Also, lands 6 pattern-connected to each land 5,
7 are provided. Further, a through hole 8 is formed in the first printed wiring board 2 corresponding to each of the lands 5, 6, 7 and made of molybdenum and tungsten in each through hole 8 as described later. The conductor 9 obtained by firing the conductive paste is filled.
Also, solder bumps 10 are provided on the lower end surface of each conductor 9 respectively.
Is provided. As a method of forming the solder bumps 10, a portion of the first printed wiring board 2 excluding the lower end surface of each conductor 9 is masked with a solder resist and then dipped in a solder bath. A method of selectively performing solder plating, and a method of kneading a solder cream obtained by kneading a solder particle and a binder composed of a flux with each conductor 9
There is a method of screen printing on the lower end face of the image forming apparatus, and in this embodiment, any method can be applied.
【００１５】そして、第１プリント配線板２の上面にお
ける中央位置には、半導体チップ４がボンディングされ
ており、半導体チップ４の上面に設けられている複数個
の各ゲート端子と前記した各ランド５とはワイヤボンデ
ィングにより相互に接続されている。A semiconductor chip 4 is bonded at a central position on the upper surface of the first printed wiring board 2, and a plurality of gate terminals provided on the upper surface of the semiconductor chip 4 and the lands 5 are provided. Are connected to each other by wire bonding.
【００１６】次に、前記のように構成される第１プリン
ト配線板２を作成する方法について説明する。先ず、セ
ラミック基板の本体となるセラミック材料より基板形状
に成形し、次いて各スルーホール８を形成する。この
後、各スルーホール８内にモリブデン、タングステンよ
りなる導電ペーストを充填し、焼成を行なう。これによ
り、各スルーホール８内に導体９を充填してなるセラミ
ック基板が形成される。更に、そのセラミック基板上に
前記各ランド５、６、７を含む所定の回路パターンを形
成し、半導体チップ４をセラミック基板上の所定の位置
にボンディングした後、ワイヤボンディングにより半導
体チップ４に設けられている各ゲート端子と各ランド５
とを接続する。そして、このように構成されたセラミッ
ク基板の下面において各導体９の下端面を除く部分を半
田レジストでマスクし、この後、セラミック基板を半田
槽にディッピングする。かかるディッピングにより各導
体９の下端面には半田バンプ１０が形成される。このよ
うにして第１プリント配線板２が作成されるものであ
る。Next, a method for producing the first printed wiring board 2 configured as described above will be described. First, a ceramic material serving as a main body of a ceramic substrate is formed into a substrate shape, and then each through hole 8 is formed. Thereafter, a conductive paste made of molybdenum and tungsten is filled in each through hole 8 and baked. As a result, a ceramic substrate in which the conductor 9 is filled in each through hole 8 is formed. Further, a predetermined circuit pattern including the lands 5, 6, and 7 is formed on the ceramic substrate, the semiconductor chip 4 is bonded to a predetermined position on the ceramic substrate, and then provided on the semiconductor chip 4 by wire bonding. Each gate terminal and each land 5
And connect. Then, on the lower surface of the ceramic substrate configured as described above, a portion excluding the lower end surface of each conductor 9 is masked with a solder resist, and thereafter, the ceramic substrate is dipped in a solder bath. By such dipping, solder bumps 10 are formed on the lower end surfaces of the conductors 9. Thus, the first printed wiring board 2 is formed.
【００１７】続いて、第２プリント配線板３について図
１乃至図３に基づき説明する。ここに、図２は第２プリ
ント配線板３の平面図、図３は第２プリント配線板３の
裏面図である。これらの各図において、第２プリント配
線板３の基材は、耐熱性を有するポリイミドフィルム
（厚さ７５μｍ）からなり、かかるポリイミドフィルム
には、図２、図３に示すように、前記各半田バンプ１０
に対応して複数個のバンプ穴１１が形成されるととも
に、各バンプ穴１１の周囲において更に４つの長孔１２
が形成されている。また、ポリイミドフィルムの下面に
おいて、各バンプ穴１１の下面を閉塞しつつ各バンプ穴
１１から連続して長孔１２に渡ってアウターリード１３
が設けられている。各アウターリード１３は、後述する
ように、ポリイミドフィルムの下面に接着された銅箔を
エッチング加工することにより形成されるものである。
また、各バンプ穴１１内には、前記と同様の方法によ
り、各バンプ穴１１を下方から部分的に充填すべく半田
バンプ１４が設けられている。ここに、各半田バンプ１
４は、図１に示すように、各バンプ穴１１に連続して設
けられた各アウターリード１３に接触されている。Next, the second printed wiring board 3 will be described with reference to FIGS. FIG. 2 is a plan view of the second printed wiring board 3 and FIG. 3 is a back view of the second printed wiring board 3. In each of these drawings, the base material of the second printed wiring board 3 is made of a heat-resistant polyimide film (thickness: 75 μm). Bump 10
And a plurality of four long holes 12 around each bump hole 11 are formed.
Are formed. On the lower surface of the polyimide film, the outer leads 13 extend continuously from the respective bump holes 11 to the elongated holes 12 while closing the lower surfaces of the respective bump holes 11.
Is provided. Each outer lead 13 is formed by etching a copper foil adhered to the lower surface of the polyimide film, as described later.
In each bump hole 11, a solder bump 14 is provided in a manner similar to that described above to partially fill each bump hole 11 from below. Here, each solder bump 1
4 is in contact with each outer lead 13 provided continuously to each bump hole 11, as shown in FIG.
【００１８】尚、図２、図３において、各アウターリー
ド１３の一部のみが示されているが、各アウターリード
１３は４方向に延びて形成されているのはいうまでもな
い。また、各アウターリード１３の端部に形成されてい
るランド１５（図３参照）は、チェッカー用のランドで
あり、半導体チップ４が所定の動作を行なうかどうかを
確認する際に使用されるものである。Although FIGS. 2 and 3 show only a part of each outer lead 13, it goes without saying that each outer lead 13 extends in four directions. Lands 15 (see FIG. 3) formed at the ends of the outer leads 13 are checker lands, which are used when checking whether the semiconductor chip 4 performs a predetermined operation. It is.
【００１９】次に、前記のように構成される第２プリン
ト配線板３を作成する方法について図４に基づき説明す
る。図４は第２プリント配線板３を作成する一連の工程
を連続的に示す説明図であり、先ず、７５μｍ厚のポリ
イミドフィルムＦを用意し、そのフィルムＦの一面に接
着剤層１６を塗布する（図４（Ａ））。そして、接着剤
層１６を乾燥させて接着剤層１６が半硬化状態（指で触
ってみて乾燥状態が確認できる程度の状態）にした後、
打ち抜き加工により前記各バンプ穴１１、長孔１２を穿
設する（図４（Ｂ））。この後、ポリイミドフィルムＦ
の一面（下面）に銅箔１７を接着剤１６を介して接着す
る（図４（Ｃ））。このように銅箔１７を接着したポリ
イミドフィルムＦの銅箔１７面に、前記各アウターリー
ド１３を含む所定の回路パターンの形成部分を除いてエ
ッチングレジスト１８を塗布するとともに、エッチング
レジスト１８の露光、現像を行なう（図４（Ｄ））。こ
の後、更にエッチング加工を行なうことにより不要な銅
箔１７部分を除去し（図４（Ｅ））、最後にエッチング
レジスト１８を除去した後、前記と同様の方法により、
各バンプ穴１１内に半田バンプ１４を設けることにより
第２プリント配線板３が作成される（図４（Ｆ））。Next, a method of forming the second printed wiring board 3 configured as described above will be described with reference to FIG. FIG. 4 is an explanatory diagram continuously showing a series of steps for producing the second printed wiring board 3. First, a 75 μm thick polyimide film F is prepared, and an adhesive layer 16 is applied to one surface of the film F. (FIG. 4 (A)). Then, after the adhesive layer 16 is dried to be in a semi-cured state (a state in which the dried state can be confirmed by touching with a finger),
The bump holes 11 and the long holes 12 are formed by punching (FIG. 4B). Thereafter, the polyimide film F
A copper foil 17 is adhered to one surface (lower surface) of the substrate through an adhesive 16 (FIG. 4C). An etching resist 18 is applied to the surface of the copper foil 17 of the polyimide film F to which the copper foil 17 is adhered, except for a portion where a predetermined circuit pattern including the outer leads 13 is formed. Development is performed (FIG. 4D). Thereafter, unnecessary portions of the copper foil 17 are removed by further performing an etching process (FIG. 4E), and finally, the etching resist 18 is removed.
The second printed wiring board 3 is formed by providing the solder bumps 14 in the respective bump holes 11 (FIG. 4F).
【００２０】続いて、前記のように作成された各第１プ
リント配線板２と第２プリント配線板３とを相互に接続
する方法について説明する。先ず、第１プリント配線板
２の下面に設けられた各半田バンプ１０と第２プリント
配線板３に形成された各バンプ穴１１とが、それぞれ相
互に対向するように配置する（図１参照）。この後、第
１プリント配線板２の各半田バンプ１０を第２プリント
配線板３の各バンプ穴１１内に嵌入して、各第１及び第
２プリント配線板２、３相互の位置合わせを行なう。こ
のとき、各第１及び第２プリント配線板２、３相互にお
ける位置決めは、各半田バンプ１０と各バンプ穴１１と
により行なわれることから、位置決めのために特別な治
具を必要とせず、また、高精度をもって各プリント配線
板２、３相互の位置決めが行なわれ得る。Next, a method for interconnecting the first printed wiring board 2 and the second printed wiring board 3 prepared as described above will be described. First, the solder bumps 10 provided on the lower surface of the first printed wiring board 2 and the bump holes 11 formed on the second printed wiring board 3 are arranged so as to face each other (see FIG. 1). . Thereafter, each of the solder bumps 10 of the first printed wiring board 2 is fitted into each of the bump holes 11 of the second printed wiring board 3, and the first and second printed wiring boards 2, 3 are aligned with each other. . At this time, since the positioning between the first and second printed wiring boards 2 and 3 is performed by the solder bumps 10 and the bump holes 11, no special jig is required for positioning, and The positioning of the printed wiring boards 2 and 3 can be performed with high accuracy.
【００２１】前記のように各プリント配線板２、３相互
を位置決めした後、各半田バンプ１０及び１４の溶融温
度以上で熱処理を行い、各バンプ穴１１内で双方の半田
バンプ１０、１４の溶融接合を行なう。これにより、各
半田バンプ１０、１４を介して、第１プリント配線板２
における各ランド５、６、７と第２プリント配線板３に
おける各アウターリード１３との電気的接続が行なわれ
ることとなる。After positioning the printed wiring boards 2 and 3 relative to each other as described above, a heat treatment is performed at a temperature equal to or higher than the melting temperature of the solder bumps 10 and 14, and the melting of both solder bumps 10 and 14 in each bump hole 11 is performed. Perform bonding. As a result, the first printed wiring board 2 is
Are electrically connected to the outer leads 13 of the second printed wiring board 3.
【００２２】このとき、第１プリント配線板２におい
て、各半田バンプ１０は配線板２の下面の全体を利用し
て設けられているので、各半田バンプ１０間のピッチを
大きくすることが可能となるとともに、各半田バンプ１
０自体も大きく形成することが可能となり、これに伴っ
て第２プリント配線板３における各バンプ穴１１のピッ
チを大きくして各アウターリード１３間のピッチを大き
く形成することが可能となるものである。これにより、
各アウターリード１３間でブリッジが発生したり、各半
田バンプ１０、１４間で接続不良が発生することを確実
に防止して接続信頼性を高くすることが可能となる。At this time, since the solder bumps 10 are provided on the first printed wiring board 2 using the entire lower surface of the wiring board 2, the pitch between the solder bumps 10 can be increased. And each solder bump 1
Accordingly, the pitch of each bump hole 11 in the second printed wiring board 3 can be increased to thereby increase the pitch between the outer leads 13. is there. This allows
It is possible to reliably prevent the occurrence of a bridge between the outer leads 13 and the occurrence of a connection failure between the solder bumps 10 and 14, thereby improving the connection reliability.
【００２３】また、第２プリント配線板３は、フレキシ
ビリティに富むポリイミドフィルムＦから構成されてい
るので、かかるフレキシビリティに基づいて各半田バン
プ１０、１４による接合部にかかる応力は緩和され得、
これより各種ヒートサイクルが行なわれる際における接
続信頼性も良好なものとすることが可能となる。Further, since the second printed wiring board 3 is made of the polyimide film F having high flexibility, the stress applied to the joint portion between the solder bumps 10 and 14 can be reduced based on the flexibility.
This makes it possible to improve the connection reliability when various heat cycles are performed.
【００２４】以上詳細に説明した通り本実施例に係る半
導体パッケージ１では、第１プリント配線板２と第２プ
リント配線板３とを相互に接続するに際して、先ず、第
１プリント配線板２の下面に形成された各半田バンプ１
０を、第２プリント配線板３に設けられた各バンプ穴１
１内に嵌入することにより各プリント配線板２、３相互
の位置合わせを行なうようにしたので、位置決めのため
に特別な治具を必要とせず、また、高精度をもって各プ
リント配線板２、３相互の位置決めを行なうことができ
る。As described in detail above, in the semiconductor package 1 according to the present embodiment, when the first printed wiring board 2 and the second printed wiring board 3 are connected to each other, first, the lower surface of the first printed wiring board 2 Each solder bump 1 formed on
0 to each of the bump holes 1 provided in the second printed wiring board 3
Since the printed wiring boards 2 and 3 are positioned relative to each other by being fitted into the inside of the printed wiring board 1, no special jig is required for positioning, and the printed wiring boards 2 and 3 are accurately positioned. Mutual positioning can be performed.
【００２５】また、前記のように各プリント配線板２、
３相互を位置決めした後、各半田バンプ１０及び１４の
溶融温度以上で熱処理を行い、各バンプ穴１１内で双方
の半田バンプ１０、１４の溶融接合を行なうようにし、
また、第１プリント配線板２において、各半田バンプ１
０は配線板２の下面の全体を利用して設けられているの
で、各半田バンプ１０間のピッチを大きくすることがで
きるとともに、各半田バンプ１０自体も大きく形成する
ことができ、また、これに伴って第２プリント配線板３
における各バンプ穴１１のピッチを大きくして各アウタ
ーリード１３間のピッチを大きく形成することができ
る。これにより、各アウターリード１３間でブリッジが
発生したり、各半田バンプ１０、１４間で接続不良が発
生することを確実に防止して接続信頼性を高くすること
ができるものである。Further, as described above, each printed wiring board 2,
3 After positioning each other, heat treatment is performed at a temperature equal to or higher than the melting temperature of each of the solder bumps 10 and 14 so that the two solder bumps 10 and 14 are melt-bonded in each bump hole 11.
Further, in the first printed wiring board 2, each solder bump 1
Since 0 is provided using the entire lower surface of the wiring board 2, the pitch between the solder bumps 10 can be increased, and the solder bumps 10 themselves can be formed large. With the second printed wiring board 3
The pitch between the outer leads 13 can be increased by increasing the pitch between the bump holes 11 in the above. This reliably prevents the occurrence of a bridge between the outer leads 13 and the occurrence of a connection failure between the solder bumps 10 and 14, thereby improving the connection reliability.
【００２６】更に、第２プリント配線板３は、フレキシ
ビリティに富むポリイミドフィルムＦから構成されてい
るので、かかるフレキシビリティに基づいて各半田バン
プ１０、１４による接合部にかかる応力は緩和され得、
これより各種ヒートサイクルが行なわれる際における接
続信頼性も良好なものとすることができる。Further, since the second printed wiring board 3 is composed of the polyimide film F having high flexibility, the stress applied to the joint portion between the solder bumps 10 and 14 can be reduced based on the flexibility.
Thereby, the connection reliability when various heat cycles are performed can be improved.
【００２７】尚、本発明は前記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲内で種々の改
良、変更が可能であることは勿論である。例えば、前記
実施例では第１プリント配線板２をセラミック基板から
構成するようにしたが、他の基板、例えば、ガラスエポ
キシ基板や紙−フェノール基板であっても良いことは明
かである。また、前記実施例では第２プリント配線板３
としてポリイミドフィルムＦから構成するようにした
が、耐熱性を有する絶縁フィルムであれば各種のフィル
ムが適用可能であることは明白である。It should be noted that the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications can be made without departing from the spirit of the present invention. For example, in the above-described embodiment, the first printed wiring board 2 is made of a ceramic substrate. However, it is apparent that another substrate, for example, a glass epoxy substrate or a paper-phenol substrate may be used. In the above embodiment, the second printed wiring board 3
Although it was constituted from the polyimide film F, it is obvious that various films can be applied as long as the insulating film has heat resistance.
【００２８】[0028]
【発明の効果】以上説明した通り本発明は、半導体が搭
載される第１プリント配線板と半導体の各ゲート端子に
対応するアウターリードが設けられたフレキシブルな絶
縁フィルムを有する第２プリント配線板の２つの配線板
からなり、各第１プリント配線板と第２配線板とを高精
度をもって相互に位置合わせ可能であり、且つ、絶縁フ
ィルムのフレキシビリティに基づき両者間の接続部にか
かる応力を緩和して接続信頼性に優れた半導体パッケー
ジ、及び、半導体パッケージの製造方法を提供すること
ができ、その奏する効果は大である。As described above, the present invention provides a flexible printed circuit board having a first printed wiring board on which a semiconductor is mounted and outer leads corresponding to each gate terminal of the semiconductor.
The first printed wiring board and the second wiring board can be aligned with high accuracy with respect to each other, and the insulating printed wiring board can be composed of two printed wiring boards having an edge film.
The connection between the two based on the flexibility of the film
It is possible to provide a semiconductor package having excellent connection reliability by relaxing such stress , and a method of manufacturing the semiconductor package, and the effect provided by the semiconductor package is great.
【図１】半導体パッケージを構成する２つのプリント配
線板を断面にて模式的に示す説明図である。FIG. 1 is an explanatory diagram schematically showing in cross section two printed wiring boards constituting a semiconductor package.
【図２】第２プリント配線板３の平面図である。FIG. 2 is a plan view of a second printed wiring board 3;
【図３】第２プリント配線板３の裏面図である。FIG. 3 is a rear view of the second printed wiring board 3;
【図４】第２プリント配線板３を作成する一連の工程を
連続的に示す説明図である。FIG. 4 is an explanatory view showing a series of steps for producing a second printed wiring board 3 continuously.
１・・・半導体パッケージ、２・・・第１プリント配線
板、３・・・第２プリント配線板、４・・・半導体チッ
プ、５、６、７・・・ランド、８・・・スルーホール、
９・・・導体、１０・・・半田バンプ、１１・・・バン
プ穴、１３・・・アウターリード、半田バンプ、Ｆ・・
・ポリイミドフィルムDESCRIPTION OF SYMBOLS 1 ... Semiconductor package, 2 ... 1st printed wiring board, 3 ... 2nd printed wiring board, 4 ... Semiconductor chip, 5, 6, 7 ... Land, 8 ... Through-hole ,
9: conductor, 10: solder bump, 11: bump hole, 13: outer lead, solder bump, F ...
・ Polyimide film
Claims (2)
プが搭載されるとともに各ゲート端子が接続される複数
個のランドが形成され、各ランドと導通する箇所に設け
られた第１半田バンプを有する第１プリント配線板と、 前記各第１半田バンプに対応して複数個の穴が形成され
たフレキシブルな絶縁フィルムと、各穴の下面から連続
して絶縁フィルムに形成された複数のアウターリード
と、各アウターリード上に設けられるとともに各穴の一
部に充填された第２半田バンプとを有する第２プリント
配線板とからなる半導体パッケージであって、 前記各第１プリント配線板と第２プリント配線板は、前
記第１半田バンプを前記各穴に嵌入するとともに、各第
１半田バンプ及び第２半田バンプとを溶融接合すること
により相互に接続され、両半田バンプの接合部にかかる
応力は、前記絶縁フィルムのフレキシビリティに基づき
緩和されることを特徴とする半導体パッケージ。1. A semiconductor chip having a plurality of gate terminals is mounted, a plurality of lands to which each gate terminal is connected are formed, and a first solder bump is provided at a location electrically connected to each land. A first printed wiring board, a flexible insulating film in which a plurality of holes are formed corresponding to the first solder bumps, and a plurality of outer leads formed in the insulating film continuously from the lower surface of each hole. A second printed wiring board provided on each outer lead and having a second solder bump partially filled in each of the holes, wherein each of the first printed wiring board and the second printed wiring board is provided. wiring board, with fitting the first solder bump into each hole are connected to each other by fusion bonding and the first solder bump and the second solder bump, halves Applied to the junction of the bump
The stress is based on the flexibility of the insulation film
A semiconductor package characterized by being relaxed .
ールを穿設し、各スルーホール内に導体を充填形成した
後、各導体の一端に対応して第１プリント配線板の一面
に複数個のランドを形成する第１工程と、 半導体チップに設けられた複数個のゲート端子のそれぞ
れを前記各ランドにボンディングする第２工程と、 前記各導体の他端に対応して第１プリント配線板の他面
に複数個の第１半田バンプを形成する第３工程と、 前記各第１半田バンプに対応して、フレキシブルな絶縁
フィルムからなる第２プリント配線板に複数個の穴を形
成する第４工程と、 前記各穴の下面から連続する複数のアウターリードを含
む所定の回路パターンを形成する第５工程と、 前記各穴の一部に半田を充填して前記各アウターリード
上に第２半田バンプを形成する第６工程と、 前記第１半田バンプを前記各穴に嵌入するとともに、各
第１半田バンプ及び第２半田バンプとを溶融接合する第
７工程とからなる半導体パッケージの製造方法。2. A plurality of through holes are formed in a first printed wiring board, and conductors are filled and formed in the respective through holes. Then, a plurality of through holes are formed on one surface of the first printed wiring board corresponding to one end of each conductor. A first step of forming a plurality of lands; a second step of bonding each of a plurality of gate terminals provided on the semiconductor chip to each of the lands; a first printed wiring corresponding to the other end of each of the conductors A third step of forming a plurality of first solder bumps on the other surface of the board; and forming a plurality of holes in the second printed wiring board made of a flexible insulating film corresponding to each of the first solder bumps. A fourth step, a fifth step of forming a predetermined circuit pattern including a plurality of outer leads continuous from a lower surface of each of the holes, and a step of filling a part of each of the holes with solder to form a second one on each of the outer leads. 2 Form solder bumps Sixth step and said with a first solder bump fitted to the each well, the method of manufacturing a semiconductor package comprising a seventh step of fusion bonding the respective first solder bump and the second solder bump that.
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