JP3433871B2 - 集積化半導体歪みセンサ及びその製造方法 - Google Patents
集積化半導体歪みセンサ及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000758 substrate Substances 0.000 claims description 46
- 238000002955 isolation Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 26
- 238000000926 separation method Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 2
- 230000001133 acceleration Effects 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
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- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
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- G—PHYSICS
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- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
- G01P2015/0808—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining in-plane movement of the mass, i.e. movement of the mass in the plane of the substrate
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Description
【０００１】
【発明の属する技術分野】本発明は、ビームを有する半
導体加速度センサなどの集積化半導体歪みセンサ及びそ
の製造方法に関する。
導体加速度センサなどの集積化半導体歪みセンサ及びそ
の製造方法に関する。
【０００２】
【従来の技術】本出願人の出願になる特開平６−９７４
６５号公報は、表面に第２導電型のエピ層をもつ第１導
電型の半導体基板を準備し、第２導電型のエピ層の所定
領域直下の半導体基板を電気化学エッチングして溝を形
成し、更に上記溝に面して残存する薄肉部をその一部を
除いてエピ層側からドライエッチングして分離溝を形成
し、この分離溝により片持ちビームを形成する半導体加
速度センサを提案している。
６５号公報は、表面に第２導電型のエピ層をもつ第１導
電型の半導体基板を準備し、第２導電型のエピ層の所定
領域直下の半導体基板を電気化学エッチングして溝を形
成し、更に上記溝に面して残存する薄肉部をその一部を
除いてエピ層側からドライエッチングして分離溝を形成
し、この分離溝により片持ちビームを形成する半導体加
速度センサを提案している。
【０００３】
【発明が解決しようとする課題】上記した従来の製造方
法により作製された半導体加速度センサでは、ノイズな
どの影響を低減するために、第１導電型のゲージ部が形
成される第２導電型のエピ層と第１導電型の半導体基板
との間のｐｎ接合に対して逆バイアス電圧を印加するの
が通常である。
法により作製された半導体加速度センサでは、ノイズな
どの影響を低減するために、第１導電型のゲージ部が形
成される第２導電型のエピ層と第１導電型の半導体基板
との間のｐｎ接合に対して逆バイアス電圧を印加するの
が通常である。
【０００４】しかし、上記した従来の製造方法により作
製された半導体歪みセンサでは、第１導電型のゲージ領
域が形成される第２導電型のエピ層と第１導電型の半導
体基板との間のｐｎ接合がビーム部やマス部の比較的汚
れた側面（エッチング面）に露出するので、このｐｎ接
合の露出部分を通じて接合リーク電流が流れてしまうと
いう欠点を有している。特に、上記ドライエッチングで
ビーム部を形成する場合には、エッチングにより露出す
るビーム部の側面は原子的にみて非常に荒れた状態であ
り、上記接合リーク電流が流れ易い状態となっている。
したがって、従来の製造方法では、第２導電型のビーム
部内におけるこの接合リーク電流の変動やばらつきが大
きく、このため第２導電型のビーム部の各部の電位が変
動し、その影響が第２導電型のビーム部と第１導電型の
ゲージ部との間の漏れ抵抗や静電容量を通じて第１導電
型のゲージ部の電位を変動させたり、ノイズ要因となっ
たりした。
製された半導体歪みセンサでは、第１導電型のゲージ領
域が形成される第２導電型のエピ層と第１導電型の半導
体基板との間のｐｎ接合がビーム部やマス部の比較的汚
れた側面（エッチング面）に露出するので、このｐｎ接
合の露出部分を通じて接合リーク電流が流れてしまうと
いう欠点を有している。特に、上記ドライエッチングで
ビーム部を形成する場合には、エッチングにより露出す
るビーム部の側面は原子的にみて非常に荒れた状態であ
り、上記接合リーク電流が流れ易い状態となっている。
したがって、従来の製造方法では、第２導電型のビーム
部内におけるこの接合リーク電流の変動やばらつきが大
きく、このため第２導電型のビーム部の各部の電位が変
動し、その影響が第２導電型のビーム部と第１導電型の
ゲージ部との間の漏れ抵抗や静電容量を通じて第１導電
型のゲージ部の電位を変動させたり、ノイズ要因となっ
たりした。
【０００５】本発明は、上記問題点に鑑みなされたもの
であり、第１導電型のゲージ部が形成される第２導電型
の半導体領域と第１導電型の半導体基板との間のｐｎ接
合のリーク電流を低減することにより出力電位の変動や
ノイズを低減する集積化半導体歪みセンサおよびその製
造方法を提供することをその課題としている。
であり、第１導電型のゲージ部が形成される第２導電型
の半導体領域と第１導電型の半導体基板との間のｐｎ接
合のリーク電流を低減することにより出力電位の変動や
ノイズを低減する集積化半導体歪みセンサおよびその製
造方法を提供することをその課題としている。
【０００６】
【課題を解決するための手段】上記課題を解決する請求
項１記載の手段によれば、薄肉部に形成されて第１導電
型のゲージ部が形成されるとともに第２導電型の半導体
領域の一部からなるゲージ形成領域の側面全周を第１導
電型の半導体基板に達する第１導電型のアイソレーショ
ン領域で囲み、更に、ゲージ形成領域の底面全部を第１
導電型の半導体基板に接触させるので、ゲージ形成領域
と第１導電型の半導体基板や第１導電型のアイソレーシ
ョン領域との間のｐｎ接合がエッチングにより形成され
て比較的欠陥が多い凹部や分離溝の表面に露出すること
がなく、この結果としてこのｐｎ接合のリーク電流を低
減してゲージ形成領域の電位のばらつきを低減し、それ
による第１導電型のゲージ部の電位ばらつきやノイズを
低減することができる。
項１記載の手段によれば、薄肉部に形成されて第１導電
型のゲージ部が形成されるとともに第２導電型の半導体
領域の一部からなるゲージ形成領域の側面全周を第１導
電型の半導体基板に達する第１導電型のアイソレーショ
ン領域で囲み、更に、ゲージ形成領域の底面全部を第１
導電型の半導体基板に接触させるので、ゲージ形成領域
と第１導電型の半導体基板や第１導電型のアイソレーシ
ョン領域との間のｐｎ接合がエッチングにより形成され
て比較的欠陥が多い凹部や分離溝の表面に露出すること
がなく、この結果としてこのｐｎ接合のリーク電流を低
減してゲージ形成領域の電位のばらつきを低減し、それ
による第１導電型のゲージ部の電位ばらつきやノイズを
低減することができる。
【０００７】また、加速度センサに適用され、そのビー
ム部の側面は第１導電型のアイソレーション領域により
第２導電型のゲージ形成領域から分離されるので、請求
項１の手段と同じ効果を奏する。好適な態様である請求
項３記載の手段によれば上記請求項２記載の手段におい
て更に、ビーム部及び分離溝形成予定領域を電気化学エ
ッチングにより薄肉化すると、この電気化学エッチング
によりアイソレーション領域に異方性エッチングにより
小溝が形成される。この小溝は薄肉部の厚さを縮小させ
てその強度を低下させるが、この手段によれば、この小
溝に連通して表面側からエッチングすることにより、ビ
ーム部の小溝より幅方向外側の振動質量を低減し、これ
によりビーム部の強度を改善することができる。
ム部の側面は第１導電型のアイソレーション領域により
第２導電型のゲージ形成領域から分離されるので、請求
項１の手段と同じ効果を奏する。好適な態様である請求
項３記載の手段によれば上記請求項２記載の手段におい
て更に、ビーム部及び分離溝形成予定領域を電気化学エ
ッチングにより薄肉化すると、この電気化学エッチング
によりアイソレーション領域に異方性エッチングにより
小溝が形成される。この小溝は薄肉部の厚さを縮小させ
てその強度を低下させるが、この手段によれば、この小
溝に連通して表面側からエッチングすることにより、ビ
ーム部の小溝より幅方向外側の振動質量を低減し、これ
によりビーム部の強度を改善することができる。
【０００８】好適な態様において、周辺の第２導電型の
半導体領域にアンプなどの処理回路部が集積される。こ
のような処理回路部が形成される第２導電型の半導体領
域（第２導電型の能動領域）は第１導電型の素子分離領
域で側面を絶縁分離され、第１導電型の半導体基板に対
して所定の電位を印加される。この時、第１導電型のゲ
ージ部と第１導電型の半導体基板とを絶縁するには、第
１導電型のゲージ部に第１導電型の半導体基板以上（正
方向へ）を印加する必要があり、この結果、第２導電型
のゲージ形成領域の電位は第１導電型のゲージ部の最高
電位より高い電位とする必要がある。結局、アンプなど
の集積回路素子が形成された集積化半導体歪みセンサで
は、必然的に第２導電型のゲージ形成領域と第１導電型
の半導体基板との間に逆バイアス電圧が印加され、上記
接合リーク電流が生じてしまう。
半導体領域にアンプなどの処理回路部が集積される。こ
のような処理回路部が形成される第２導電型の半導体領
域（第２導電型の能動領域）は第１導電型の素子分離領
域で側面を絶縁分離され、第１導電型の半導体基板に対
して所定の電位を印加される。この時、第１導電型のゲ
ージ部と第１導電型の半導体基板とを絶縁するには、第
１導電型のゲージ部に第１導電型の半導体基板以上（正
方向へ）を印加する必要があり、この結果、第２導電型
のゲージ形成領域の電位は第１導電型のゲージ部の最高
電位より高い電位とする必要がある。結局、アンプなど
の集積回路素子が形成された集積化半導体歪みセンサで
は、必然的に第２導電型のゲージ形成領域と第１導電型
の半導体基板との間に逆バイアス電圧が印加され、上記
接合リーク電流が生じてしまう。
【０００９】従来の処理回路部内蔵半導体歪みセンサに
おける上記問題は請求項１の手段の採用により防止する
ことができる。好適な態様において、アイソレーション
領域と素子分離領域とを同一工程で形成するので、工程
簡素化が実現する。
おける上記問題は請求項１の手段の採用により防止する
ことができる。好適な態様において、アイソレーション
領域と素子分離領域とを同一工程で形成するので、工程
簡素化が実現する。
【００１０】
【発明の実施の形態】以下、この発明を適用した半導体
加速度センサの一実施例を図面に従って説明する。図１
にこの半導体加速度センサの平面図及び斜視図を示し、
図２〜図６にその製造工程を示す。
加速度センサの一実施例を図面に従って説明する。図１
にこの半導体加速度センサの平面図及び斜視図を示し、
図２〜図６にその製造工程を示す。
【００１１】図１において、シリコンチップに形成され
た半導体加速度センサは、周辺部からなる主部１と、中
央部からなるマス部２と、両者１、２を分離する分離溝
３と、両者１、２を連結する４本のビーム部（薄肉部）
４とからなり、ビーム部４にはｐ型不純物を拡散したピ
エゾ抵抗領域からなるｐ型ゲージ部５ａ〜５ｈがそれぞ
れ両側の分離溝３に沿って形成されている。各ｐ型ゲー
ジ部５ａ〜５ｈは図示しない高濃度ｐ型領域などからな
る配線により接続されてブリッジ回路を構成しており、
このブリッジ回路の出力信号電圧は主部１に形成された
回路部（本発明でいうアンプ部）６で増幅、処理され
る。７はボンディングパッドである。図１（ｂ）の断面
を図２に示す。図２において、（ａ）はビーム部４の長
さ方向（ＡーＡ方向）の断面を示し、（ｂ）はビーム部
４の長さ方向（ＢーＢ方向）の断面を示す。
た半導体加速度センサは、周辺部からなる主部１と、中
央部からなるマス部２と、両者１、２を分離する分離溝
３と、両者１、２を連結する４本のビーム部（薄肉部）
４とからなり、ビーム部４にはｐ型不純物を拡散したピ
エゾ抵抗領域からなるｐ型ゲージ部５ａ〜５ｈがそれぞ
れ両側の分離溝３に沿って形成されている。各ｐ型ゲー
ジ部５ａ〜５ｈは図示しない高濃度ｐ型領域などからな
る配線により接続されてブリッジ回路を構成しており、
このブリッジ回路の出力信号電圧は主部１に形成された
回路部（本発明でいうアンプ部）６で増幅、処理され
る。７はボンディングパッドである。図１（ｂ）の断面
を図２に示す。図２において、（ａ）はビーム部４の長
さ方向（ＡーＡ方向）の断面を示し、（ｂ）はビーム部
４の長さ方向（ＢーＢ方向）の断面を示す。
【００１２】図２において、ｐ型基板１１の表面にｎ-
層（ｎ型層）１２が形成されている。ｎ- 層１２には素
子分離領域を兼ねるｐ+ アイソレーション領域（ｐ型ア
イソレーション領域）１３がｐ型基板１１に達するまで
形成され、ｐ+ アイソレーション領域１３はｎ- 層１２
から複数の能動領域（図２では１個のみ図示）１２１と
ゲージ形成領域１２２とを残部１２３から絶縁分離して
いる。各能動領域１２１には、複数のバイポーラトラン
ジスタや抵抗素子からなるアンプを含む信号処理回路や
それに定電圧を給電する電源回路などが集積されてい
る。ゲージ形成領域１２２は各ビーム部４を中心として
個別に形成されており、その表面部には上述したｐ型ゲ
ージ領域（ｐ型ゲージ部）５ａ〜５ｈが形成されてい
る。図１には、二点鎖線にて１個のゲージ形成領域の範
囲が図示されている。なお、マス部２のｎ- 層１２を通
じて各ゲージ形成領域１２２を一体に連続させてもよ
い。
層（ｎ型層）１２が形成されている。ｎ- 層１２には素
子分離領域を兼ねるｐ+ アイソレーション領域（ｐ型ア
イソレーション領域）１３がｐ型基板１１に達するまで
形成され、ｐ+ アイソレーション領域１３はｎ- 層１２
から複数の能動領域（図２では１個のみ図示）１２１と
ゲージ形成領域１２２とを残部１２３から絶縁分離して
いる。各能動領域１２１には、複数のバイポーラトラン
ジスタや抵抗素子からなるアンプを含む信号処理回路や
それに定電圧を給電する電源回路などが集積されてい
る。ゲージ形成領域１２２は各ビーム部４を中心として
個別に形成されており、その表面部には上述したｐ型ゲ
ージ領域（ｐ型ゲージ部）５ａ〜５ｈが形成されてい
る。図１には、二点鎖線にて１個のゲージ形成領域の範
囲が図示されている。なお、マス部２のｎ- 層１２を通
じて各ゲージ形成領域１２２を一体に連続させてもよ
い。
【００１３】８はビーム部４を薄肉化するために、ｐ型
基板１１を電気化学エッチング（異方性エッチング）し
て形成された凹部であり、この凹部８はその両側の分離
溝３に連通している。本実施例で重要な点の一つは、凹
部８の底面８１とｎ- 型のゲージ形成領域１２２との間
に薄肉化されたｐ型基板１１（以下、ｐ型底部１１ａと
も呼ぶ）が介設されている点にあり、本実施例で重要な
点の他の一つは、ゲージ形成領域１２２を囲むｐ型アイ
ソレーション領域１３がゲージ形成領域１２２を他のｎ
- 層１２の領域である能動領域１２１及び残部１２３か
ら絶縁分離するとともに、ビーム部４の側面すなわち分
離溝３に面する表面４１からも分離している点にある。
基板１１を電気化学エッチング（異方性エッチング）し
て形成された凹部であり、この凹部８はその両側の分離
溝３に連通している。本実施例で重要な点の一つは、凹
部８の底面８１とｎ- 型のゲージ形成領域１２２との間
に薄肉化されたｐ型基板１１（以下、ｐ型底部１１ａと
も呼ぶ）が介設されている点にあり、本実施例で重要な
点の他の一つは、ゲージ形成領域１２２を囲むｐ型アイ
ソレーション領域１３がゲージ形成領域１２２を他のｎ
- 層１２の領域である能動領域１２１及び残部１２３か
ら絶縁分離するとともに、ビーム部４の側面すなわち分
離溝３に面する表面４１からも分離している点にある。
【００１４】したがって、本実施例のゲージ形成領域１
２２は、ｐ+ アイソレーション領域１３及びｐ型基板１
１によりその側面及び底面の全てを囲包されていること
になる。この結果、ゲージ形成領域１２２とｐ型基板１
１との間のｐｎ接合９は、比較的特性が劣るエッチング
面すなわち凹部８の底面８１や側面８２やビーム部４の
側面４１に接触することがなく、このため、このｐｎ接
合９の逆バイアス時のリーク電流を従来より格段に低減
することができる。
２２は、ｐ+ アイソレーション領域１３及びｐ型基板１
１によりその側面及び底面の全てを囲包されていること
になる。この結果、ゲージ形成領域１２２とｐ型基板１
１との間のｐｎ接合９は、比較的特性が劣るエッチング
面すなわち凹部８の底面８１や側面８２やビーム部４の
側面４１に接触することがなく、このため、このｐｎ接
合９の逆バイアス時のリーク電流を従来より格段に低減
することができる。
【００１５】更に説明すると、この実施例ではｐ型基板
１１は接地され、能動領域１２１は正電位（例えば電源
電圧）が印加されて、ｐ型基板１１との間が接合分離さ
れる。また、ブリッジ回路の最高直流入力端をなすｐ型
ゲージ部５ａ〜５ｈの所定の端部には正電位が印加さ
れ、ゲージ形成領域１２２はｐ型ゲージ部５ａ〜５ｈの
最高電位端に対して障壁電位だけ高い電位にバランスし
ている。もちろん、ゲージ形成領域１２２にｐ型ゲージ
部５ａ〜５ｈに対して順バイアスしない所定の直流電圧
を印加することもできる。このような電位条件における
ｐ型ゲージ部５ａ〜５ｈによって加速度力によるビーム
部４の歪みをその抵抗値変化で検出し、回路部６でそれ
を増幅することについては周知であり、これ以上の説明
は省略する。
１１は接地され、能動領域１２１は正電位（例えば電源
電圧）が印加されて、ｐ型基板１１との間が接合分離さ
れる。また、ブリッジ回路の最高直流入力端をなすｐ型
ゲージ部５ａ〜５ｈの所定の端部には正電位が印加さ
れ、ゲージ形成領域１２２はｐ型ゲージ部５ａ〜５ｈの
最高電位端に対して障壁電位だけ高い電位にバランスし
ている。もちろん、ゲージ形成領域１２２にｐ型ゲージ
部５ａ〜５ｈに対して順バイアスしない所定の直流電圧
を印加することもできる。このような電位条件における
ｐ型ゲージ部５ａ〜５ｈによって加速度力によるビーム
部４の歪みをその抵抗値変化で検出し、回路部６でそれ
を増幅することについては周知であり、これ以上の説明
は省略する。
【００１６】（実施例効果）上述したように、本実施例
ではｐｎ接合９のリーク電流が低減されるので、このリ
ーク電流のばらつきや変動によるゲージ形成領域１２２
内部の抵抗電圧降下のばらつきや変動が減少し、ゲージ
形成領域１２２の電位変動が静電的にｐ型ゲージ部５に
影響してその抵抗特性を変動させ、信号電圧のＳＮ比や
特性のばらつきを生じるのを抑止することができる。
ではｐｎ接合９のリーク電流が低減されるので、このリ
ーク電流のばらつきや変動によるゲージ形成領域１２２
内部の抵抗電圧降下のばらつきや変動が減少し、ゲージ
形成領域１２２の電位変動が静電的にｐ型ゲージ部５に
影響してその抵抗特性を変動させ、信号電圧のＳＮ比や
特性のばらつきを生じるのを抑止することができる。
【００１７】図３に各５０個の従来品と上記実施例品と
のブリッジ抵抗値のばらつきを示す。なお、ブリッジ抵
抗値とは、ｐ型ゲージ部５ａ〜５ｈの抵抗をブリッジ回
路として形成した時の総抵抗を意味し、従来品とは、凹
部８の底面８１がゲージ形成領域１２２の底面に露出す
るとともに、ゲージ形成領域１２２の側面もビーム部４
の側面４１に露出する形状のものをいう。
のブリッジ抵抗値のばらつきを示す。なお、ブリッジ抵
抗値とは、ｐ型ゲージ部５ａ〜５ｈの抵抗をブリッジ回
路として形成した時の総抵抗を意味し、従来品とは、凹
部８の底面８１がゲージ形成領域１２２の底面に露出す
るとともに、ゲージ形成領域１２２の側面もビーム部４
の側面４１に露出する形状のものをいう。
【００１８】次に、この半導体加速度センサの製造方法
を図４〜図８及び図２を参照して説明する。ただし、
（ａ）は図１（ｂ）のＡ−Ａ断面を示し、（ｂ）は図１
（ｂ）のＢ−Ｂ断面を示す。まず、図４に示すように、
面方位が（１００）のｐ型基板（本発明でいう半導体基
板）１１の表面にｎ+ 埋め込みコレクタ領域１１０、ｐ
+ 埋め込み領域１１１をドープし、その上にｎ- 型のエ
ピタキシャル層１２を形成する。
を図４〜図８及び図２を参照して説明する。ただし、
（ａ）は図１（ｂ）のＡ−Ａ断面を示し、（ｂ）は図１
（ｂ）のＢ−Ｂ断面を示す。まず、図４に示すように、
面方位が（１００）のｐ型基板（本発明でいう半導体基
板）１１の表面にｎ+ 埋め込みコレクタ領域１１０、ｐ
+ 埋め込み領域１１１をドープし、その上にｎ- 型のエ
ピタキシャル層１２を形成する。
【００１９】次に、図５に示すように、ｐ+ 表面領域１
１２をｐ+ 埋め込み領域１１１に達するまで形成し、こ
れらよりｐ+ 表面領域１１２及びｐ+ 埋め込み領域１１
１によりｐ+ アイソレーション領域１３を形成する。な
お、図８に示すように、上記ｐ+ 表面領域１１２を形成
すると同時にｐ型ゲージ部５の両端から配線として機能
するｐ+ 配線領域１９０を形成することもできる。すな
わち、薄いビーム部４の表面部に形成されたｐ型ゲージ
部５の両端をビーム部４の絶縁膜上に形成された金属配
線層やポリシリコン配線層で接続する場合、これらの層
の存在や特性がｐ型ゲージ部５の歪み特性に影響を与え
る。そこで、薄肉のビーム部４から厚肉の主部１又はマ
ス部２まで上記ｐ+ 配線領域１９０を延設し、この主部
１又はマス部２の上方にて低抵抗の配線１９１に接続す
れば、上記問題を解消することができ、プロセス延長の
負担もない。
１２をｐ+ 埋め込み領域１１１に達するまで形成し、こ
れらよりｐ+ 表面領域１１２及びｐ+ 埋め込み領域１１
１によりｐ+ アイソレーション領域１３を形成する。な
お、図８に示すように、上記ｐ+ 表面領域１１２を形成
すると同時にｐ型ゲージ部５の両端から配線として機能
するｐ+ 配線領域１９０を形成することもできる。すな
わち、薄いビーム部４の表面部に形成されたｐ型ゲージ
部５の両端をビーム部４の絶縁膜上に形成された金属配
線層やポリシリコン配線層で接続する場合、これらの層
の存在や特性がｐ型ゲージ部５の歪み特性に影響を与え
る。そこで、薄肉のビーム部４から厚肉の主部１又はマ
ス部２まで上記ｐ+ 配線領域１９０を延設し、この主部
１又はマス部２の上方にて低抵抗の配線１９１に接続す
れば、上記問題を解消することができ、プロセス延長の
負担もない。
【００２０】次に、図６に示すように、能動領域１２１
内にバイポーラトランジスタのｐ型ベース領域１１３
と、ｐ型ゲージ領域（ｐ型ゲージ部）５とを同一工程で
形成し、その後、ｎ+ エミッタ領域１１４を形成し、ア
ルミ配線やアルミボンディングパッド７を形成し、保護
酸化膜（図示せず）を形成し、素子形成工程を終了す
る。
内にバイポーラトランジスタのｐ型ベース領域１１３
と、ｐ型ゲージ領域（ｐ型ゲージ部）５とを同一工程で
形成し、その後、ｎ+ エミッタ領域１１４を形成し、ア
ルミ配線やアルミボンディングパッド７を形成し、保護
酸化膜（図示せず）を形成し、素子形成工程を終了す
る。
【００２１】なお、図８に示すように、電気化学エッチ
ング時にｎ- 層１２に良好なオーミックコンタクトを確
保してｎ- 層１２の一部をなすゲージ形成領域１２２及
び残部１２３に確実に電位を付与するために、これらゲ
ージ形成領域１２２及び残部１２３の表面部にｎ+ コン
タクト領域１３０を形成しておくことが好ましい。次
に、ｎ- 層１２（特にｎ+ コンタクト領域１３０）の上
のシリコン酸化膜（図示せず）を選択開口し、その上に
アルミボンディングパッド１３１を形成し、パッド１３
１を覆う上記保護絶縁膜を形成し、この保護絶縁膜を選
択開口してパッド１３１を露出させる。このパッド１３
１の形成工程は上記アルミ配線やアルミボンディングパ
ッド７を形成する工程と同一プロセスとされるので、プ
ロセスの延長は無い。
ング時にｎ- 層１２に良好なオーミックコンタクトを確
保してｎ- 層１２の一部をなすゲージ形成領域１２２及
び残部１２３に確実に電位を付与するために、これらゲ
ージ形成領域１２２及び残部１２３の表面部にｎ+ コン
タクト領域１３０を形成しておくことが好ましい。次
に、ｎ- 層１２（特にｎ+ コンタクト領域１３０）の上
のシリコン酸化膜（図示せず）を選択開口し、その上に
アルミボンディングパッド１３１を形成し、パッド１３
１を覆う上記保護絶縁膜を形成し、この保護絶縁膜を選
択開口してパッド１３１を露出させる。このパッド１３
１の形成工程は上記アルミ配線やアルミボンディングパ
ッド７を形成する工程と同一プロセスとされるので、プ
ロセスの延長は無い。
【００２２】次に、電気化学エッチングにより。図７に
示す凹部８を形成する。これは図示しないが、ウエハの
裏主面にプラズマ窒化膜（ＰーＳｉＮ）１４を形成する
とともにこのプラズマ窒化膜１４をホトパターニングし
てエッチングマスクを形成する。次に、ウエハ表主面に
もレジスト膜をスピンニング塗布し、ホトパターニング
でパッド１３１を露出させる。なお、レジスト膜はＰＩ
Ｑ膜とされる。
示す凹部８を形成する。これは図示しないが、ウエハの
裏主面にプラズマ窒化膜（ＰーＳｉＮ）１４を形成する
とともにこのプラズマ窒化膜１４をホトパターニングし
てエッチングマスクを形成する。次に、ウエハ表主面に
もレジスト膜をスピンニング塗布し、ホトパターニング
でパッド１３１を露出させる。なお、レジスト膜はＰＩ
Ｑ膜とされる。
【００２３】次に、ウエハの裏主面をＫＯＨ水溶液など
のアルカリ性エッチング液に浸して白金電極板に対面さ
せ、ウエハ主表面に形成したパッド１３１に電極板に対
して所定の正電圧（例えば５Ｖ）を印加し、いわゆる電
気化学エッチングを行う。これにより、異方性の凹部８
が形成される。なお、本実施例において重要な点は、白
金電極板とほぼ同電位とみなせるｐ型基板１１とｎ- 層
１２との間に数Ｖ程度の逆バイアス電圧が確保されるこ
とにある。この逆バイアス電圧を確保すると、ゲージ形
成領域１２２や残部１２３とｐ型基板１１との間の空乏
層がｐ型基板１１側へ充分に伸び、これにより電気化学
エッチングがｐ型基板１１内の空乏層の端部でほぼ停止
し、この結果、凹部８の底面８１がゲージ形成領域１２
２に接触しないようにできることである。
のアルカリ性エッチング液に浸して白金電極板に対面さ
せ、ウエハ主表面に形成したパッド１３１に電極板に対
して所定の正電圧（例えば５Ｖ）を印加し、いわゆる電
気化学エッチングを行う。これにより、異方性の凹部８
が形成される。なお、本実施例において重要な点は、白
金電極板とほぼ同電位とみなせるｐ型基板１１とｎ- 層
１２との間に数Ｖ程度の逆バイアス電圧が確保されるこ
とにある。この逆バイアス電圧を確保すると、ゲージ形
成領域１２２や残部１２３とｐ型基板１１との間の空乏
層がｐ型基板１１側へ充分に伸び、これにより電気化学
エッチングがｐ型基板１１内の空乏層の端部でほぼ停止
し、この結果、凹部８の底面８１がゲージ形成領域１２
２に接触しないようにできることである。
【００２４】すなわち、エッチングが空乏層に達すると
陽極酸化膜（図示せず）が形成され、エッチング速度が
格段に減速するので、この接合部でエッチングが停止す
る。ただし、この逆バイアス電圧は実動作時（作動時）
にｎ型ゲージ形成領域に印加される電圧よりも高くする
必要がある。その理由は、実動作時にｎ- 層１２と基板
１１との間に延びる空乏層が凹部８に露出している基板
１１の表面に達してしまうと、リーク電流が発生するた
め、これを防ぐべく、実動作時に空乏層が凹部８に露出
する基板１１の表面に達しないような基板１１の渥みを
残すためである。
陽極酸化膜（図示せず）が形成され、エッチング速度が
格段に減速するので、この接合部でエッチングが停止す
る。ただし、この逆バイアス電圧は実動作時（作動時）
にｎ型ゲージ形成領域に印加される電圧よりも高くする
必要がある。その理由は、実動作時にｎ- 層１２と基板
１１との間に延びる空乏層が凹部８に露出している基板
１１の表面に達してしまうと、リーク電流が発生するた
め、これを防ぐべく、実動作時に空乏層が凹部８に露出
する基板１１の表面に達しないような基板１１の渥みを
残すためである。
【００２５】図７（ｂ）に示すように、凹部８を形成す
る電気化学エッチングにより現れた基板１１の薄肉化さ
れた表面ａの上のｐ+ アイソレーション領域１３の下方
には、小溝４０１が形成されている。次に、図２に示す
ように、上記窒化膜などの不要材料を除去した後、ウエ
ハの表面にレジスト膜を塗布し、それをホトリソグラフ
ィにより凹部８上で開口し、このレジスト膜をマスクと
してドライエッチングして凹部８に連通する分離溝３を
形成する。
る電気化学エッチングにより現れた基板１１の薄肉化さ
れた表面ａの上のｐ+ アイソレーション領域１３の下方
には、小溝４０１が形成されている。次に、図２に示す
ように、上記窒化膜などの不要材料を除去した後、ウエ
ハの表面にレジスト膜を塗布し、それをホトリソグラフ
ィにより凹部８上で開口し、このレジスト膜をマスクと
してドライエッチングして凹部８に連通する分離溝３を
形成する。
【００２６】なお、本実施例では、ｐ+ アイソレーショ
ン領域１３と分離溝３とをｐ+ アイソレーション領域１
３の一部を残留させる状態で位置合わせすることで、分
離溝３により小溝４０１を減少させている。当然、ビー
ム部４が形成される凹部８上にはドライエッチングを行
わず、ビーム部４を確保する。次に、このレジスト膜を
除去し、ウエハを台座に接合し、最後にダイシングして
チップ化する。
ン領域１３と分離溝３とをｐ+ アイソレーション領域１
３の一部を残留させる状態で位置合わせすることで、分
離溝３により小溝４０１を減少させている。当然、ビー
ム部４が形成される凹部８上にはドライエッチングを行
わず、ビーム部４を確保する。次に、このレジスト膜を
除去し、ウエハを台座に接合し、最後にダイシングして
チップ化する。
【００２７】（実施例効果）上記実施例で重要な他の点
は、分離溝３はビーム部４の幅方向両側に位置する一対
のｐ+ アイソレーション領域１３とオーバーラップして
形成される点にある。エッチングがゲージ形成領域１２
２と基板１１との間のｐｎ接合によって形成される空乏
層に達した時、ｐ+ アイソレーション領域１３の部位に
おいてはその時点では、ｐ+ アイソレーション領域１３
とゲージ形成領域１２２との間のｐｎ接合によって形成
される空乏層に達していないので、ゲージ形成領域１２
２と基板１１との間のｐｎ接合によって形成される空乏
層がマスクとなってｐ+ アイソレーション領域１３内に
更に異方性の小溝４０１（図５参照）が形成される。こ
のような小溝４０１によりビーム部４の渥みが部分的に
減少すると、強度低下や感度ばらつきの原因となるの
で、なるべく除去することが好ましい。
は、分離溝３はビーム部４の幅方向両側に位置する一対
のｐ+ アイソレーション領域１３とオーバーラップして
形成される点にある。エッチングがゲージ形成領域１２
２と基板１１との間のｐｎ接合によって形成される空乏
層に達した時、ｐ+ アイソレーション領域１３の部位に
おいてはその時点では、ｐ+ アイソレーション領域１３
とゲージ形成領域１２２との間のｐｎ接合によって形成
される空乏層に達していないので、ゲージ形成領域１２
２と基板１１との間のｐｎ接合によって形成される空乏
層がマスクとなってｐ+ アイソレーション領域１３内に
更に異方性の小溝４０１（図５参照）が形成される。こ
のような小溝４０１によりビーム部４の渥みが部分的に
減少すると、強度低下や感度ばらつきの原因となるの
で、なるべく除去することが好ましい。
【００２８】これを図９を参照して説明する。図９
（ａ）、（ｂ）はともに、図１（ｂ）に示されるＢ−
Ｂ’線矢視のビーム部４と同様な断面図である。図９
（ａ）は図２と同様にｐ+ アイソレーション領域１３ａ
の一部をエッチングして分離溝３を形成したものであ
り、図９（ｂ）はｐ+ アイソレーション領域１３ｂより
も更に外側のｎ型層の残部１２３を更にエッチングして
分離溝３を形成したものである。
（ａ）、（ｂ）はともに、図１（ｂ）に示されるＢ−
Ｂ’線矢視のビーム部４と同様な断面図である。図９
（ａ）は図２と同様にｐ+ アイソレーション領域１３ａ
の一部をエッチングして分離溝３を形成したものであ
り、図９（ｂ）はｐ+ アイソレーション領域１３ｂより
も更に外側のｎ型層の残部１２３を更にエッチングして
分離溝３を形成したものである。
【００２９】これらのものにおいて、ビーム部４の幅Ｗ
１、Ｗ２を等しくしようとするとき、図９（ａ）に示さ
れるｐ+ アイソレーション領域１３ａとｐ型ゲージ領域
５との間の距離ａとｐ型ゲージ領域５間の距離ｂとは、
図９（ｂ）に示されるｐ+ アイソレーション領域１３ｂ
とｐ型ゲージ領域５との間の距離ａ’とｐ型ゲージ領域
５間の距離ｂ’よりも長くとることができる。
１、Ｗ２を等しくしようとするとき、図９（ａ）に示さ
れるｐ+ アイソレーション領域１３ａとｐ型ゲージ領域
５との間の距離ａとｐ型ゲージ領域５間の距離ｂとは、
図９（ｂ）に示されるｐ+ アイソレーション領域１３ｂ
とｐ型ゲージ領域５との間の距離ａ’とｐ型ゲージ領域
５間の距離ｂ’よりも長くとることができる。
【００３０】従って、ｐ+ アイソレーション領域１３を
ビーム部４の内部に形成するよりも、ビーム部４の分離
溝に面するように形成する方が、各ｐ型領域（ｐ+ アイ
ソレーション領域１３、ｐ型ゲージ領域５）間の距離を
大きく設定できるので、設計の自由度あるいはマスク合
わせなどの固定の自由度が大きくなるとともに、小型化
においても有利である。
ビーム部４の内部に形成するよりも、ビーム部４の分離
溝に面するように形成する方が、各ｐ型領域（ｐ+ アイ
ソレーション領域１３、ｐ型ゲージ領域５）間の距離を
大きく設定できるので、設計の自由度あるいはマスク合
わせなどの固定の自由度が大きくなるとともに、小型化
においても有利である。
【００３１】また、小溝４０１、４０１ａが形成されて
いる部分はビーム部４の厚さｄよりも薄くなるために、
ビーム部４の強度が低下したり、感度がばらつくという
問題が生じる。そこで、図９（ａ）に示されるように、
小溝４０１が形成された領域の一部をエッチング除去す
ることで、ビーム部４の厚さｄよりも薄い小溝４０１を
減少させることができ、強度低下や感度ばらつきなどを
抑制することができる。
いる部分はビーム部４の厚さｄよりも薄くなるために、
ビーム部４の強度が低下したり、感度がばらつくという
問題が生じる。そこで、図９（ａ）に示されるように、
小溝４０１が形成された領域の一部をエッチング除去す
ることで、ビーム部４の厚さｄよりも薄い小溝４０１を
減少させることができ、強度低下や感度ばらつきなどを
抑制することができる。
【図１】（ａ）は実施例１の半導体加速度センサの模式
平面図である。（ｂ）は（ａ）の半導体加速度センサの
斜視図である。
平面図である。（ｂ）は（ａ）の半導体加速度センサの
斜視図である。
【図２】図１の半導体加速度センサの製造工程を示す図
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
【図３】従来品と本実施例品との抵抗ばらつきの度合い
を示す図である。
を示す図である。
【図４】図１の半導体加速度センサの製造工程を示す図
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
【図５】図１の半導体加速度センサの製造工程を示す図
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
【図６】図１の半導体加速度センサの製造工程を示す図
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
【図７】図１の半導体加速度センサの製造工程を示す図
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
であり、（ａ）は図１（ｂ）のＡ−Ａ線矢視断面図、
（ｂ）は図１（ｂ）のＢ−Ｂ線矢視断面図である。
【図８】実施例１のセンサの変形態様を示す模式平面図
である。
である。
【図９】実施例１のセンサの作用効果を説明するための
ビーム部の断面図であり、（ａ）はｐ+ アイソレーショ
ン領域１３ｂと分離溝３とがオーバーラップしない例を
示し、（ｂ）はｐ+ アイソレーション領域１３ｂと分離
溝３とがオーバーラップする例を示す。
ビーム部の断面図であり、（ａ）はｐ+ アイソレーショ
ン領域１３ｂと分離溝３とがオーバーラップしない例を
示し、（ｂ）はｐ+ アイソレーション領域１３ｂと分離
溝３とがオーバーラップする例を示す。
１は主部、２はマス部、３は分離溝、４は薄肉部、５、
５ａ〜５ｈはｐ型ゲージ部、６は回路部（処理回路
部）、１１はｐ型基板（第１導電型の半導体基板）、１
２はｎ- 層（第２導電型の半導体領域）、１２２はゲー
ジ形成領域、１３はｐ+ アイソレーション領域、１２３
はｎ型層１２の残部。
５ａ〜５ｈはｐ型ゲージ部、６は回路部（処理回路
部）、１１はｐ型基板（第１導電型の半導体基板）、１
２はｎ- 層（第２導電型の半導体領域）、１２２はゲー
ジ形成領域、１３はｐ+ アイソレーション領域、１２３
はｎ型層１２の残部。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−281249（ＪＰ，Ａ)
特開 平６−268238（ＪＰ，Ａ)
特開 平５−281255（ＪＰ，Ａ)
特開 平６−169094（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01P 15/12
H01L 29/84
Claims (3)
- 【請求項１】第１導電型の半導体基板及びその表面に形
成された第２導電型の半導体領域を有する主部と、 薄肉化された前記半導体基板及びその表面に形成された
前記半導体領域を有して前記主部に連結される薄肉部
と、 前記薄肉部の前記半導体領域から主に構成されるゲージ
形成領域と、 前記ゲージ形成領域の前記半導体領域に形成された第１
導電型のゲージ部と、 前記半導体基板に達する深さを有するとともに前記ゲー
ジ形成領域の全周側面を囲んで形成されて前記ゲージ形
成領域をその周りの前記半導体領域の残部から分離する
第１導電型のアイソレーション領域とを備える半導体歪
みセンサにおいて、 前記薄肉部は、貫通する分離溝により前記主部から分離
されるマス部を前記主部に連結するビーム部からなり、
前記ビーム部側面に前記アイソレーション領域を形成す
ることで前記ゲージ形成領域を絶縁分離する ことを特徴
とする集積化半導体歪みセンサ。 - 【請求項２】前記アイソレーション領域は、前記薄肉部
において前記分離溝の表面全面に露出する位置に形成さ
れている請求項１記載の集積化半導体歪みセンサ。 - 【請求項３】第１導電型の半導体基板上に形成された第
２導電型の半導体領域に第１導電型のゲージ部を形成す
る工程と、前記半導体領域の表面から前記半導体基板に
達するように第１導電型のアイソレーション領域を形成
する工程と、前記半導体基板を電気化学エッチングして
前記ビーム部及び分離溝形成予定領域の前記半導体基板
を薄肉化する薄肉化工程と、前記分離溝形成予定領域を
更に表面側からエッチングして薄肉化された前記半導体
基板を貫通して前記分離溝を完成する分離溝形成工程と
を有し、前記薄肉化工程では、この工程により薄肉化さ
れた前記半導体基板における前記アイソレーション領域
下方に該当する部分が、他の薄肉化された部分よりも更
にエッチングされて小溝が形成されるものであり、前記
分離溝形成工程では、前記アイソレーション領域を露出
させるように前記小溝の一部がエッチング除去されるよ
うにするものである請求項１記載の集積化半導体歪みセ
ンサの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01162396A JP3433871B2 (ja) | 1996-01-26 | 1996-01-26 | 集積化半導体歪みセンサ及びその製造方法 |
| US08/788,169 US5869876A (en) | 1996-01-26 | 1997-01-24 | Semiconductor strain sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01162396A JP3433871B2 (ja) | 1996-01-26 | 1996-01-26 | 集積化半導体歪みセンサ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09203747A JPH09203747A (ja) | 1997-08-05 |
| JP3433871B2 true JP3433871B2 (ja) | 2003-08-04 |
Family
ID=11783059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01162396A Expired - Fee Related JP3433871B2 (ja) | 1996-01-26 | 1996-01-26 | 集積化半導体歪みセンサ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869876A (ja) |
| JP (1) | JP3433871B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2754386B1 (fr) * | 1996-10-03 | 1998-10-30 | Commissariat Energie Atomique | Structure comprenant une partie isolee dans un substrat massif et procede de realisation d'une telle structure |
| JP3900644B2 (ja) * | 1998-01-16 | 2007-04-04 | 株式会社デンソー | 半導体圧力センサの製造方法 |
| US6127237A (en) * | 1998-03-04 | 2000-10-03 | Kabushiki Kaisha Toshiba | Etching end point detecting method based on junction current measurement and etching apparatus |
| US20020003274A1 (en) * | 1998-08-27 | 2002-01-10 | Janusz Bryzek | Piezoresistive sensor with epi-pocket isolation |
| US20070121423A1 (en) * | 2001-12-20 | 2007-05-31 | Daniel Rioux | Head-mounted display apparatus for profiling system |
| CA2366030A1 (en) * | 2001-12-20 | 2003-06-20 | Global E Bang Inc. | Profiling system |
| TWI483944B (zh) * | 2004-03-30 | 2015-05-11 | Euro Celtique Sa | 含有小於２５ｐｐｍ１４-羥可待因酮之羥可酮鹽酸鹽組成物、醫藥劑型、延遲釋出口服劑型及醫藥上可以接受的包裝 |
| US7662648B2 (en) * | 2005-08-31 | 2010-02-16 | Micron Technology, Inc. | Integrated circuit inspection system |
| WO2007061062A1 (ja) * | 2005-11-25 | 2007-05-31 | Matsushita Electric Works, Ltd. | ウェハレベルパッケージ構造体の製造方法 |
| TWI310365B (en) | 2005-11-25 | 2009-06-01 | Panasonic Elec Works Co Ltd | Sensor device and production method therefor |
| EP1953814B1 (en) | 2005-11-25 | 2017-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Wafer level package structure and method for manufacturing same |
| US7412892B1 (en) | 2007-06-06 | 2008-08-19 | Measurement Specialties, Inc. | Method of making pressure transducer and apparatus |
| US7571650B2 (en) * | 2007-07-30 | 2009-08-11 | Hewlett-Packard Development Company, L.P. | Piezo resistive pressure sensor |
| WO2012080811A1 (ja) * | 2010-12-15 | 2012-06-21 | パナソニック株式会社 | 半導体圧力センサ |
| US8558330B2 (en) * | 2011-10-31 | 2013-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep well process for MEMS pressure sensor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197572A (ja) * | 1984-10-19 | 1986-05-16 | Nissan Motor Co Ltd | 半導体加速度センサの製造方法 |
| US5283459A (en) * | 1989-11-15 | 1994-02-01 | Kabushiki Kaisha Toshiba | Semiconductor sensor including an aperture having a funnel shaped section intersecting a second section |
| US5397911A (en) * | 1991-04-02 | 1995-03-14 | Honda Giken Kogyo Kabushiki Kaisha | Semiconductor sensor with plural gate electrodes |
| JPH05190872A (ja) * | 1992-01-16 | 1993-07-30 | Oki Electric Ind Co Ltd | 半導体圧力センサおよびその製造方法 |
| US5549785A (en) * | 1992-09-14 | 1996-08-27 | Nippondenso Co., Ltd. | Method of producing a semiconductor dynamic sensor |
| US5643803A (en) * | 1992-09-18 | 1997-07-01 | Nippondenso Co., Ltd. | Production method of a semiconductor dynamic sensor |
| DE4309207C2 (de) * | 1993-03-22 | 1996-07-11 | Texas Instruments Deutschland | Halbleitervorrichtung mit einem piezoresistiven Drucksensor |
| JPH06318586A (ja) * | 1993-05-10 | 1994-11-15 | Japan Aviation Electron Ind Ltd | シリコンの電解エッチング方法 |
| JP3261904B2 (ja) * | 1994-12-22 | 2002-03-04 | 日産自動車株式会社 | 半導体装置 |
-
1996
- 1996-01-26 JP JP01162396A patent/JP3433871B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-24 US US08/788,169 patent/US5869876A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5869876A (en) | 1999-02-09 |
| JPH09203747A (ja) | 1997-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090530 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120530 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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