JP3433274B2 - マルチプレクサ - Google Patents
マルチプレクサInfo
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- JP3433274B2 JP3433274B2 JP30519294A JP30519294A JP3433274B2 JP 3433274 B2 JP3433274 B2 JP 3433274B2 JP 30519294 A JP30519294 A JP 30519294A JP 30519294 A JP30519294 A JP 30519294A JP 3433274 B2 JP3433274 B2 JP 3433274B2
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- signal
- closing
- signal terminal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号が入力される信号
端子を選択するマルチプレクサに関するものである。
端子を選択するマルチプレクサに関するものである。
【０００２】
【従来の技術】ワンチップマイクロコンピュータには、
信号を入力するための多数の信号入力端子を備え、それ
らの信号入力端子を択一的に選択するマルチプレクサを
内蔵しているものがある。そして選択した信号入力端子
の信号を内部回路へ入力するようにしている。
信号を入力するための多数の信号入力端子を備え、それ
らの信号入力端子を択一的に選択するマルチプレクサを
内蔵しているものがある。そして選択した信号入力端子
の信号を内部回路へ入力するようにしている。
【０００３】図７は従来のこの種のワンチップマイクロ
コンピュータの要部の構成図である。ワンチップマイク
ロコンピュータＭに設けている信号入力端子AN0 , AN1
…AN n-2 , ANn-1 は、スイッチ素子21,22 …23,24 の一
側端子と各別に接続される。スイッチ素子21,22 …23,2
4 の夫々の他側端子は共通接続されてアナログ／デジタ
ルコンバータ１と接続される。スイッチ素子21,22 …2
3,24 によりマルチプレクサが構成される。
コンピュータの要部の構成図である。ワンチップマイク
ロコンピュータＭに設けている信号入力端子AN0 , AN1
…AN n-2 , ANn-1 は、スイッチ素子21,22 …23,24 の一
側端子と各別に接続される。スイッチ素子21,22 …23,2
4 の夫々の他側端子は共通接続されてアナログ／デジタ
ルコンバータ１と接続される。スイッチ素子21,22 …2
3,24 によりマルチプレクサが構成される。
【０００４】アナログ／デジタルコンバータ１は、スイ
ッチ素子21,22 …23,24 のオン，オフ動作により選択し
た信号入力端子AN0 , AN1 …ANn-2 , ANn-1 のいずれか
のアナログ信号をアナログ／デジタル変換する。そして
アナログ／デジタルコンバータ１は、電源電圧等により
予め定められる最適な電位振幅の入力信号に対して高精
度にアナログ／デジタル変換を行なう。
ッチ素子21,22 …23,24 のオン，オフ動作により選択し
た信号入力端子AN0 , AN1 …ANn-2 , ANn-1 のいずれか
のアナログ信号をアナログ／デジタル変換する。そして
アナログ／デジタルコンバータ１は、電源電圧等により
予め定められる最適な電位振幅の入力信号に対して高精
度にアナログ／デジタル変換を行なう。
【０００５】ところで、図７に示すマイクロコンピュー
タＭの複数の信号入力端子AN0 , AN 1 …ANn-2 , ANn-1
にアナログ／デジタル変換対象のアナログ信号が入力さ
れる場合に、例えば信号入力端子AN1 及びANn-2 に入力
されるアナログ信号の振幅が、最適な電位振幅より小さ
い場合には、図８に示すように小振幅のアナログ信号が
入力される信号入力端子AN1 , ANn-2 夫々に、アナログ
増幅器51,52 を外部接続して、それらにアナログ信号を
入力して最適振幅になるよう増幅して、信号入力端子AN
0 , AN1 …ANn-2 , ANn-1 に入力された全てのアナログ
信号がアナログ／デジタルコンバータ１に最適な電位振
幅で入力されるように、ユーザ側においてアナログ増幅
器51,52 を付加している。
タＭの複数の信号入力端子AN0 , AN 1 …ANn-2 , ANn-1
にアナログ／デジタル変換対象のアナログ信号が入力さ
れる場合に、例えば信号入力端子AN1 及びANn-2 に入力
されるアナログ信号の振幅が、最適な電位振幅より小さ
い場合には、図８に示すように小振幅のアナログ信号が
入力される信号入力端子AN1 , ANn-2 夫々に、アナログ
増幅器51,52 を外部接続して、それらにアナログ信号を
入力して最適振幅になるよう増幅して、信号入力端子AN
0 , AN1 …ANn-2 , ANn-1 に入力された全てのアナログ
信号がアナログ／デジタルコンバータ１に最適な電位振
幅で入力されるように、ユーザ側においてアナログ増幅
器51,52 を付加している。
【０００６】
【発明が解決しようとする課題】前述したように、ワン
チップマイクロコンピュータの信号入力端子にアナログ
増幅器を外部接続する場合には、アナログ増幅器の付加
によるコストアップが生じる。また接続したアナログ増
幅器の増幅度を、アナログ信号の振幅に応じて高精度に
調整する必要がある。そのためワンチップマイクロコン
ピュータのユーザ側ではアナログ増幅器のコスト及びそ
の増幅度を調整する手間によってワンチップマイクロコ
ンピュータを搭載した製品のコストアップが余儀なくさ
れるという問題がある。
チップマイクロコンピュータの信号入力端子にアナログ
増幅器を外部接続する場合には、アナログ増幅器の付加
によるコストアップが生じる。また接続したアナログ増
幅器の増幅度を、アナログ信号の振幅に応じて高精度に
調整する必要がある。そのためワンチップマイクロコン
ピュータのユーザ側ではアナログ増幅器のコスト及びそ
の増幅度を調整する手間によってワンチップマイクロコ
ンピュータを搭載した製品のコストアップが余儀なくさ
れるという問題がある。
【０００７】そのため、ユーザ側において付加したアナ
ログ増幅器の増幅度の調整作業を削減すべく、図９に示
すように信号入力端子AN1 にのみアナログ増幅器５を外
部接続し、このアナログ増幅器５の入力側に単一のマル
チプレクサ11を外部接続して、振幅が小さいアナログ信
号をマルチプレクサ11により選択してアナログ増幅器５
へ入力することが考えられる。
ログ増幅器の増幅度の調整作業を削減すべく、図９に示
すように信号入力端子AN1 にのみアナログ増幅器５を外
部接続し、このアナログ増幅器５の入力側に単一のマル
チプレクサ11を外部接続して、振幅が小さいアナログ信
号をマルチプレクサ11により選択してアナログ増幅器５
へ入力することが考えられる。
【０００８】しかし、この場合はアナログ増幅器の増幅
度の調整作業を削減できるが、新たな外部回路としてマ
ルチプレクサが必要になる。そしてワンチップマイクロ
コンピュータの外部のマルチプレクサと、ワンチップマ
イクロコンピュータの内部のマルチプレクサとの両方を
選択制御する必要が生じて、アナログ信号を選択する制
御が複雑になり、結局、ワンチップマイクロコンピュー
タを搭載する製品のコストダウンが図れないという問題
がある。
度の調整作業を削減できるが、新たな外部回路としてマ
ルチプレクサが必要になる。そしてワンチップマイクロ
コンピュータの外部のマルチプレクサと、ワンチップマ
イクロコンピュータの内部のマルチプレクサとの両方を
選択制御する必要が生じて、アナログ信号を選択する制
御が複雑になり、結局、ワンチップマイクロコンピュー
タを搭載する製品のコストダウンが図れないという問題
がある。
【０００９】本発明は斯かる問題に鑑み、選択した信号
端子の信号を他の信号端子へ出力できるマルチプレクサ
を提供することを目的とする。
端子の信号を他の信号端子へ出力できるマルチプレクサ
を提供することを目的とする。
【００１０】
【課題を解決するための手段】第１発明のマルチプレク
サは、複数の信号が各別に入力される複数の第１信号端
子と、該第１信号端子以外の第２信号端子及び第３信号
端子と、第１信号端子夫々に一端子が各別に接続されて
いる複数の第１開閉部と、第１信号端子とともに選択で
きる第２信号端子に一端子が接続されている第２開閉部
と、第３信号端子に一端子が接続されている第３開閉部
と、第１開閉部及び第２開閉部夫々の他端子と第３開閉
部の他端子との間に介装された第４開閉部とを備える。
サは、複数の信号が各別に入力される複数の第１信号端
子と、該第１信号端子以外の第２信号端子及び第３信号
端子と、第１信号端子夫々に一端子が各別に接続されて
いる複数の第１開閉部と、第１信号端子とともに選択で
きる第２信号端子に一端子が接続されている第２開閉部
と、第３信号端子に一端子が接続されている第３開閉部
と、第１開閉部及び第２開閉部夫々の他端子と第３開閉
部の他端子との間に介装された第４開閉部とを備える。
【００１１】第２発明のマルチプレクサは、複数の信号
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の第２信号端子及び第３信号端子と、第１信号
端子夫々に一端子が各別に接続されている複数の第１開
閉部と、第１信号端子とともに選択できる第２信号端子
に一端子が接続されている第２開閉部と、第３信号端子
に一端子が接続されている第３開閉部と、第１開閉部及
び第２開閉部夫々の他端子と第３開閉部の他端子との間
に介装された第４開閉部とを備え、第４開閉部を開路し
た場合に第２開閉部を閉路すべく構成する。
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の第２信号端子及び第３信号端子と、第１信号
端子夫々に一端子が各別に接続されている複数の第１開
閉部と、第１信号端子とともに選択できる第２信号端子
に一端子が接続されている第２開閉部と、第３信号端子
に一端子が接続されている第３開閉部と、第１開閉部及
び第２開閉部夫々の他端子と第３開閉部の他端子との間
に介装された第４開閉部とを備え、第４開閉部を開路し
た場合に第２開閉部を閉路すべく構成する。
【００１２】第３発明のマルチプレクサは、複数の信号
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の第２信号端子及び第３信号端子と、第１信号
端子夫々に一端子が各別に接続されている複数の第１開
閉部と、第１信号端子とともに選択できる第２信号端子
に一端子が接続されている第２開閉部と、第１信号端子
とともに選択できる第３信号端子に一端子が接続されて
いる第３開閉部と、第１開閉部及び第２開閉部夫々の他
端子と第３開閉部の他端子との間に介装された第４開閉
部とを備え、第４開閉部を開路した場合に第２開閉部及
び第３開閉部を閉路すべく構成する。
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の第２信号端子及び第３信号端子と、第１信号
端子夫々に一端子が各別に接続されている複数の第１開
閉部と、第１信号端子とともに選択できる第２信号端子
に一端子が接続されている第２開閉部と、第１信号端子
とともに選択できる第３信号端子に一端子が接続されて
いる第３開閉部と、第１開閉部及び第２開閉部夫々の他
端子と第３開閉部の他端子との間に介装された第４開閉
部とを備え、第４開閉部を開路した場合に第２開閉部及
び第３開閉部を閉路すべく構成する。
【００１３】第４発明のマルチプレクサは、複数の信号
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の単一の第２信号端子と、第１信号端子夫々に
一端子が各別に接続されている複数の第１開閉部と、第
１信号端子とともに選択できる第２信号端子に一端子が
接続されている単一の第２開閉部と、第１開閉部及び第
２開閉部の各他端子と一端子が接続されている第４開閉
部とからなり、該第４開閉部が開路した場合に第２開閉
部が閉路する回路ブロックを複数設けるとともに、第１
信号端子以外の第３信号端子と、第１信号端子とともに
選択できる該第３信号端子と一端子が接続されている第
３開閉部とを備え、一回路ブロックの第４開閉部の他端
子と他の一回路ブロックの第４開閉部の一端子とを接続
し、第３開閉部の他端子に第４開閉部の他端子が接続さ
れた回路ブロックの第４開閉部が開路した場合に、第３
開閉部を閉路すべく構成する。
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の単一の第２信号端子と、第１信号端子夫々に
一端子が各別に接続されている複数の第１開閉部と、第
１信号端子とともに選択できる第２信号端子に一端子が
接続されている単一の第２開閉部と、第１開閉部及び第
２開閉部の各他端子と一端子が接続されている第４開閉
部とからなり、該第４開閉部が開路した場合に第２開閉
部が閉路する回路ブロックを複数設けるとともに、第１
信号端子以外の第３信号端子と、第１信号端子とともに
選択できる該第３信号端子と一端子が接続されている第
３開閉部とを備え、一回路ブロックの第４開閉部の他端
子と他の一回路ブロックの第４開閉部の一端子とを接続
し、第３開閉部の他端子に第４開閉部の他端子が接続さ
れた回路ブロックの第４開閉部が開路した場合に、第３
開閉部を閉路すべく構成する。
【００１４】第５発明のマルチプレクサは、複数の信号
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の単一の第２信号端子と、第１信号端子夫々に
一端子が各別に接続されている複数の第１開閉部と、第
１信号端子とともに選択できる第２信号端子に一端子が
接続されている単一の第２開閉部と、第１開閉部及び第
２開閉部の各他端子に一端子が接続されている第４開閉
部とからなり、該第４開閉部が開路した場合に第２開閉
部が閉路する回路ブロックを複数設けるとともに、第１
信号端子以外の第３信号端子と、第１信号端子とともに
選択できる該第３信号端子に一端子が接続されている第
３開閉部とを備え、各回路ブロックの第４開閉部の他端
子と第３開閉部の他端子とを接続しており、この第４開
閉部が全て開路した場合に第３開閉部を閉路すべく構成
する。
が各別に入力される複数の第１信号端子と、該第１信号
端子以外の単一の第２信号端子と、第１信号端子夫々に
一端子が各別に接続されている複数の第１開閉部と、第
１信号端子とともに選択できる第２信号端子に一端子が
接続されている単一の第２開閉部と、第１開閉部及び第
２開閉部の各他端子に一端子が接続されている第４開閉
部とからなり、該第４開閉部が開路した場合に第２開閉
部が閉路する回路ブロックを複数設けるとともに、第１
信号端子以外の第３信号端子と、第１信号端子とともに
選択できる該第３信号端子に一端子が接続されている第
３開閉部とを備え、各回路ブロックの第４開閉部の他端
子と第３開閉部の他端子とを接続しており、この第４開
閉部が全て開路した場合に第３開閉部を閉路すべく構成
する。
【００１５】
【作用】第１発明，第２発明，第３発明夫々では第４開
閉部を閉路すると、いずれかの第１開閉部、第２開閉部
及び第３開閉部のいずれかを閉路することで、閉路した
開閉部に接続された信号端子を選択できる。第４開閉部
を開路すると第２開閉部及び第３開閉部が閉路する。い
ずれかの第１開閉部を閉路すると、閉路した第１開閉部
と接続された信号端子と第２開閉部と接続されている信
号端子とを短絡でき、このとき第３開閉部を閉路するこ
とで第３開閉部と接続されている信号端子を所定回路の
接続端子として選択できる。これにより、複数の信号端
子の信号を択一的に選択できる。また信号端子に入力さ
れた信号を、他の信号端子へ出力できる。
閉部を閉路すると、いずれかの第１開閉部、第２開閉部
及び第３開閉部のいずれかを閉路することで、閉路した
開閉部に接続された信号端子を選択できる。第４開閉部
を開路すると第２開閉部及び第３開閉部が閉路する。い
ずれかの第１開閉部を閉路すると、閉路した第１開閉部
と接続された信号端子と第２開閉部と接続されている信
号端子とを短絡でき、このとき第３開閉部を閉路するこ
とで第３開閉部と接続されている信号端子を所定回路の
接続端子として選択できる。これにより、複数の信号端
子の信号を択一的に選択できる。また信号端子に入力さ
れた信号を、他の信号端子へ出力できる。
【００１６】第４発明では、回路ブロックの第４開閉部
を閉路すると、その回路ブロックのいずれかの第１開閉
部、第２開閉部のいずれかを閉路することで、閉路した
開閉部に接続されている信号端子を、第４開閉部が次回
路ブロックの第４開閉部と接続されている回路ブロック
のときは、次回路ブロックの第４開閉部の接続端子とし
て選択でき、第４開閉部が第３開閉部と接続されている
回路ブロックのときは、所定回路の接続端子として選択
できる。回路ブロックの第４開閉部を開路すると、その
回路ブロックの第２開閉部が閉路する。その回路ブロッ
クのいずれかの第１開閉部を閉路すると、閉路した第１
開閉部と接続されている信号端子と、第２開閉部に接続
されている信号端子とを短絡できる。このとき第３開閉
部を閉路することで第３開閉部と接続されている信号端
子を所定回路の接続端子として選択できる。これによ
り、全ての回路ブロックの信号端子の信号を択一的に選
択できる。また回路ブロックごとに、信号端子に入力さ
れた信号を、その回路ブロックの他の信号端子へ出力で
きる。
を閉路すると、その回路ブロックのいずれかの第１開閉
部、第２開閉部のいずれかを閉路することで、閉路した
開閉部に接続されている信号端子を、第４開閉部が次回
路ブロックの第４開閉部と接続されている回路ブロック
のときは、次回路ブロックの第４開閉部の接続端子とし
て選択でき、第４開閉部が第３開閉部と接続されている
回路ブロックのときは、所定回路の接続端子として選択
できる。回路ブロックの第４開閉部を開路すると、その
回路ブロックの第２開閉部が閉路する。その回路ブロッ
クのいずれかの第１開閉部を閉路すると、閉路した第１
開閉部と接続されている信号端子と、第２開閉部に接続
されている信号端子とを短絡できる。このとき第３開閉
部を閉路することで第３開閉部と接続されている信号端
子を所定回路の接続端子として選択できる。これによ
り、全ての回路ブロックの信号端子の信号を択一的に選
択できる。また回路ブロックごとに、信号端子に入力さ
れた信号を、その回路ブロックの他の信号端子へ出力で
きる。
【００１７】第５発明では、回路ブロックの第４開閉部
を閉路すると、その回路ブロックのいずれかの第１開閉
部、第２開閉部を閉路することで、閉路した開閉部に接
続されている信号端子を所定回路の接続端子として選択
できる。回路ブロックの第４開閉部を開路すると、第２
開閉部が閉路する。各回路ブロックの第４開閉部のすべ
てを開路すると、第３開閉部が閉路する。回路ブロック
のいずれかの第１開閉部を閉路すると、閉路した第１開
閉部と接続されている信号端子と、第２開閉部に接続さ
れている信号端子とを短絡でき、また第３開閉部と接続
されている信号端子を所定回路の接続端子として選択で
きる。これにより、全ての回路ブロックの信号端子の信
号を択一的に選択できる。また回路ブロックごとに、信
号端子に入力された信号を、その回路ブロックの他の信
号端子へ出力できる。
を閉路すると、その回路ブロックのいずれかの第１開閉
部、第２開閉部を閉路することで、閉路した開閉部に接
続されている信号端子を所定回路の接続端子として選択
できる。回路ブロックの第４開閉部を開路すると、第２
開閉部が閉路する。各回路ブロックの第４開閉部のすべ
てを開路すると、第３開閉部が閉路する。回路ブロック
のいずれかの第１開閉部を閉路すると、閉路した第１開
閉部と接続されている信号端子と、第２開閉部に接続さ
れている信号端子とを短絡でき、また第３開閉部と接続
されている信号端子を所定回路の接続端子として選択で
きる。これにより、全ての回路ブロックの信号端子の信
号を択一的に選択できる。また回路ブロックごとに、信
号端子に入力された信号を、その回路ブロックの他の信
号端子へ出力できる。
【００１８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマルチプレクサを内蔵して
いるマイクロコンピュータの構成を示すブロック図であ
る。ワンチップマイクロコンピュータ (以下マイクロコ
ンピュータという) Ｍに、信号の入出力が可能な信号端
子AN0 , AN1 …ANn-3 ,ANn-2 , ANn-1 が設けられてい
る。信号端子AN0 ( AN1 …ANn-3 ) は、第１開閉部たる
スイッチ素子21 (22…23) の一端子と接続される。信号
端子ANn-2 は第２開閉部たるスイッチ素子24の一端子と
接続される。信号端子ANn-1 は第３開閉部たるスイッチ
素子25の一端子と接続される。スイッチ素子21,22 …2
3,24 の他端子はノード41に共通接続される。ノード41
は第４開閉部たるスイッチ素子31の一端子と接続され
る。スイッチ素子31の他端子及びスイッチ素子25の他端
子は共通に接続されてアナログ／デジタルコンバータ１
の入力側と接続される。これらのスイッチ素子21,22 …
23,24,25,31 によりマルチプレクサが構成される。そし
て、スイッチ素子31が開路した場合は、スイッチ素子2
4,25 がともに閉路するよう制御される。
述する。図１は本発明に係るマルチプレクサを内蔵して
いるマイクロコンピュータの構成を示すブロック図であ
る。ワンチップマイクロコンピュータ (以下マイクロコ
ンピュータという) Ｍに、信号の入出力が可能な信号端
子AN0 , AN1 …ANn-3 ,ANn-2 , ANn-1 が設けられてい
る。信号端子AN0 ( AN1 …ANn-3 ) は、第１開閉部たる
スイッチ素子21 (22…23) の一端子と接続される。信号
端子ANn-2 は第２開閉部たるスイッチ素子24の一端子と
接続される。信号端子ANn-1 は第３開閉部たるスイッチ
素子25の一端子と接続される。スイッチ素子21,22 …2
3,24 の他端子はノード41に共通接続される。ノード41
は第４開閉部たるスイッチ素子31の一端子と接続され
る。スイッチ素子31の他端子及びスイッチ素子25の他端
子は共通に接続されてアナログ／デジタルコンバータ１
の入力側と接続される。これらのスイッチ素子21,22 …
23,24,25,31 によりマルチプレクサが構成される。そし
て、スイッチ素子31が開路した場合は、スイッチ素子2
4,25 がともに閉路するよう制御される。
【００１９】次にこのようなマルチプレクサを内蔵して
いるマイクロコンピュータＭの使用方法を説明する。図
２はマイクロコンピュータＭの使用状態の説明図であ
る。マイクロコンピュータＭに入力するアナログ信号の
振幅がアナログ／デジタルコンバータ１に規定している
最適振幅より小さい場合は図２に示すように、信号端子
ANn-2 と信号端子ANn-1 との間に、入力側を信号端子AN
n-2 に接続したアナログ増幅器５を介装させる。この場
合、信号端子AN0 , AN1 …ANn-3 , ANn-1 は信号入力端
子となり、信号端子ANn-2 は信号出力端子となる。
いるマイクロコンピュータＭの使用方法を説明する。図
２はマイクロコンピュータＭの使用状態の説明図であ
る。マイクロコンピュータＭに入力するアナログ信号の
振幅がアナログ／デジタルコンバータ１に規定している
最適振幅より小さい場合は図２に示すように、信号端子
ANn-2 と信号端子ANn-1 との間に、入力側を信号端子AN
n-2 に接続したアナログ増幅器５を介装させる。この場
合、信号端子AN0 , AN1 …ANn-3 , ANn-1 は信号入力端
子となり、信号端子ANn-2 は信号出力端子となる。
【００２０】ここで、例えば信号端子AN1 に、最適振幅
より小さい振幅のアナログ信号を入力する場合には、ス
イッチ素子31を開路させる。それによりスイッチ素子2
4,25がともに閉路する。そしてスイッチ素子22を閉路す
ると、信号端子AN1 のアナログ信号がスイッチ素子22,2
4 を介して信号端子ANn-2 へ出力され、アナログ増幅器
５へ入力されて最適振幅に増幅される。そして増幅され
たアナログ信号は信号端子ANn-1 へ入力され、スイッチ
素子25を介してアナログ／デジタルコンバータ１へ入力
されて、高精度にアナログ／デジタル変換される。
より小さい振幅のアナログ信号を入力する場合には、ス
イッチ素子31を開路させる。それによりスイッチ素子2
4,25がともに閉路する。そしてスイッチ素子22を閉路す
ると、信号端子AN1 のアナログ信号がスイッチ素子22,2
4 を介して信号端子ANn-2 へ出力され、アナログ増幅器
５へ入力されて最適振幅に増幅される。そして増幅され
たアナログ信号は信号端子ANn-1 へ入力され、スイッチ
素子25を介してアナログ／デジタルコンバータ１へ入力
されて、高精度にアナログ／デジタル変換される。
【００２１】また、最適振幅と同程度の振幅であるアナ
ログ信号を例えば信号端子AN0 に入力する場合は、スイ
ッチ素子31を閉路し、スイッチ素子25を開路する。そこ
でスイッチ素子21,22 …23のうちスイッチ素子21のみを
閉路すれば、信号端子AN0 に入力されたアナログ信号が
スイッチ素子21及び31を介してアナログ／デジタルコン
バータ１へ入力され、アナログ信号は高精度にアナログ
／デジタル変換される。
ログ信号を例えば信号端子AN0 に入力する場合は、スイ
ッチ素子31を閉路し、スイッチ素子25を開路する。そこ
でスイッチ素子21,22 …23のうちスイッチ素子21のみを
閉路すれば、信号端子AN0 に入力されたアナログ信号が
スイッチ素子21及び31を介してアナログ／デジタルコン
バータ１へ入力され、アナログ信号は高精度にアナログ
／デジタル変換される。
【００２２】それにより、アナログ／デジタルコンバー
タ１に規定している最適振幅に比較して、小さい振幅の
アナログ信号及び同程度の振幅のアナログ信号をマイク
ロコンピュータＭへ入力する場合でも、マイクロコンピ
ュータＭにアナログ増幅器５を１個外部接続すればよ
く、マイクロコンピュータＭを使用したシステムにおい
てマイクロコンピュータに接続するアナログ増幅器の数
を最小限にできる。また、アナログ増幅器の数を最小限
にできることにより、アナログ増幅器の増幅度の調整手
間を大幅に減少させることができる。更に、アナログ信
号の選択はスイッチ素子21,22 …23,24,25,31 の開閉で
実現できるため、スイッチ素子を容易に開閉制御でき
る。
タ１に規定している最適振幅に比較して、小さい振幅の
アナログ信号及び同程度の振幅のアナログ信号をマイク
ロコンピュータＭへ入力する場合でも、マイクロコンピ
ュータＭにアナログ増幅器５を１個外部接続すればよ
く、マイクロコンピュータＭを使用したシステムにおい
てマイクロコンピュータに接続するアナログ増幅器の数
を最小限にできる。また、アナログ増幅器の数を最小限
にできることにより、アナログ増幅器の増幅度の調整手
間を大幅に減少させることができる。更に、アナログ信
号の選択はスイッチ素子21,22 …23,24,25,31 の開閉で
実現できるため、スイッチ素子を容易に開閉制御でき
る。
【００２３】一方、マイクロコンピュータの製造工程に
おいて、アナログ／デジタルコンバータ及びマルチプレ
クサの性能をテストする場合には、例えば信号端子AN0
にアナログ信号を入力してスイッチ素子31を介してアナ
ログ／デジタルコンバータ１へ入力し、そのアナログ／
デジタル変換結果でアナログ／デジタルコンバータの性
能をテストできる。またスイッチ素子31を開路して例え
ばスイッチ素子21と22とを閉路し、信号端子AN0 にアナ
ログ信号を入力し、そのアナログ信号を信号端子AN1 に
出力させて、入力したアナログ信号の振幅と出力したア
ナログ信号の振幅とを比較して、マルチプレクサの性能
をテストできる。そのためマルチプレクサの性能をテス
トする場合には、アナログ／デジタルコンバータによる
アナログ／デジタル変換動作を必要とせず、そのテスト
時間が短縮し、アナログ／デジタルコンバータ及びマル
チプレクサ夫々の性能をテストする時間を大幅に短縮さ
せることができる。
おいて、アナログ／デジタルコンバータ及びマルチプレ
クサの性能をテストする場合には、例えば信号端子AN0
にアナログ信号を入力してスイッチ素子31を介してアナ
ログ／デジタルコンバータ１へ入力し、そのアナログ／
デジタル変換結果でアナログ／デジタルコンバータの性
能をテストできる。またスイッチ素子31を開路して例え
ばスイッチ素子21と22とを閉路し、信号端子AN0 にアナ
ログ信号を入力し、そのアナログ信号を信号端子AN1 に
出力させて、入力したアナログ信号の振幅と出力したア
ナログ信号の振幅とを比較して、マルチプレクサの性能
をテストできる。そのためマルチプレクサの性能をテス
トする場合には、アナログ／デジタルコンバータによる
アナログ／デジタル変換動作を必要とせず、そのテスト
時間が短縮し、アナログ／デジタルコンバータ及びマル
チプレクサ夫々の性能をテストする時間を大幅に短縮さ
せることができる。
【００２４】図３は本発明に係るマルチプレクサを内蔵
しているマイクロコンピュータの他の構成及びその使用
状態を示すブロック図である。マイクロコンピュータＭ
にタイマ用信号端子TIM が設けられ、このタイマ用信号
端子TIM は、マイクロコンピュータＭに内蔵しているタ
イマ６と接続される。それ以外のマイクロコンピュータ
Ｍの構成は図１に示したマイクロコンピュータの構成と
同様であり、同一構成部分には同一符号を付している。
このマイクロコンピュータＭは、それに入力されるアナ
ログ信号が単一である場合に使用される。
しているマイクロコンピュータの他の構成及びその使用
状態を示すブロック図である。マイクロコンピュータＭ
にタイマ用信号端子TIM が設けられ、このタイマ用信号
端子TIM は、マイクロコンピュータＭに内蔵しているタ
イマ６と接続される。それ以外のマイクロコンピュータ
Ｍの構成は図１に示したマイクロコンピュータの構成と
同様であり、同一構成部分には同一符号を付している。
このマイクロコンピュータＭは、それに入力されるアナ
ログ信号が単一である場合に使用される。
【００２５】次にこのマイクロコンピュータＭの使用方
法を説明する。このマイクロコンピュータＭの場合は図
３に示すように、信号端子ANn-2 とタイマ用信号端子TI
M とを外部で直結する。そして、この場合はスイッチ素
子31を常に開路させ、スイッチ素子24,25 を常に閉路す
るよう制御される。いま、信号端子ANn-1 にアナログ信
号を入力すると、そのアナログ信号がスイッチ素子25を
介して常にアナログ／デジタルコンバータ１に入力さ
れ、アナログ／デジタル変換される。また、スイッチ素
子21,22 …23,24 はタイマ６へ入力するデジタル信号を
選択するマルチプレクサとして動作し、即ちスイッチ素
子24を常に閉路し、信号端子AN0 , AN1 …ANn-3 に夫々
対応するスイッチ素子21,22 …23のいずれか一つを閉路
する。そうすると、信号端子AN0 , AN1 …ANn-3 に入力
されている異なるデジタル信号を択一的に選択してタイ
マ用信号端子TIM に入力し、そのデジタル信号がタイマ
６に入力されて、タイマ６は入力されたデジタル信号を
カウントして計時し、デジタル信号のカウント値が所定
値に達するまでの時間を計時する。
法を説明する。このマイクロコンピュータＭの場合は図
３に示すように、信号端子ANn-2 とタイマ用信号端子TI
M とを外部で直結する。そして、この場合はスイッチ素
子31を常に開路させ、スイッチ素子24,25 を常に閉路す
るよう制御される。いま、信号端子ANn-1 にアナログ信
号を入力すると、そのアナログ信号がスイッチ素子25を
介して常にアナログ／デジタルコンバータ１に入力さ
れ、アナログ／デジタル変換される。また、スイッチ素
子21,22 …23,24 はタイマ６へ入力するデジタル信号を
選択するマルチプレクサとして動作し、即ちスイッチ素
子24を常に閉路し、信号端子AN0 , AN1 …ANn-3 に夫々
対応するスイッチ素子21,22 …23のいずれか一つを閉路
する。そうすると、信号端子AN0 , AN1 …ANn-3 に入力
されている異なるデジタル信号を択一的に選択してタイ
マ用信号端子TIM に入力し、そのデジタル信号がタイマ
６に入力されて、タイマ６は入力されたデジタル信号を
カウントして計時し、デジタル信号のカウント値が所定
値に達するまでの時間を計時する。
【００２６】このようにすれば、マイクロコンピュータ
Ｍの外部に新たな回路を付加することなく、タイマ６が
カウントするデジタル信号のチャネル数を増加すること
ができ、マイクロコンピュータの応用範囲を拡大でき
る。
Ｍの外部に新たな回路を付加することなく、タイマ６が
カウントするデジタル信号のチャネル数を増加すること
ができ、マイクロコンピュータの応用範囲を拡大でき
る。
【００２７】図４は、本発明に係るマルチプレクサを内
蔵しているマイクロコンピュータの他の構成及び使用状
態を示すブロック図である。マイクロコンピュータＭ
に、シリアルクロック端子 SIOclk 及びシリアルデータ
端子 SIOtxd が設けられ、シリアルクロック端子 SIO
clk 及びシリアルデータ端子 SIOtxd はシリアル入出力
回路７のクロック出力端子及びシリアルデータ出力端子
と接続される。それ以外のマイクロコンピュータＭの構
成は図１に示したマイクロコンピュータの構成と同様で
あり、同一構成部分には同一符号を付している。この場
合もアナログ／デジタルコンバータ１へ入力するアナロ
グ信号は、単一である。
蔵しているマイクロコンピュータの他の構成及び使用状
態を示すブロック図である。マイクロコンピュータＭ
に、シリアルクロック端子 SIOclk 及びシリアルデータ
端子 SIOtxd が設けられ、シリアルクロック端子 SIO
clk 及びシリアルデータ端子 SIOtxd はシリアル入出力
回路７のクロック出力端子及びシリアルデータ出力端子
と接続される。それ以外のマイクロコンピュータＭの構
成は図１に示したマイクロコンピュータの構成と同様で
あり、同一構成部分には同一符号を付している。この場
合もアナログ／デジタルコンバータ１へ入力するアナロ
グ信号は、単一である。
【００２８】次にこのマイクロコンピュータＭの使用方
法を説明する。このマイクロコンピュータＭの場合は、
信号端子AN0 が外部のマイクロコンピュータ81の信号入
力端子と、信号端子AN1 が外部のマイクロコンピュータ
82の信号入力端子と接続される。またシリアルクロック
端子 SIOclk は、信号端子ANn-2 と外部で直結される。
シリアルデータ端子 SIOtxd はマイクロコンピュータ8
1,82 夫々のデータ入力端子と接続される。この場合、
信号端子ANn-2 ，ANn-1 は信号入力端子、信号端子A
N0 , AN1 …ANn-3 及びシリアルクロック端子 SIOclk ,
シリアルデータ端子SIOtxd は信号出力端子となる。
法を説明する。このマイクロコンピュータＭの場合は、
信号端子AN0 が外部のマイクロコンピュータ81の信号入
力端子と、信号端子AN1 が外部のマイクロコンピュータ
82の信号入力端子と接続される。またシリアルクロック
端子 SIOclk は、信号端子ANn-2 と外部で直結される。
シリアルデータ端子 SIOtxd はマイクロコンピュータ8
1,82 夫々のデータ入力端子と接続される。この場合、
信号端子ANn-2 ，ANn-1 は信号入力端子、信号端子A
N0 , AN1 …ANn-3 及びシリアルクロック端子 SIOclk ,
シリアルデータ端子SIOtxd は信号出力端子となる。
【００２９】このマイクロコンピュータＭはマイクロコ
ンピュータＭから外部のマイクロコンピュータ81,82 へ
データを転送するようにしている。そのためスイッチ素
子31を開路して、スイッチ素子24,25 をともに閉路させ
る。またスイッチ素子21を閉路する。そうするとシリア
ル入出力回路７が出力するシリアルクロックがマイクロ
コンピュータ81に入力され、外部のマイクロコンピュー
タ81は入力されたシリアルクロックに同期してシリアル
データ端子 SIOtxd から入力されるデータをサンプリン
グして受取る。
ンピュータＭから外部のマイクロコンピュータ81,82 へ
データを転送するようにしている。そのためスイッチ素
子31を開路して、スイッチ素子24,25 をともに閉路させ
る。またスイッチ素子21を閉路する。そうするとシリア
ル入出力回路７が出力するシリアルクロックがマイクロ
コンピュータ81に入力され、外部のマイクロコンピュー
タ81は入力されたシリアルクロックに同期してシリアル
データ端子 SIOtxd から入力されるデータをサンプリン
グして受取る。
【００３０】そしてシリアルクロックが停止 (電位が固
定) している場合、シリアルデータ端子 SIOtxd から入
力されるデータのサンプリングを行わない。またスイッ
チ素子31を常に開路し、スイッチ素子24を常に閉路し、
信号端子AN0 , AN1 …ANn-3に夫々対応するスイッチ素
子21,22 …23のいずれか一つを閉路することによりマル
チプレクサとして動作させて、シリアルクロック端子 S
IOclk からのシリアルクロックをマイクロコンピュータ
81,82 又は信号端子ANn-3 に選択的に供給される。その
ため、このような構成にすれば、マイクロコンピュータ
Ｍの外部に新たな外部回路を付加することなく、シリア
ル入出力回路７から出力されるデータを受け取るマイク
ロコンピュータＭの数を増加させることができて、マイ
クロコンピュータＭの応用範囲を拡大できる。
定) している場合、シリアルデータ端子 SIOtxd から入
力されるデータのサンプリングを行わない。またスイッ
チ素子31を常に開路し、スイッチ素子24を常に閉路し、
信号端子AN0 , AN1 …ANn-3に夫々対応するスイッチ素
子21,22 …23のいずれか一つを閉路することによりマル
チプレクサとして動作させて、シリアルクロック端子 S
IOclk からのシリアルクロックをマイクロコンピュータ
81,82 又は信号端子ANn-3 に選択的に供給される。その
ため、このような構成にすれば、マイクロコンピュータ
Ｍの外部に新たな外部回路を付加することなく、シリア
ル入出力回路７から出力されるデータを受け取るマイク
ロコンピュータＭの数を増加させることができて、マイ
クロコンピュータＭの応用範囲を拡大できる。
【００３１】図５は本発明に係る他のマルチプレクサを
内蔵したマイクロコンピュータの構成を示すブロック図
である。マイクロコンピュータＭに複数の信号端子AN0
…からなる第１信号端子群と、単一の信号端子ANm-1 と
が設けられ、また複数の信号端子ANm …ANn-3 からなる
第２信号端子群と、単一信号端子ANn-2 とが設けられ、
更に単一の信号端子ANn-1 が設けられる。信号端子AN0
…は、スイッチ素子21A …の一端子と各別に接続され、
信号端子ANm-1 はスイッチ素子24A の一端子と接続され
る。信号端子ANm …ANn-3 はスイッチ素子21B …23B の
一端子と各別に接続され、信号端子ANn-2 はスイッチ素
子24B の一端子と接続され、信号端子AN n-1 はスイッチ
素子25の一端子と接続される。
内蔵したマイクロコンピュータの構成を示すブロック図
である。マイクロコンピュータＭに複数の信号端子AN0
…からなる第１信号端子群と、単一の信号端子ANm-1 と
が設けられ、また複数の信号端子ANm …ANn-3 からなる
第２信号端子群と、単一信号端子ANn-2 とが設けられ、
更に単一の信号端子ANn-1 が設けられる。信号端子AN0
…は、スイッチ素子21A …の一端子と各別に接続され、
信号端子ANm-1 はスイッチ素子24A の一端子と接続され
る。信号端子ANm …ANn-3 はスイッチ素子21B …23B の
一端子と各別に接続され、信号端子ANn-2 はスイッチ素
子24B の一端子と接続され、信号端子AN n-1 はスイッチ
素子25の一端子と接続される。
【００３２】スイッチ素子21A …24A の他端子はともに
ノード42と接続され、スイッチ素子21B …23B,24B の各
他端子はともにノード41と接続される。ノード42とノー
ド41との間にスイッチ素子31A が介装される。スイッチ
素子25の他端子は、スイッチ素子31B を介してノード41
と接続され、直接にアナログ／デジタルコンバータ１の
入力側と接続される。スイッチ素子31A が開路した場合
はスイッチ素子24A が閉路し、スイッチ素子31B が開路
した場合はスイッチ素子24B が閉路するように制御され
る。
ノード42と接続され、スイッチ素子21B …23B,24B の各
他端子はともにノード41と接続される。ノード42とノー
ド41との間にスイッチ素子31A が介装される。スイッチ
素子25の他端子は、スイッチ素子31B を介してノード41
と接続され、直接にアナログ／デジタルコンバータ１の
入力側と接続される。スイッチ素子31A が開路した場合
はスイッチ素子24A が閉路し、スイッチ素子31B が開路
した場合はスイッチ素子24B が閉路するように制御され
る。
【００３３】次にこのマイクロコンピュータの使用方法
を説明する。図５においては、信号端子AN0 に、アナロ
グ／デジタルコンバータ１に規定する最適振幅に近い振
幅のアナログ信号が入力される場合であって、スイッチ
素子21A,31A,31B を閉路すれば、信号端子AN0 に入力さ
れたアナログ信号がアナログ／デジタルコンバータ１へ
入力されて、そのアナログ信号が高精度にアナログ／デ
ジタル変換される。
を説明する。図５においては、信号端子AN0 に、アナロ
グ／デジタルコンバータ１に規定する最適振幅に近い振
幅のアナログ信号が入力される場合であって、スイッチ
素子21A,31A,31B を閉路すれば、信号端子AN0 に入力さ
れたアナログ信号がアナログ／デジタルコンバータ１へ
入力されて、そのアナログ信号が高精度にアナログ／デ
ジタル変換される。
【００３４】また、アナログ／デジタル変換すべきアナ
ログ信号の振幅が、アナログ／デジタルコンバータに規
定する最適振幅に比較して小さい場合であって、アナロ
グ増幅器の増幅度をアナログ信号ごとに変更するときに
は、図６に示す構成にする。図６は単一のアナログ増幅
器を用いるマイクロコンピュータＭの使用状態を示すブ
ロック図であって、マイクロコンピュータＭの外部に増
幅度設定用抵抗91,92,93及びオペアンプ10が付加され
る。
ログ信号の振幅が、アナログ／デジタルコンバータに規
定する最適振幅に比較して小さい場合であって、アナロ
グ増幅器の増幅度をアナログ信号ごとに変更するときに
は、図６に示す構成にする。図６は単一のアナログ増幅
器を用いるマイクロコンピュータＭの使用状態を示すブ
ロック図であって、マイクロコンピュータＭの外部に増
幅度設定用抵抗91,92,93及びオペアンプ10が付加され
る。
【００３５】それにより、信号端子AN0 は抵抗91を介し
てオペアンプ10の出力端子10a と、信号端子AN1 は増幅
度設定用抵抗92を介してオペアンプ10の出力端子10a と
接続され、オペアンプの出力端子10a は信号端子ANn-1
と接続される。信号端子AN2は増幅度設定用抵抗93を介
して接地され、また直接にオペアンプ10の反転入力端子
−と接続される。信号端子ANn-2 はオペアンプ10の非反
転入力端子＋と接続される。この場合、信号端子AN0 ，
AN1 ，AN3 …ANn-3 ，ANn-1 は、信号入力端子となり、
信号端子AN2 ，ANn-2 は信号出力端子となる。そしてオ
ペアンプ10と増幅度設定用抵抗91,92,93の組合せにより
構成される非反転増幅器でアナログ増幅器が構成され
る。
てオペアンプ10の出力端子10a と、信号端子AN1 は増幅
度設定用抵抗92を介してオペアンプ10の出力端子10a と
接続され、オペアンプの出力端子10a は信号端子ANn-1
と接続される。信号端子AN2は増幅度設定用抵抗93を介
して接地され、また直接にオペアンプ10の反転入力端子
−と接続される。信号端子ANn-2 はオペアンプ10の非反
転入力端子＋と接続される。この場合、信号端子AN0 ，
AN1 ，AN3 …ANn-3 ，ANn-1 は、信号入力端子となり、
信号端子AN2 ，ANn-2 は信号出力端子となる。そしてオ
ペアンプ10と増幅度設定用抵抗91,92,93の組合せにより
構成される非反転増幅器でアナログ増幅器が構成され
る。
【００３６】信号端子AN3 に最適振幅より振幅が小さい
アナログ信号が入力される場合は、スイッチ素子31A,31
B を開路し、それによりスイッチ素子24A,24B が閉路す
る。またスイッチ素子21A,21B を閉路する。そして信号
端子AN3 にアナログ信号が入力されると、そのアナログ
信号はスイッチ素子21B 及び24B を介して信号端子AN
n-2 へ出力されて、オペアンプ10の非反転入力端子＋へ
入力される。そしてオペアンプ10、増幅度設定用抵抗9
1,93 で構成される非反転増幅器で増幅され、アナログ
／デジタルコンバータ１に規定する最適振幅に増幅され
た後、信号端子ANn- 1 を介してアナログ／デジタルコン
バータ１へ入力され、高精度にアナログ／デジタル変換
される。
アナログ信号が入力される場合は、スイッチ素子31A,31
B を開路し、それによりスイッチ素子24A,24B が閉路す
る。またスイッチ素子21A,21B を閉路する。そして信号
端子AN3 にアナログ信号が入力されると、そのアナログ
信号はスイッチ素子21B 及び24B を介して信号端子AN
n-2 へ出力されて、オペアンプ10の非反転入力端子＋へ
入力される。そしてオペアンプ10、増幅度設定用抵抗9
1,93 で構成される非反転増幅器で増幅され、アナログ
／デジタルコンバータ１に規定する最適振幅に増幅され
た後、信号端子ANn- 1 を介してアナログ／デジタルコン
バータ１へ入力され、高精度にアナログ／デジタル変換
される。
【００３７】ここで非反転増幅器の増幅度は増幅度設定
用抵抗91と93との抵抗比で決定されるので、増幅度を変
更する場合はスイッチ素子21A を開路し、スイッチ素子
22Aを閉路してオペアンプ10、増幅度設定用抵抗92,93
により非反転増幅器を構成する。またアナログ信号の振
幅が適正であってオペアンプ10を介さずにアナログ信号
を直接にアナログ／デジタルコンバータ１へ入力する場
合は、スイッチ素子31B を閉路して、スイッチ素子25を
開路させれば、アナログ信号を増幅せずにアナログ／デ
ジタルコンバータ１へ入力できる。
用抵抗91と93との抵抗比で決定されるので、増幅度を変
更する場合はスイッチ素子21A を開路し、スイッチ素子
22Aを閉路してオペアンプ10、増幅度設定用抵抗92,93
により非反転増幅器を構成する。またアナログ信号の振
幅が適正であってオペアンプ10を介さずにアナログ信号
を直接にアナログ／デジタルコンバータ１へ入力する場
合は、スイッチ素子31B を閉路して、スイッチ素子25を
開路させれば、アナログ信号を増幅せずにアナログ／デ
ジタルコンバータ１へ入力できる。
【００３８】一方、増幅度の変更が必要でない場合は、
信号端子AN0 , AN1 , AN2 が不使用になるので、スイッ
チ素子31A を閉路することで信号端子AN0 , AN1 , A
N2 , AN 3 …ANn-3 に入力されるアナログ信号を択一的
に選択するマルチプレクサとして使用できる。
信号端子AN0 , AN1 , AN2 が不使用になるので、スイッ
チ素子31A を閉路することで信号端子AN0 , AN1 , A
N2 , AN 3 …ANn-3 に入力されるアナログ信号を択一的
に選択するマルチプレクサとして使用できる。
【００３９】そして図６に示すようにしてマイクロコン
ピュータを使用する場合は、アナログ信号の振幅が異な
る複数のアナログ信号であっても、マイクロコンピュー
タＭの外部に、単一のアナログ増幅器を備えればよく、
外部に付加するアナログ増幅器の数を最小限にすること
ができる。また、アナログ信号を選択する制御及びアナ
ログ増幅器の増幅度を変更する制御は、スイッチ素子21
A,22A,24A 、スイッチ素子31A,31B の開閉で実現できる
ため、制御動作が簡単である。
ピュータを使用する場合は、アナログ信号の振幅が異な
る複数のアナログ信号であっても、マイクロコンピュー
タＭの外部に、単一のアナログ増幅器を備えればよく、
外部に付加するアナログ増幅器の数を最小限にすること
ができる。また、アナログ信号を選択する制御及びアナ
ログ増幅器の増幅度を変更する制御は、スイッチ素子21
A,22A,24A 、スイッチ素子31A,31B の開閉で実現できる
ため、制御動作が簡単である。
【００４０】なお、図６においてはノード41とノード42
とを、スイッチ素子31A を介して接続しているが、ノー
ド42をスイッチ素子31A を介してスイッチ素子25と31B
とアナログ／デジタルコンバータ１との接続中間点と接
続することができる。つまり、スイッチ素子21A,…24A,
31A からなる回路と、スイッチ素子21B …23B,24B,31B
からなる回路を並列的に接続するようにしても同様の効
果を得ることができる。この場合は、スイッチ素子31A,
31B が共に開路した場合には、スイッチ素子25を開路さ
せる。
とを、スイッチ素子31A を介して接続しているが、ノー
ド42をスイッチ素子31A を介してスイッチ素子25と31B
とアナログ／デジタルコンバータ１との接続中間点と接
続することができる。つまり、スイッチ素子21A,…24A,
31A からなる回路と、スイッチ素子21B …23B,24B,31B
からなる回路を並列的に接続するようにしても同様の効
果を得ることができる。この場合は、スイッチ素子31A,
31B が共に開路した場合には、スイッチ素子25を開路さ
せる。
【００４１】本実施例ではマルチプレクサをマイクロコ
ンピュータに内蔵した場合について説明したが、マイク
ロコンピュータに内蔵するものに限定されるものではな
い。また本実施例ではマルチプレクサによりアナログ／
デジタルコンバータへ入力するアナログ信号を選択する
場合について説明したが、それは例示であり、アンプ又
は制御回路に入力するアナログ信号を選択する場合であ
っても同様に適用でき、同様の効果を得ることは勿論で
ある。
ンピュータに内蔵した場合について説明したが、マイク
ロコンピュータに内蔵するものに限定されるものではな
い。また本実施例ではマルチプレクサによりアナログ／
デジタルコンバータへ入力するアナログ信号を選択する
場合について説明したが、それは例示であり、アンプ又
は制御回路に入力するアナログ信号を選択する場合であ
っても同様に適用でき、同様の効果を得ることは勿論で
ある。
【００４２】
【発明の効果】以上詳述したように第１発明，第２発
明，第３発明のマルチプレクサは、複数の信号端子の信
号を択一的に選択でき、また信号端子の信号を他の信号
端子へ出力することができる。そのため、マルチプレク
サの性能テストを、マルチプレクサが選択した信号の転
送先の回路を動作させずに短時間に行える。そしてマル
チプレクサ及び転送先の回路の性能テストのテスト時間
を短縮できる。更にマルチプレクサを、例えばワンチッ
プマイクロコンピュータに内蔵した場合は、そのワンチ
ップマイクロコンピュータを製品に組み込むユーザ側に
おいて、ワンチップマイクロコンピュータの外部に設け
る増幅器等の外部回路の数を最小限にできて、ユーザ側
におけるコストダウンが図れる。また、付加する外部回
路を少なくできるから、その回路動作を調整する作業時
間が短くなり、これによってもコストダウンが図れる。
明，第３発明のマルチプレクサは、複数の信号端子の信
号を択一的に選択でき、また信号端子の信号を他の信号
端子へ出力することができる。そのため、マルチプレク
サの性能テストを、マルチプレクサが選択した信号の転
送先の回路を動作させずに短時間に行える。そしてマル
チプレクサ及び転送先の回路の性能テストのテスト時間
を短縮できる。更にマルチプレクサを、例えばワンチッ
プマイクロコンピュータに内蔵した場合は、そのワンチ
ップマイクロコンピュータを製品に組み込むユーザ側に
おいて、ワンチップマイクロコンピュータの外部に設け
る増幅器等の外部回路の数を最小限にできて、ユーザ側
におけるコストダウンが図れる。また、付加する外部回
路を少なくできるから、その回路動作を調整する作業時
間が短くなり、これによってもコストダウンが図れる。
【００４３】第４発明及び第５発明のマルチプレクサ
は、複数の信号端子の信号を択一的に選択でき、また信
号端子の信号を他の信号端子へ出力することができる。
マルチプレクサの性能テストを、マルチプレクサが選択
した信号の転送先の回路を動作させずに短時間に行え
る。そしてマルチプレクサ及び転送先の回路の性能テス
トのテスト時間を短縮できる。更にマルチプレクサを例
えばワンチップマイクロコンピュータに内蔵した場合
は、そのワンチップマイクロコンピュータの外部に設け
る増幅器の外部回路の数を最小限にでき、ユーザ側にお
けるコストダウンが図れる。また付加する外部回路を少
なくできるから、その回路動作を調整する作業時間が短
くなり、それによってもコストダウンが図れる。
は、複数の信号端子の信号を択一的に選択でき、また信
号端子の信号を他の信号端子へ出力することができる。
マルチプレクサの性能テストを、マルチプレクサが選択
した信号の転送先の回路を動作させずに短時間に行え
る。そしてマルチプレクサ及び転送先の回路の性能テス
トのテスト時間を短縮できる。更にマルチプレクサを例
えばワンチップマイクロコンピュータに内蔵した場合
は、そのワンチップマイクロコンピュータの外部に設け
る増幅器の外部回路の数を最小限にでき、ユーザ側にお
けるコストダウンが図れる。また付加する外部回路を少
なくできるから、その回路動作を調整する作業時間が短
くなり、それによってもコストダウンが図れる。
【００４４】更にまた、マルチプレクサに入力される信
号数、又はマルチプレクサから出力される信号数、即ち
信号のチャネル数を多くすることができて、マルチプレ
クサを用いる製品の使用範囲を拡大できる。
号数、又はマルチプレクサから出力される信号数、即ち
信号のチャネル数を多くすることができて、マルチプレ
クサを用いる製品の使用範囲を拡大できる。
【図１】 本発明に係るマルチプレクサを内蔵したワン
チップマイクロコンピュータの構成図である。
チップマイクロコンピュータの構成図である。
【図２】 ワンチップマイクロコンピュータの構成及び
使用状態のブロック図である。
使用状態のブロック図である。
【図３】 ワンチップマイクロコンピュータの他の構成
及び使用状態のブロック図である。
及び使用状態のブロック図である。
【図４】 ワンチップマイクロコンピュータの他の構成
及び使用状態のブロック図である。
及び使用状態のブロック図である。
【図５】 本発明に係る他のマルチプレクサを内蔵した
ワンチップマイクロコンピュータの構成図である。
ワンチップマイクロコンピュータの構成図である。
【図６】 ワンチップマイクロコンピュータの使用状態
の説明図である。
の説明図である。
【図７】 従来のマルチプレクサを内蔵したワンチップ
マイクロコンピュータの構成図である。
マイクロコンピュータの構成図である。
【図８】 マイクロコンピュータの使用状態の説明図で
ある。
ある。
【図９】 マイクロコンピュータの他の使用状態の説明
図である。
図である。
21,21A,22,23,23B,24,24A,25,31,31A,31B スイッチ素
子、41,42 ノード、AN0 , AN1 , ANn-3 , ANn-2 , AN
n-1 , ANm-1 , ANm 信号端子。
子、41,42 ノード、AN0 , AN1 , ANn-3 , ANn-2 , AN
n-1 , ANm-1 , ANm 信号端子。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
G06F 3/05 301
H03M 1/12
Claims (5)
- 【請求項１】 複数の信号が各別に入力される複数の第
１信号端子を択一的に選択するマルチプレクサにおい
て、 前記第１信号端子以外の第２信号端子及び第３信号端子
と、前記第１信号端子夫々に一端子が各別に接続されて
いる複数の第１開閉部と、前記第１信号端子とともに選
択できる前記第２信号端子に一端子が接続されている第
２開閉部と、前記第３信号端子に一端子が接続されてい
る第３開閉部と、第１開閉部及び第２開閉部夫々の他端
子と第３開閉部の他端子との間に介装された第４開閉部
とを備えることを特徴とするマルチプレクサ。 - 【請求項２】 複数の信号が各別に入力される複数の第
１信号端子を択一的に選択するマルチプレクサにおい
て、 前記第１信号端子以外の第２信号端子及び第３信号端子
と、前記第１信号端子夫々に一端子が各別に接続されて
いる複数の第１開閉部と、前記第１信号端子とともに選
択できる前記第２信号端子に一端子が接続されている第
２開閉部と、前記第３信号端子に一端子が接続されてい
る第３開閉部と、第１開閉部及び第２開閉部夫々の他端
子と第３開閉部の他端子との間に介装された第４開閉部
とを備え、第４開閉部が開路した場合に第２開閉部を閉
路すべく構成してあることを特徴とするマルチプレク
サ。 - 【請求項３】 複数の信号が各別に入力される複数の第
１信号端子を択一的に選択するマルチプレクサにおい
て、 前記第１信号端子以外の第２信号端子及び第３信号端子
と、前記第１信号端子夫々に一端子が各別に接続されて
いる複数の第１開閉部と、前記第１信号端子とともに選
択できる前記第２信号端子に一端子が接続されている第
２開閉部と、前記第１信号端子とともに選択できる前記
第３信号端子に一端子が接続されている第３開閉部と、
第１開閉部及び第２開閉部夫々の他端子と第３開閉部の
他端子との間に介装された第４開閉部とを備え、第４開
閉部が開路した場合に第２開閉部及び第３開閉部を閉路
すべく構成してあることを特徴とするマルチプレクサ。 - 【請求項４】 複数の信号が各別に入力される複数の第
１信号端子を択一的に選択するマルチプレクサにおい
て、 前記第１信号端子以外の単一の第２信号端子と、前記第
１信号端子夫々に一端子が各別に接続されている複数の
第１開閉部と、前記第１信号端子とともに選択できる前
記第２信号端子に一端子が接続されている単一の第２開
閉部と、第１開閉部及び第２開閉部の各他端子に一端子
が接続されている第４開閉部とからなり、該第４開閉部
が開路した場合に第２開閉部が閉路する回路ブロックを
複数設けるとともに、第１信号端子以外の第３信号端子
と、該第３信号端子に一端子が接続されている第３開閉
部とを備え、一回路ブロックの第４開閉部の他端子と、
他の一回路ブロックの第４開閉部の一端子とを接続して
おり、第３開閉部の他端子に第４開閉部の他端子が接続
された回路ブロックの第４開閉部が開路した場合に前記
第３開閉部が閉路する構成にしてあることを特徴とする
マルチプレクサ。 - 【請求項５】 複数の信号が各別に入力される複数の第
１信号端子を択一的に選択するマルチプレクサにおい
て、 前記第１信号端子以外の単一の第２信号端子と、前記第
１信号端子夫々に一端子が各別に接続されている複数の
第１開閉部と、前記第１信号端子とともに選択できる前
記第２信号端子に一端子が接続されている単一の第２開
閉部と、第１開閉部及び第２開閉部の各他端子に一端子
が接続されている第４開閉部とからなり、第４開閉部が
開路した場合に第２開閉部が閉路する回路ブロックを複
数設けるとともに、第１信号端子以外の第３信号端子
と、該第３信号端子に一端子が接続されている第３開閉
部とを備え、各回路ブロックの第４開閉部の他端子と、
第３開閉部の他端子とを接続しており、この第４開閉部
が全て開路した場合に、前記第３開閉部が閉路する構成
にしてあることを特徴とするマルチプレクサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30519294A JP3433274B2 (ja) | 1994-12-08 | 1994-12-08 | マルチプレクサ |
| US08/519,335 US5568070A (en) | 1994-12-08 | 1995-08-25 | Multiplexer w/ selective switching for external signals |
| CN95117318A CN1089969C (zh) | 1994-12-08 | 1995-09-19 | 多路转换器 |
| KR1019950046736A KR0162539B1 (ko) | 1994-12-08 | 1995-12-05 | 멀티플렉서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30519294A JP3433274B2 (ja) | 1994-12-08 | 1994-12-08 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162927A JPH08162927A (ja) | 1996-06-21 |
| JP3433274B2 true JP3433274B2 (ja) | 2003-08-04 |
Family
ID=17942164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30519294A Expired - Lifetime JP3433274B2 (ja) | 1994-12-08 | 1994-12-08 | マルチプレクサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568070A (ja) |
| JP (1) | JP3433274B2 (ja) |
| KR (1) | KR0162539B1 (ja) |
| CN (1) | CN1089969C (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3390325B2 (ja) * | 1997-05-21 | 2003-03-24 | 沖電気工業株式会社 | キー入力装置 |
| JP2001209109A (ja) * | 2000-01-26 | 2001-08-03 | Olympus Optical Co Ltd | データ写し込み機能付きカメラ |
| JP3466151B2 (ja) * | 2000-11-21 | 2003-11-10 | 沖電気工業株式会社 | 駆動回路 |
| US7221192B1 (en) * | 2005-01-13 | 2007-05-22 | Advanced Micro Devices, Inc. | Voltage access circuit configured for outputting a selected analog voltage signal for testing external to an integrated circuit |
| US8218693B2 (en) * | 2006-03-09 | 2012-07-10 | Broadcom Corporation | Gain control for wireless receiver |
| US8467473B2 (en) | 2006-03-31 | 2013-06-18 | Broadcom Corporation | Power control techniques for wireless transmitters |
| TWI324442B (en) * | 2006-05-02 | 2010-05-01 | Mstar Semiconductor Inc | Signal coupling circuit with common reference input and the method thereof |
| JP4801180B2 (ja) * | 2009-03-06 | 2011-10-26 | 株式会社日立製作所 | 多チャンネルアナログ入出力回路の故障診断装置及び故障診断方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034818A (en) * | 1989-07-10 | 1991-07-23 | Samsung Electronics Co., Ltd. | Priority selector for external signals |
| JP2985317B2 (ja) * | 1991-02-18 | 1999-11-29 | 松下電器産業株式会社 | 比較装置 |
| GB2267613B (en) * | 1992-06-02 | 1996-01-03 | Plessey Semiconductors Ltd | Programmable logic cell |
-
1994
- 1994-12-08 JP JP30519294A patent/JP3433274B2/ja not_active Expired - Lifetime
-
1995
- 1995-08-25 US US08/519,335 patent/US5568070A/en not_active Expired - Fee Related
- 1995-09-19 CN CN95117318A patent/CN1089969C/zh not_active Expired - Fee Related
- 1995-12-05 KR KR1019950046736A patent/KR0162539B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162927A (ja) | 1996-06-21 |
| CN1124422A (zh) | 1996-06-12 |
| US5568070A (en) | 1996-10-22 |
| KR960027307A (ko) | 1996-07-22 |
| CN1089969C (zh) | 2002-08-28 |
| KR0162539B1 (ko) | 1999-03-20 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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