JP3433134B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3433134B2 JP3433134B2 JP10961399A JP10961399A JP3433134B2 JP 3433134 B2 JP3433134 B2 JP 3433134B2 JP 10961399 A JP10961399 A JP 10961399A JP 10961399 A JP10961399 A JP 10961399A JP 3433134 B2 JP3433134 B2 JP 3433134B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。さらに、詳しく言えば、高耐圧ＭＯＳトランジスタ
間を相互に電気的に分離する技術に関する。
る。さらに、詳しく言えば、高耐圧ＭＯＳトランジスタ
間を相互に電気的に分離する技術に関する。
【０００２】
【従来の技術】従来、ＬＣＤドライバーのコモン側のド
ライバートランジスタやレベルシフト回路用のトランジ
スタとして、高耐圧ＭＯＳトランジスタが用いられてい
る。ＬＣＤドライバー（特にＳＴＮ型）の特性向上のた
めに、８０Ｖ以上のドレイン耐圧を有する高耐圧ＭＯＳ
トランジスタの開発が進んでいる。
ライバートランジスタやレベルシフト回路用のトランジ
スタとして、高耐圧ＭＯＳトランジスタが用いられてい
る。ＬＣＤドライバー（特にＳＴＮ型）の特性向上のた
めに、８０Ｖ以上のドレイン耐圧を有する高耐圧ＭＯＳ
トランジスタの開発が進んでいる。
【０００３】そこで、ドレイン耐圧の高耐圧化に伴っ
て、高耐圧ＭＯＳトランジスタ間をより効果的に素子分
離する技術が必要となっている。
て、高耐圧ＭＯＳトランジスタ間をより効果的に素子分
離する技術が必要となっている。
【０００４】図３は、従来の半導体装置を示す断面図で
ある。Ｐ型半導体基板３１上にＮチャネル型の第１ＭＯ
Ｓトランジスタ（Ｍ１）と第２ＭＯＳトランジスタ（Ｍ
２）とが隣接して形成されている。図において、第１Ｍ
ＯＳトランジスタのドレインが示されており、このドレ
インはＮ＋型ドレイン層３２とＮ−型ドレイン層３３と
から構成されている。また、第２ＭＯＳトランジスタの
ドレインが示されており、このドレインはＮ−型ドレイ
ン層３４とＮ＋型ドレイン層３５とから構成されてい
る。第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）
の間には、素子分離膜としてＬＯＣＯＳ酸化膜３６ａ，
３６ｂが形成されている。
ある。Ｐ型半導体基板３１上にＮチャネル型の第１ＭＯ
Ｓトランジスタ（Ｍ１）と第２ＭＯＳトランジスタ（Ｍ
２）とが隣接して形成されている。図において、第１Ｍ
ＯＳトランジスタのドレインが示されており、このドレ
インはＮ＋型ドレイン層３２とＮ−型ドレイン層３３と
から構成されている。また、第２ＭＯＳトランジスタの
ドレインが示されており、このドレインはＮ−型ドレイ
ン層３４とＮ＋型ドレイン層３５とから構成されてい
る。第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）
の間には、素子分離膜としてＬＯＣＯＳ酸化膜３６ａ，
３６ｂが形成されている。
【０００５】さらにこのＬＯＣＯＳ酸化膜３６ａ，３６
ｂの間に、Ｐ＋型ガードバンド層３７が形成されてお
り、第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）
の間のリーク電流をカットしている。そして、第１及び
第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）上には、層間
絶縁膜３８が形成されている。層間絶縁膜３８上には、
第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のド
レイン配線層３９やソース配線層が形成される。図にお
いて、ドレイン配線層３９は、Ｎ＋型ドレイン層３２に
コンタクトしている。
ｂの間に、Ｐ＋型ガードバンド層３７が形成されてお
り、第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）
の間のリーク電流をカットしている。そして、第１及び
第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）上には、層間
絶縁膜３８が形成されている。層間絶縁膜３８上には、
第１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のド
レイン配線層３９やソース配線層が形成される。図にお
いて、ドレイン配線層３９は、Ｎ＋型ドレイン層３２に
コンタクトしている。
【０００６】上記半導体装置のバイアス条件は、半導体
基板３１及びＰ＋型ガードバンド層３７は接地電位に接
続され、ドレインには正の高電圧が印加される。
基板３１及びＰ＋型ガードバンド層３７は接地電位に接
続され、ドレインには正の高電圧が印加される。
【０００７】
【発明が解決しようとする課題】ところで、上記半導体
装置において、第１ＭＯＳトランジスタ（Ｍ１）のドレ
イン配線３９をＰ＋ガードバンド層３７上を跨いで、第
２ＭＯＳトランジスタ（Ｍ１）側へ配線することがパタ
ーンレイアウトを効率的に行う上で有利である。
装置において、第１ＭＯＳトランジスタ（Ｍ１）のドレ
イン配線３９をＰ＋ガードバンド層３７上を跨いで、第
２ＭＯＳトランジスタ（Ｍ１）側へ配線することがパタ
ーンレイアウトを効率的に行う上で有利である。
【０００８】しかしながら、第１ＭＯＳトランジスタ
（Ｍ１）の基板電流Ｉｓｕｂ（ドレインから基板へ流入
する電流）とドレイン電圧との関係を測定すると、図４
において破線で示すように、一例として、ドレイン電圧
８０Ｖ付近からＩｓｕｂが急に増加し、１００ｐＡ程度
に上昇することがわかった。なお、他の例（他のサンプ
ル）では、８０Ｖ以下でＩｓｕｂの増加が見られるもの
もあった。そのため、ＬＣＤドライバー用に８０Ｖの耐
圧及び許容リーク電流を保証する上で問題となる。
（Ｍ１）の基板電流Ｉｓｕｂ（ドレインから基板へ流入
する電流）とドレイン電圧との関係を測定すると、図４
において破線で示すように、一例として、ドレイン電圧
８０Ｖ付近からＩｓｕｂが急に増加し、１００ｐＡ程度
に上昇することがわかった。なお、他の例（他のサンプ
ル）では、８０Ｖ以下でＩｓｕｂの増加が見られるもの
もあった。そのため、ＬＣＤドライバー用に８０Ｖの耐
圧及び許容リーク電流を保証する上で問題となる。
【０００９】そこで、本発明は、上記のようなドレイン
配線のパターンレイアウトをした場合にも、高耐圧ＭＯ
Ｓトランジスタのリーク電流特性、素子分離特性を良好
に確保した半導体装置を提供することを目的とする。
配線のパターンレイアウトをした場合にも、高耐圧ＭＯ
Ｓトランジスタのリーク電流特性、素子分離特性を良好
に確保した半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】第１ＭＯＳトランジスタ
（Ｍ１）のドレイン配線３９をＰ＋ガードバンド層３７
上を跨いで、第２ＭＯＳトランジスタ（Ｍ１）側へ配線
するパターンレイアウトにおいて、第１ＭＯＳトランジ
スタ（Ｍ１）のドレインに高電圧を印加すると、デバイ
スシミュレーションによれば、図３の一点鎖線で示した
ように、空乏層が生じる。なお、図の一点鎖線は空乏層
の端を示している。
（Ｍ１）のドレイン配線３９をＰ＋ガードバンド層３７
上を跨いで、第２ＭＯＳトランジスタ（Ｍ１）側へ配線
するパターンレイアウトにおいて、第１ＭＯＳトランジ
スタ（Ｍ１）のドレインに高電圧を印加すると、デバイ
スシミュレーションによれば、図３の一点鎖線で示した
ように、空乏層が生じる。なお、図の一点鎖線は空乏層
の端を示している。
【００１１】すなわち、この空乏層は、Ｎ−型ドレイン
からの水平方向に生じる電界と、ＬＯＣＯＳ酸化膜３６
ａ，３６ｂとＰ＋型ガードバンド層３７上に延在したド
レイン配線３９からの垂直方向に生じる電界とによって
発生する。この結果、Ｐ＋型ガードバンド３７に隣接し
た、ＬＯＣＯＳ酸化膜３６ａのバーズビーク下の基板部
分（図においてにＡで示す）に電界集中が起こる。
からの水平方向に生じる電界と、ＬＯＣＯＳ酸化膜３６
ａ，３６ｂとＰ＋型ガードバンド層３７上に延在したド
レイン配線３９からの垂直方向に生じる電界とによって
発生する。この結果、Ｐ＋型ガードバンド３７に隣接し
た、ＬＯＣＯＳ酸化膜３６ａのバーズビーク下の基板部
分（図においてにＡで示す）に電界集中が起こる。
【００１２】そこで、本発明は、第１導電型の半導体基
板上に、互いに隣接して形成された第２導電チャネル型
の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタ
と、前記第１及び第２ＭＯＳトランジスタとを電気的に
分離する第１導電型の第１ガードバンド層と、前記第１
または第２ＭＯＳトランジスタのドレインに接続され、
少なくとも前記第１ガードバンド層上に延在したドレイ
ン配線層と、前記第１ガードバンド層に重畳されこれを
包含するように形成された第１導電型の第２ガードバン
ド層とを有し、 前記半導体基板の不純物濃度（ＣＳＵ
Ｂ）、前記第１ガードバンド層の不純物濃度（ＣＧ
１）、前記第２ガードバンド層の不純物濃度（ＣＧ２）
とが次なる関係にあることを特徴としている。
板上に、互いに隣接して形成された第２導電チャネル型
の第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタ
と、前記第１及び第２ＭＯＳトランジスタとを電気的に
分離する第１導電型の第１ガードバンド層と、前記第１
または第２ＭＯＳトランジスタのドレインに接続され、
少なくとも前記第１ガードバンド層上に延在したドレイ
ン配線層と、前記第１ガードバンド層に重畳されこれを
包含するように形成された第１導電型の第２ガードバン
ド層とを有し、 前記半導体基板の不純物濃度（ＣＳＵ
Ｂ）、前記第１ガードバンド層の不純物濃度（ＣＧ
１）、前記第２ガードバンド層の不純物濃度（ＣＧ２）
とが次なる関係にあることを特徴としている。
【００１３】ＣＳＵＢ＜ＣＧ２＜ＣＧ１
これにより、図４に示す実験結果のように、リーク電流
特性が大幅に改善することを見出した。第１のガードバ
ンド層は、リーク電流パスを遮断するためおよび電極と
のオーミックコンタクトを得るために高不純物濃度とし
ている。第２ガードバンド層は、電界集中を緩和するた
めに、第１ガードバンド層よりも低濃度とし、空乏層が
第１ガードバンド層近傍に広がるのを防止するために基
板濃度よりも高濃度としている。
特性が大幅に改善することを見出した。第１のガードバ
ンド層は、リーク電流パスを遮断するためおよび電極と
のオーミックコンタクトを得るために高不純物濃度とし
ている。第２ガードバンド層は、電界集中を緩和するた
めに、第１ガードバンド層よりも低濃度とし、空乏層が
第１ガードバンド層近傍に広がるのを防止するために基
板濃度よりも高濃度としている。
【００１４】第２ガードバンド層は、少なくとも前記素
子分離膜のバーズビーク下の半導体基板部分を全て含む
ように形成されていることにより、効果的にリーク電流
が防止される。
子分離膜のバーズビーク下の半導体基板部分を全て含む
ように形成されていることにより、効果的にリーク電流
が防止される。
【００１５】バーズビーク下の基板部分には多くの結晶
欠陥があるため、この欠陥を介してリーク電流がドレイ
ン−基板間を流れると考えられる。そこで、このバーズ
ビーク下の基板部分を包むように第２ガードバンド層を
形成することにより、空乏層がこの部分まで延びるのが
防止される。そして、電界集中個所は、バーズビークか
ら離れた素子分離膜の底の平坦部分に移動するため、リ
ーク電流が減少するものと考えられる。
欠陥があるため、この欠陥を介してリーク電流がドレイ
ン−基板間を流れると考えられる。そこで、このバーズ
ビーク下の基板部分を包むように第２ガードバンド層を
形成することにより、空乏層がこの部分まで延びるのが
防止される。そして、電界集中個所は、バーズビークか
ら離れた素子分離膜の底の平坦部分に移動するため、リ
ーク電流が減少するものと考えられる。
【００１６】なお、ドレイン配線層は、少なくとも前記
第１ガードバンド層上に延在していれば、垂直方向の電
界がバーズビーク下の基板部分に及ぶため、本発明の作
用効果が得られることは明らかである。
第１ガードバンド層上に延在していれば、垂直方向の電
界がバーズビーク下の基板部分に及ぶため、本発明の作
用効果が得られることは明らかである。
【００１７】
【発明の実施の形態】次に、本発明の実施例について説
明する。図１は、第１の実施例に係る半導体装置の断面
図である。図２は、その半導体装置の平面図である。図
１は、図２におけるＸ−Ｘ線断面図に相当する。
明する。図１は、第１の実施例に係る半導体装置の断面
図である。図２は、その半導体装置の平面図である。図
１は、図２におけるＸ−Ｘ線断面図に相当する。
【００１８】図１において、Ｐ型半導体基板１上にＮチ
ャネル型の第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯ
Ｓトランジスタ（Ｍ２）とが隣接して形成されている。
第１ＭＯＳトランジスタは、Ｎ＋型ドレイン層２とＮ−
型ドレイン層３とから構成されたドレインと、Ｎ＋型ソ
ース層４とＮ−型ソース層５とから構成されたソース
と、Ｎ＋型ドレイン層２とＮ−型ソース層５との間に形
成されたチャネル領域６と、このチャネル領域６上にゲ
ート酸化膜７を介して形成されたゲート電極層８と、ゲ
ート電極層８とＮ＋型ドレイン層２、Ｎ＋型ソース層３
の間に形成されたＬＯＣＯＳ酸化膜９ａ，９ｂと、から
成る。
ャネル型の第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯ
Ｓトランジスタ（Ｍ２）とが隣接して形成されている。
第１ＭＯＳトランジスタは、Ｎ＋型ドレイン層２とＮ−
型ドレイン層３とから構成されたドレインと、Ｎ＋型ソ
ース層４とＮ−型ソース層５とから構成されたソース
と、Ｎ＋型ドレイン層２とＮ−型ソース層５との間に形
成されたチャネル領域６と、このチャネル領域６上にゲ
ート酸化膜７を介して形成されたゲート電極層８と、ゲ
ート電極層８とＮ＋型ドレイン層２、Ｎ＋型ソース層３
の間に形成されたＬＯＣＯＳ酸化膜９ａ，９ｂと、から
成る。
【００１９】第１ＭＯＳトランジスタは、低濃度でかつ
深く拡散されたＮ−型ドレイン層３、Ｎ−型ソース層５
を設けることにより、基板１との間の電界を緩和し、か
つ、ＬＯＣＯＳ酸化膜９ａ，９ｂによってゲート−ドレ
イン間の絶縁耐圧を高め、トランジスタの高耐圧化を実
現している。
深く拡散されたＮ−型ドレイン層３、Ｎ−型ソース層５
を設けることにより、基板１との間の電界を緩和し、か
つ、ＬＯＣＯＳ酸化膜９ａ，９ｂによってゲート−ドレ
イン間の絶縁耐圧を高め、トランジスタの高耐圧化を実
現している。
【００２０】第２ＭＯＳトランジスタも同様の構成であ
るが、図においては、簡単のため、Ｎ−型ドレイン層１
０、Ｎ＋型ドレイン層１１のみが示されている。ここ
で、８０Ｖ以上の耐圧を確保するために、ゲート酸化膜
７の膜厚は約２７００Å、ＬＯＣＯＳ酸化膜の膜厚は約
９０００Å、Ｎ＋型ドレイン層２、１０の拡散深さは
０．５μｍ、Ｎ−型ドレイン層３、１０、Ｎ−型ソース
層５の拡散深さは約１．５μｍとすることが適当であ
る。
るが、図においては、簡単のため、Ｎ−型ドレイン層１
０、Ｎ＋型ドレイン層１１のみが示されている。ここ
で、８０Ｖ以上の耐圧を確保するために、ゲート酸化膜
７の膜厚は約２７００Å、ＬＯＣＯＳ酸化膜の膜厚は約
９０００Å、Ｎ＋型ドレイン層２、１０の拡散深さは
０．５μｍ、Ｎ−型ドレイン層３、１０、Ｎ−型ソース
層５の拡散深さは約１．５μｍとすることが適当であ
る。
【００２１】第１及び第２ＭＯＳトランジスタ（Ｍ１）
（Ｍ２）の間には、素子分離膜としてＬＯＣＯＳ酸化膜
１２ａ，１２ｂが形成されている。さらにこのＬＯＣＯ
Ｓ酸化膜１２ａ，１２ｂの間に、第１ガードバンド層と
して、Ｐ＋型ガードバンド層１３が形成されており、第
１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）の間の
リーク電流をカットしている。
（Ｍ２）の間には、素子分離膜としてＬＯＣＯＳ酸化膜
１２ａ，１２ｂが形成されている。さらにこのＬＯＣＯ
Ｓ酸化膜１２ａ，１２ｂの間に、第１ガードバンド層と
して、Ｐ＋型ガードバンド層１３が形成されており、第
１及び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）の間の
リーク電流をカットしている。
【００２２】そして、第２のガードバンド層として、Ｐ
−型ガードバンド層１４がＰ＋ガードバンド層１３に重
畳されこれを包含するように形成されている。このＰ−
型ガードバンド層１４は、少なくともＬＯＣＯＳ酸化膜
１２ａのバーズビーク１５下の半導体基板部分を全て含
むように形成されていることにより、効果的にリーク電
流が防止される。
−型ガードバンド層１４がＰ＋ガードバンド層１３に重
畳されこれを包含するように形成されている。このＰ−
型ガードバンド層１４は、少なくともＬＯＣＯＳ酸化膜
１２ａのバーズビーク１５下の半導体基板部分を全て含
むように形成されていることにより、効果的にリーク電
流が防止される。
【００２３】バーズビーク１５下の基板部分には多くの
結晶欠陥があるため、この欠陥を介してリーク電流がド
レイン−基板間を流れると考えられる。そこで、このバ
ーズビーク１５下の基板部分を包むようにＰ−型ガード
バンド層１４を形成すること、つまり、Ｐ−型ガードバ
ンド層１４の端がＬＯＣＯＳ酸化膜１２ａの平坦になっ
た底部に接するようにすることにより、図１の一点鎖線
で示した空乏層がこの部分まで延びるのが防止される。
結晶欠陥があるため、この欠陥を介してリーク電流がド
レイン−基板間を流れると考えられる。そこで、このバ
ーズビーク１５下の基板部分を包むようにＰ−型ガード
バンド層１４を形成すること、つまり、Ｐ−型ガードバ
ンド層１４の端がＬＯＣＯＳ酸化膜１２ａの平坦になっ
た底部に接するようにすることにより、図１の一点鎖線
で示した空乏層がこの部分まで延びるのが防止される。
【００２４】そして、電界集中個所は、バーズビーク１
５から離れたＬＯＣＯＳ酸化膜１２ａの底の平坦部分に
移動するため、リーク電流が減少するものと考えられ
る。
５から離れたＬＯＣＯＳ酸化膜１２ａの底の平坦部分に
移動するため、リーク電流が減少するものと考えられ
る。
【００２５】そして、第１及び第２ＭＯＳトランジスタ
（Ｍ１）（Ｍ２）上には、ＢＰＳＧから成る層間絶縁膜
１６が形成されている。層間絶縁膜１６上には、第１及
び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のＡｌ合金
から成るドレイン配線層１７やソース配線層が形成され
る。図において、ドレイン配線層１７は、Ｎ＋型ドレイ
ン層２にコンタクトしている。
（Ｍ１）（Ｍ２）上には、ＢＰＳＧから成る層間絶縁膜
１６が形成されている。層間絶縁膜１６上には、第１及
び第２ＭＯＳトランジスタ（Ｍ１）（Ｍ２）のＡｌ合金
から成るドレイン配線層１７やソース配線層が形成され
る。図において、ドレイン配線層１７は、Ｎ＋型ドレイ
ン層２にコンタクトしている。
【００２６】第１ＭＯＳトランジスタ（Ｍ１）のドレイ
ン配線層１７は、Ｐ＋ガードバンド層１４上を跨いで、
第２ＭＯＳトランジスタ（Ｍ１）側へ配線することがパ
ターンレイアウトを効率的に行う上で有利である。
ン配線層１７は、Ｐ＋ガードバンド層１４上を跨いで、
第２ＭＯＳトランジスタ（Ｍ１）側へ配線することがパ
ターンレイアウトを効率的に行う上で有利である。
【００２７】しかしながら、このドレイン配線１７によ
って垂直方向の電界が生じ、Ｐ＋型ガードバンド３７に
隣接した、ＬＯＣＯＳ酸化膜３６ａのバーズビーク下の
基板部分（図においてにＡで示す）に電界集中が起こっ
ていた。本実施例では、上記のように、Ｐ−型ガードバ
ンド層１４を設けたために、この部分の電界集中が緩和
され、リーク電流を低減できたものといえる。
って垂直方向の電界が生じ、Ｐ＋型ガードバンド３７に
隣接した、ＬＯＣＯＳ酸化膜３６ａのバーズビーク下の
基板部分（図においてにＡで示す）に電界集中が起こっ
ていた。本実施例では、上記のように、Ｐ−型ガードバ
ンド層１４を設けたために、この部分の電界集中が緩和
され、リーク電流を低減できたものといえる。
【００２８】上記半導体装置のバイアス条件は、半導体
基板１及びＰ＋型ガードバンド層１３は接地電位に接続
され、ドレインには正の高電圧が印加される。このバイ
アス条件の下で、本実施例の第１ＭＯＳトランジスタ
（Ｍ１）の特性を測定した結果が図４に示す特性図であ
る。なお、電流計Ａは、基板と直流電源Ｅとの間に挿入
している。
基板１及びＰ＋型ガードバンド層１３は接地電位に接続
され、ドレインには正の高電圧が印加される。このバイ
アス条件の下で、本実施例の第１ＭＯＳトランジスタ
（Ｍ１）の特性を測定した結果が図４に示す特性図であ
る。なお、電流計Ａは、基板と直流電源Ｅとの間に挿入
している。
【００２９】本実施例によれば、８０Ｖ以上のドレイン
電圧を印加してもリーク電流は急激に増加することがな
く、またアバランシェブレイクダウンが起きる電圧も１
６０Ｖ程度に高く確保することができる。そこで、本実
施例の半導体装置によれば、８０Ｖという耐圧を十分確
保することができる。
電圧を印加してもリーク電流は急激に増加することがな
く、またアバランシェブレイクダウンが起きる電圧も１
６０Ｖ程度に高く確保することができる。そこで、本実
施例の半導体装置によれば、８０Ｖという耐圧を十分確
保することができる。
【００３０】図２は、本実施例の半導体装置の平面図で
ある。第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯＳト
ランジスタ（Ｍ２）は隣接して配置されており、これら
のＭＯＳトランジスタの周辺は、Ｐ＋ガードバンド層１
３、Ｐ−型ガードバンド層１４が取り囲こまれている。
ある。第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯＳト
ランジスタ（Ｍ２）は隣接して配置されており、これら
のＭＯＳトランジスタの周辺は、Ｐ＋ガードバンド層１
３、Ｐ−型ガードバンド層１４が取り囲こまれている。
【００３１】そして、第１ＭＯＳトランジスタ（Ｍ１）
と第２ＭＯＳトランジスタ（Ｍ２）との間には、Ｐ＋ガ
ードバンド層１３、Ｐ−型ガードバンド層１４が配置さ
れており、これらの上を横切って、ドレイン配線層１７
が配置され、このドレイン配線は、さらに他の素子へ接
続される。すなわち、Ｐ＋ガードバンド層１３、Ｐ−型
ガードバンド層１４上は配線領域として利用すること
で、ＬＣＤドライバーＬＳＩの集積化密度を向上してい
る。
と第２ＭＯＳトランジスタ（Ｍ２）との間には、Ｐ＋ガ
ードバンド層１３、Ｐ−型ガードバンド層１４が配置さ
れており、これらの上を横切って、ドレイン配線層１７
が配置され、このドレイン配線は、さらに他の素子へ接
続される。すなわち、Ｐ＋ガードバンド層１３、Ｐ−型
ガードバンド層１４上は配線領域として利用すること
で、ＬＣＤドライバーＬＳＩの集積化密度を向上してい
る。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
複数のＭＯＳトランジスタを隣接して配置する半導体装
置において、高ドレイン電圧で生じるＭＯＳトランジス
タのリーク電流を低減し、耐圧を向上することができ
る。
複数のＭＯＳトランジスタを隣接して配置する半導体装
置において、高ドレイン電圧で生じるＭＯＳトランジス
タのリーク電流を低減し、耐圧を向上することができ
る。
【００３３】また、ＭＯＳトランジスタ間を分離するガ
ードバンド層上を、ＭＯＳトランジスタのリーク電流の
増加を招くことなく、配線領域として利用することがで
きる。
ードバンド層上を、ＭＯＳトランジスタのリーク電流の
増加を招くことなく、配線領域として利用することがで
きる。
【図１】本発明の第実施例に係る半導体装置を示す断面
図である。
図である。
【図２】本発明の第実施例に係る半導体装置を示す平面
図である。
図である。
【図３】従来例に係る半導体装置を示す断面図である。
【図４】ＭＯＳトランジスタの基板電流Ｉｓｕｂ（ドレ
インから基板へ流入する電流）とドレイン電圧との関係
を示す特性図である。
インから基板へ流入する電流）とドレイン電圧との関係
を示す特性図である。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/08
H01L 21/76
H01L 29/78
Claims (4)
- 【請求項１】第１導電型の半導体基板上に、互いに隣接
して形成された第２導電チャネル型の第１ＭＯＳトラン
ジスタ及び第２ＭＯＳトランジスタと、 前記第１及び第２ＭＯＳトランジスタとの間のリーク電
流をカットする第１導電型の第１ガードバンド層と、 前記第１または第２ＭＯＳトランジスタのドレインに接
続され、少なくとも前記第１ガードバンド層上に延在し
たドレイン配線層と、 前記第１ガードバンド層に重畳されこれを包含するよう
に形成された第１導電型の第２ガードバンド層とを有
し、 前記半導体基板の不純物濃度（ＣＳＵＢ）、前記第１ガ
ードバンド層の不純物濃度（ＣＧ１）、前記第２ガード
バンド層の不純物濃度（ＣＧ２）とが次なる関係にある
ことを特徴とした半導体装置。 ＣＳＵＢ＜ＣＧ２＜ＣＧ１ - 【請求項２】第１導電型の半導体基板上に、互いに隣接
して形成された第２導電チャネル型の第１ＭＯＳトラン
ジスタ及び第２ＭＯＳトランジスタと、 該第１及び第２ＭＯＳトランジスタとの間に形成された
第１及び第２の素子分離酸化膜と、 前記第１及び第２の素子分離酸化膜との間に形成され、
前記第１及び第２ＭＯＳトランジスタとの間のリーク電
流をカットする第１導電型の第１ガードバンド層と、 前記第１または第２ＭＯＳトランジスタのドレインに接
続され、少なくとも前記第１ガードバンド層上に延在し
たドレイン配線層と、 前記第１ガードバンド層に重畳されこれを包含するよう
に形成された第１導電型の第２ガードバンド層とを有
し、 前記半導体基板の不純物濃度（ＣＳＵＢ）、前記第１ガ
ードバンド層の不純物濃度（ＣＧ１）、前記第２ガード
バンド層の不純物濃度（ＣＧ２）とが次なる関係にある
ことを特徴とした半導体装置。 ＣＳＵＢ＜ＣＧ２＜ＣＧ１ - 【請求項３】前記第２ガードバンド層は、少なくとも前
記素子分離膜のバーズビーク下の半導体基板部分を全て
含むように形成されていることを特徴とする請求項２に
記載の半導体装置。 - 【請求項４】前記第１及び第２ＭＯＳトランジスタのド
レインは、第２導電チャネル型の高濃度ドレイン層と該
高濃度ドレイン層を含むように深く形成された低濃度ド
レイン層とから成ることを特徴とする請求項１または２
に記載の半導半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961399A JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961399A JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299441A JP2000299441A (ja) | 2000-10-24 |
| JP3433134B2 true JP3433134B2 (ja) | 2003-08-04 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10961399A Expired - Fee Related JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
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| JP (1) | JP3433134B2 (ja) |
-
1999
- 1999-04-16 JP JP10961399A patent/JP3433134B2/ja not_active Expired - Fee Related
Also Published As
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| JP2000299441A (ja) | 2000-10-24 |
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