JP3433134B2 - 半導体装置 - Google Patents
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Description
る。さらに、詳しく言えば、高耐圧MOSトランジスタ
間を相互に電気的に分離する技術に関する。
ライバートランジスタやレベルシフト回路用のトランジ
スタとして、高耐圧MOSトランジスタが用いられてい
る。LCDドライバー(特にSTN型)の特性向上のた
めに、80V以上のドレイン耐圧を有する高耐圧MOS
トランジスタの開発が進んでいる。
て、高耐圧MOSトランジスタ間をより効果的に素子分
離する技術が必要となっている。
ある。P型半導体基板31上にNチャネル型の第1MO
Sトランジスタ(M1)と第2MOSトランジスタ(M
2)とが隣接して形成されている。図において、第1M
OSトランジスタのドレインが示されており、このドレ
インはN+型ドレイン層32とN−型ドレイン層33と
から構成されている。また、第2MOSトランジスタの
ドレインが示されており、このドレインはN−型ドレイ
ン層34とN+型ドレイン層35とから構成されてい
る。第1及び第2MOSトランジスタ(M1)(M2)
の間には、素子分離膜としてLOCOS酸化膜36a,
36bが形成されている。
bの間に、P+型ガードバンド層37が形成されてお
り、第1及び第2MOSトランジスタ(M1)(M2)
の間のリーク電流をカットしている。そして、第1及び
第2MOSトランジスタ(M1)(M2)上には、層間
絶縁膜38が形成されている。層間絶縁膜38上には、
第1及び第2MOSトランジスタ(M1)(M2)のド
レイン配線層39やソース配線層が形成される。図にお
いて、ドレイン配線層39は、N+型ドレイン層32に
コンタクトしている。
基板31及びP+型ガードバンド層37は接地電位に接
続され、ドレインには正の高電圧が印加される。
装置において、第1MOSトランジスタ(M1)のドレ
イン配線39をP+ガードバンド層37上を跨いで、第
2MOSトランジスタ(M1)側へ配線することがパタ
ーンレイアウトを効率的に行う上で有利である。
(M1)の基板電流Isub(ドレインから基板へ流入
する電流)とドレイン電圧との関係を測定すると、図4
において破線で示すように、一例として、ドレイン電圧
80V付近からIsubが急に増加し、100pA程度
に上昇することがわかった。なお、他の例(他のサンプ
ル)では、80V以下でIsubの増加が見られるもの
もあった。そのため、LCDドライバー用に80Vの耐
圧及び許容リーク電流を保証する上で問題となる。
配線のパターンレイアウトをした場合にも、高耐圧MO
Sトランジスタのリーク電流特性、素子分離特性を良好
に確保した半導体装置を提供することを目的とする。
(M1)のドレイン配線39をP+ガードバンド層37
上を跨いで、第2MOSトランジスタ(M1)側へ配線
するパターンレイアウトにおいて、第1MOSトランジ
スタ(M1)のドレインに高電圧を印加すると、デバイ
スシミュレーションによれば、図3の一点鎖線で示した
ように、空乏層が生じる。なお、図の一点鎖線は空乏層
の端を示している。
からの水平方向に生じる電界と、LOCOS酸化膜36
a,36bとP+型ガードバンド層37上に延在したド
レイン配線39からの垂直方向に生じる電界とによって
発生する。この結果、P+型ガードバンド37に隣接し
た、LOCOS酸化膜36aのバーズビーク下の基板部
分(図においてにAで示す)に電界集中が起こる。
板上に、互いに隣接して形成された第2導電チャネル型
の第1MOSトランジスタ及び第2MOSトランジスタ
と、前記第1及び第2MOSトランジスタとを電気的に
分離する第1導電型の第1ガードバンド層と、前記第1
または第2MOSトランジスタのドレインに接続され、
少なくとも前記第1ガードバンド層上に延在したドレイ
ン配線層と、前記第1ガードバンド層に重畳されこれを
包含するように形成された第1導電型の第2ガードバン
ド層とを有し、 前記半導体基板の不純物濃度(CSU
B)、前記第1ガードバンド層の不純物濃度(CG
1)、前記第2ガードバンド層の不純物濃度(CG2)
とが次なる関係にあることを特徴としている。
特性が大幅に改善することを見出した。第1のガードバ
ンド層は、リーク電流パスを遮断するためおよび電極と
のオーミックコンタクトを得るために高不純物濃度とし
ている。第2ガードバンド層は、電界集中を緩和するた
めに、第1ガードバンド層よりも低濃度とし、空乏層が
第1ガードバンド層近傍に広がるのを防止するために基
板濃度よりも高濃度としている。
子分離膜のバーズビーク下の半導体基板部分を全て含む
ように形成されていることにより、効果的にリーク電流
が防止される。
欠陥があるため、この欠陥を介してリーク電流がドレイ
ン−基板間を流れると考えられる。そこで、このバーズ
ビーク下の基板部分を包むように第2ガードバンド層を
形成することにより、空乏層がこの部分まで延びるのが
防止される。そして、電界集中個所は、バーズビークか
ら離れた素子分離膜の底の平坦部分に移動するため、リ
ーク電流が減少するものと考えられる。
第1ガードバンド層上に延在していれば、垂直方向の電
界がバーズビーク下の基板部分に及ぶため、本発明の作
用効果が得られることは明らかである。
明する。図1は、第1の実施例に係る半導体装置の断面
図である。図2は、その半導体装置の平面図である。図
1は、図2におけるX−X線断面図に相当する。
ャネル型の第1MOSトランジスタ(M1)と第2MO
Sトランジスタ(M2)とが隣接して形成されている。
第1MOSトランジスタは、N+型ドレイン層2とN−
型ドレイン層3とから構成されたドレインと、N+型ソ
ース層4とN−型ソース層5とから構成されたソース
と、N+型ドレイン層2とN−型ソース層5との間に形
成されたチャネル領域6と、このチャネル領域6上にゲ
ート酸化膜7を介して形成されたゲート電極層8と、ゲ
ート電極層8とN+型ドレイン層2、N+型ソース層3
の間に形成されたLOCOS酸化膜9a,9bと、から
成る。
深く拡散されたN−型ドレイン層3、N−型ソース層5
を設けることにより、基板1との間の電界を緩和し、か
つ、LOCOS酸化膜9a,9bによってゲート−ドレ
イン間の絶縁耐圧を高め、トランジスタの高耐圧化を実
現している。
るが、図においては、簡単のため、N−型ドレイン層1
0、N+型ドレイン層11のみが示されている。ここ
で、80V以上の耐圧を確保するために、ゲート酸化膜
7の膜厚は約2700Å、LOCOS酸化膜の膜厚は約
9000Å、N+型ドレイン層2、10の拡散深さは
0.5μm、N−型ドレイン層3、10、N−型ソース
層5の拡散深さは約1.5μmとすることが適当であ
る。
(M2)の間には、素子分離膜としてLOCOS酸化膜
12a,12bが形成されている。さらにこのLOCO
S酸化膜12a,12bの間に、第1ガードバンド層と
して、P+型ガードバンド層13が形成されており、第
1及び第2MOSトランジスタ(M1)(M2)の間の
リーク電流をカットしている。
−型ガードバンド層14がP+ガードバンド層13に重
畳されこれを包含するように形成されている。このP−
型ガードバンド層14は、少なくともLOCOS酸化膜
12aのバーズビーク15下の半導体基板部分を全て含
むように形成されていることにより、効果的にリーク電
流が防止される。
結晶欠陥があるため、この欠陥を介してリーク電流がド
レイン−基板間を流れると考えられる。そこで、このバ
ーズビーク15下の基板部分を包むようにP−型ガード
バンド層14を形成すること、つまり、P−型ガードバ
ンド層14の端がLOCOS酸化膜12aの平坦になっ
た底部に接するようにすることにより、図1の一点鎖線
で示した空乏層がこの部分まで延びるのが防止される。
5から離れたLOCOS酸化膜12aの底の平坦部分に
移動するため、リーク電流が減少するものと考えられ
る。
(M1)(M2)上には、BPSGから成る層間絶縁膜
16が形成されている。層間絶縁膜16上には、第1及
び第2MOSトランジスタ(M1)(M2)のAl合金
から成るドレイン配線層17やソース配線層が形成され
る。図において、ドレイン配線層17は、N+型ドレイ
ン層2にコンタクトしている。
ン配線層17は、P+ガードバンド層14上を跨いで、
第2MOSトランジスタ(M1)側へ配線することがパ
ターンレイアウトを効率的に行う上で有利である。
って垂直方向の電界が生じ、P+型ガードバンド37に
隣接した、LOCOS酸化膜36aのバーズビーク下の
基板部分(図においてにAで示す)に電界集中が起こっ
ていた。本実施例では、上記のように、P−型ガードバ
ンド層14を設けたために、この部分の電界集中が緩和
され、リーク電流を低減できたものといえる。
基板1及びP+型ガードバンド層13は接地電位に接続
され、ドレインには正の高電圧が印加される。このバイ
アス条件の下で、本実施例の第1MOSトランジスタ
(M1)の特性を測定した結果が図4に示す特性図であ
る。なお、電流計Aは、基板と直流電源Eとの間に挿入
している。
電圧を印加してもリーク電流は急激に増加することがな
く、またアバランシェブレイクダウンが起きる電圧も1
60V程度に高く確保することができる。そこで、本実
施例の半導体装置によれば、80Vという耐圧を十分確
保することができる。
ある。第1MOSトランジスタ(M1)と第2MOSト
ランジスタ(M2)は隣接して配置されており、これら
のMOSトランジスタの周辺は、P+ガードバンド層1
3、P−型ガードバンド層14が取り囲こまれている。
と第2MOSトランジスタ(M2)との間には、P+ガ
ードバンド層13、P−型ガードバンド層14が配置さ
れており、これらの上を横切って、ドレイン配線層17
が配置され、このドレイン配線は、さらに他の素子へ接
続される。すなわち、P+ガードバンド層13、P−型
ガードバンド層14上は配線領域として利用すること
で、LCDドライバーLSIの集積化密度を向上してい
る。
複数のMOSトランジスタを隣接して配置する半導体装
置において、高ドレイン電圧で生じるMOSトランジス
タのリーク電流を低減し、耐圧を向上することができ
る。
ードバンド層上を、MOSトランジスタのリーク電流の
増加を招くことなく、配線領域として利用することがで
きる。
図である。
図である。
インから基板へ流入する電流)とドレイン電圧との関係
を示す特性図である。
Claims (4)
- 【請求項1】第1導電型の半導体基板上に、互いに隣接
して形成された第2導電チャネル型の第1MOSトラン
ジスタ及び第2MOSトランジスタと、 前記第1及び第2MOSトランジスタとの間のリーク電
流をカットする第1導電型の第1ガードバンド層と、 前記第1または第2MOSトランジスタのドレインに接
続され、少なくとも前記第1ガードバンド層上に延在し
たドレイン配線層と、 前記第1ガードバンド層に重畳されこれを包含するよう
に形成された第1導電型の第2ガードバンド層とを有
し、 前記半導体基板の不純物濃度(CSUB)、前記第1ガ
ードバンド層の不純物濃度(CG1)、前記第2ガード
バンド層の不純物濃度(CG2)とが次なる関係にある
ことを特徴とした半導体装置。 CSUB<CG2<CG1 - 【請求項2】第1導電型の半導体基板上に、互いに隣接
して形成された第2導電チャネル型の第1MOSトラン
ジスタ及び第2MOSトランジスタと、 該第1及び第2MOSトランジスタとの間に形成された
第1及び第2の素子分離酸化膜と、 前記第1及び第2の素子分離酸化膜との間に形成され、
前記第1及び第2MOSトランジスタとの間のリーク電
流をカットする第1導電型の第1ガードバンド層と、 前記第1または第2MOSトランジスタのドレインに接
続され、少なくとも前記第1ガードバンド層上に延在し
たドレイン配線層と、 前記第1ガードバンド層に重畳されこれを包含するよう
に形成された第1導電型の第2ガードバンド層とを有
し、 前記半導体基板の不純物濃度(CSUB)、前記第1ガ
ードバンド層の不純物濃度(CG1)、前記第2ガード
バンド層の不純物濃度(CG2)とが次なる関係にある
ことを特徴とした半導体装置。 CSUB<CG2<CG1 - 【請求項3】前記第2ガードバンド層は、少なくとも前
記素子分離膜のバーズビーク下の半導体基板部分を全て
含むように形成されていることを特徴とする請求項2に
記載の半導体装置。 - 【請求項4】前記第1及び第2MOSトランジスタのド
レインは、第2導電チャネル型の高濃度ドレイン層と該
高濃度ドレイン層を含むように深く形成された低濃度ド
レイン層とから成ることを特徴とする請求項1または2
に記載の半導半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10961399A JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10961399A JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000299441A JP2000299441A (ja) | 2000-10-24 |
JP3433134B2 true JP3433134B2 (ja) | 2003-08-04 |
Family
ID=14514746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP10961399A Expired - Fee Related JP3433134B2 (ja) | 1999-04-16 | 1999-04-16 | 半導体装置 |
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JP (1) | JP3433134B2 (ja) |
-
1999
- 1999-04-16 JP JP10961399A patent/JP3433134B2/ja not_active Expired - Fee Related
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