JP3430169B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3430169B2 JP3430169B2 JP2002162282A JP2002162282A JP3430169B2 JP 3430169 B2 JP3430169 B2 JP 3430169B2 JP 2002162282 A JP2002162282 A JP 2002162282A JP 2002162282 A JP2002162282 A JP 2002162282A JP 3430169 B2 JP3430169 B2 JP 3430169B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- potential point
- source
- state
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Description
時の消費電流を低減した半導体集積回路に関する。
集積回路としては、CMOS回路が周知である。入力が
ハイレベルの時は、pチャネルMOSトランジスタがオ
フで、nチャネルMOSトランジスタがオンであり、出
力の容量性負荷の放電が完了するとnチャネルMOSト
ランジスタがオフとなり、この状態では消費電力は無視
できる。入力がローレベルの時は、pチャネルMOSト
ランジスタがオンで、nチャネルMOSトランジスタが
オフであり、出力の容量性負荷の充電が完了するとpチ
ャネルMOSトランジスタがオフとなり、この状態でも
消費電力は同様に無視できる。
MOSトランジスタを使用し、かつ微細化に伴うMOS
トランジスタの降伏電圧低下に対処するため外部電源電
圧より低い内部電源電圧をチップ内の電圧降下回路(オ
ンチップ電圧リミッタ)で発生し、この内部電源電圧を
内部回路に供給するようにした高集積密度で半導体集積
回路は、従来より、特開昭57−172761に記載さ
れている。
源投入直後の内部回路の過渡電流の立上り速度を大きく
する一方、過渡電流のピーク値を抑制するため、外部電
源と内部回路との間にカレントミラー回路を接続して、
内部回路に供給する電流を制限するとともに、帰還によ
って内部回路への供給電圧の上昇を所定値でクランプす
る方式が開示されている。
半導体集積回路に用いられる微細加工技術の進展は目覚
ましく、加工寸法0.1μmへと近づきつつある。チャ
ネル長が1μmのMOSトランジスタと比較すると、チ
ャネル長が0.1μm前後のMOSトランジスタはしき
い値電圧が低くなるとともにゲート・ソース間電圧がし
きい値電圧以下となってもドレイン電流は0とならな
い。このゲート・ソース間電圧がしきい値電圧以下の領
域でのリーク電流は、サブスレッショルド電流と呼ば
れ、ゲート・ソース間電圧に指数関数的に比例する。反
対に、しきい値電圧とは、ドレイン電流がゲート・ソー
ス間電圧に指数関数的に比例する領域で定義したもので
あり、例えばゲート幅が10μmの時に10nAのドレ
イン電流が流れるゲート・ソース間電圧である。微細化
にともなって生じるこのサブスレッショルド電流の増大
は集積回路の低消費電力化という要請に反するという問
題がある。特に、微細化されたMOSトランジスタを使
用した半導体集積回路の非動作状態の消費電力は、この
サブスレッショルド電流により決定され、このサブスレ
ッショルド電流を抑えることが低消費電力を達成するた
めに必要である。
するワードドライバをCMOS回路で構成することによ
り、半導体メモリの低消費電力化が実現される。しか
し、ワードドライバのCMOS回路のMOSトランジス
タを微細化すると下記の如き問題が生じる。すなわち、
ワード線の寄生容量が大きいので、ゲート幅の大きなM
OSトランジスタをワードドライバの駆動トランジスタ
に用いる必要がある。このためワードドライバのゲート
幅の総計は、DRAMチップ全体のゲート幅の総計のお
よそ半分にも達する。しかし、サブスレッショルド電流
はゲート幅に比例して増大するので、大きなゲート幅の
MOSトランジスタをワードドライバの駆動トランジス
タに用いるとワードドライバのCMOS回路の待機時の
消費電力が大きくなると言う問題が生じる。
ードドライバを用いているので、CMOS回路で構成さ
れたワードドライバの駆動MOSトランジスタのサブス
レッショルド電流を抑えることが必要となる。例えば、
4MbDRAMを例にすると、リフレッシュ期間16m
sec中約15.9msecの期間(実に99%以上の
期間)は全てのワード線が非選択状態の期間であり、こ
の非選択状態ではワードドライバの駆動MOSトランジ
スタのサブスレッショルド電流が流れることとなるの
で、非選択状態での消費電力は、ワードドライバで微細
化された駆動MOSトランジスタのサブスレッショルド
電流によって決定される。このような問題は、特に、電
池動作の半導体集積回路の場合に深刻な問題となる。
れた電圧降下回路の技術を上記のDRAMの如き半導体
メモリに適用したとすると、サブスレッショルド電流の
大きいMOSトランジスタを含む内部回路の内部電源電
圧はオンチップ電圧リミッタの出力から供給される。し
かし、この場合に、オンチップ電圧リミッタはその出力
電流に関しては電流制限の機能を有していないので、上
記で問題とされたサブスレッショルド電流を低減するこ
とはできない。
れたカレントミラー回路の技術を上記のDRAMの如き
半導体メモリに適用したとすると、サブスレッショルド
電流の大きいMOSトランジスタを含む内部回路の内部
電源電圧と内部電源電流とはカレントミラー回路の出力
トランジスタから供給される。しかし、この場合に、カ
レントミラー回路は内部回路の過渡電流のピーク値を所
定値以下に制限すると言う電流制限の機能を有するもの
の、この所定値に対応するサブスレッショルド電流は上
述のサブスレッショルド電流よりはるかに大きな値であ
り、やはり、上記で問題とされたサブスレッショルド電
流を低減することはできない。
MOS回路を使用しても、微細化に伴う大きなサブスレ
ッショルド電流によって待機時の消費電力が決定されな
い半導体集積回路を提供することにある。
め、第1電位点と第2電位点との間にソース・ドレイン
経路を有し、ソースが第1電位点に接続された第1導電
型の第1MOSトランジスタと、第3電位点と第1電位
点との間にソース・ドレイン経路を有し、ソースが第3
電位点に接続された第1導電型の第2MOSトランジス
タとを有し、第1MOSトランジスタ及び第2MOSト
ランジスタは、オフ状態においてサブスレッショルド電
流の流れるMOSトランジスタであって、第1MOSト
ランジスタ及び第2MOSトランジスタとがともにオフ
状態である場合における第1MOSトランジスタのゲー
ト・ソース間の電圧は、第1MOSトランジスタがオン
状態である場合における第1MOSトランジスタのゲー
ト・ソース間の電圧とは逆極性である半導体集積回路を
提供する。
述べる。なお、特に断らない限り端子名を表す記号は同
時に配線名,信号名も兼ね電源の場合はその電圧値も兼
ねるものとする。
ある。Ci(i=1〜n)はCMOSトランジスタを用
いて構成した論理回路又はドライバであるが、出力端子
Oiの駆動に注目しここでは単純なCMOSインバータ
を例にしている。Iiはその入力端子である。VSとV
Cは外部電源もしくは内部降圧回路又は内部昇圧回路等
の内部電圧変換回路で発生する内部電源からの電源線で
ある。外部電源電圧は、例えば1.5〜3.6V程度で
ある。VCは例えば1.5〜2.5Vに設定される。V
Sは通常0Vである。このCiとVCとの間にスイッチ
回路S1を挿入する。T1はこのスイッチ回路の制御端
子である。スイッチ回路S1には例えばMOSトランジ
スタやバイポーラトランジスタなどを用いる。N1はC
MOSインバータ群の第1の電源端子である。N2はC
MOSインバータ群の第2の電源端子である。
ここでは、動作時には1つの回路(ここではC1)のみ
が動作する場合を考える。すなわち、スイッチS1が動
作時に供給する電流はCiのうちの1回路分(ここでは
C1での消費電流)のみで良い。また、図2では、T1
が高レベルの時S1はオンし、T1が低レベルの時にS
1はオフする場合としている。
高レベルVCで、出力Oiはすべて低レベルVSであ
る。この時、pチャネルMOSトランジスタは通常はオ
フ状態であり、nチャネルMOSトランジスタは通常は
オン状態である。しかし、微細化によってオフ状態のサ
ブスレッショルド電流が問題となる。すなわち、ここで
スイッチS1が無い場合に問題になるサブスレッショル
ド電流は、出力Oiが低レベルの時、オフのpチャネル
MOSトランジスタとオンのnチャネルMOSトランジ
スタを通してVCからVSに向かって流れる電流であ
る。本実施例では待機時にT1を低レベルに設定し、ス
イッチS1をオフさせる。しかし、スイッチS1をオフ
しても、スイッチS1のリーク電流を無視できない。し
かし、スイッチS1のリーク電流が上述のサブスレッシ
ョルド電流より小さく設定されている。従って、この
時、VCからCiへの最大電流はスイッチS1のリーク
電流である。これによって、低電圧動作のためにCiに
低いしきい値電圧を持つMOSトランジスタを用いたと
しても、Ciに流れる電流はサブスレッショルド電流で
決定されるのではなく小さなスイッチS1のリーク電流
によって決定される。よって待機時の消費電流も小さ
い。
りS1がオンし、S1がC1の出力O1を充電するのに
必要な電流を供給する状態となる。ここで、入力I1が
低レベルVSへと変化し、出力O1は電源VCからの電
流によって電圧VCまで上昇する。その後入、力I1は
高レベルVCとなり出力O1は低レベルVSとなる。以
上の動作が完了すると再び待機状態でT1は低レベルと
なり、S1はオフする。
トランジスタまたはpnpバイポーラトランジスタで形
成できる。
る。図1と異なる点は、VCとCiとの間にスイッチS
1を設ける代わりに、VSとCiとの間にスイッチS2
を設けた点と、第1の電源端子N1と第2の電源端子N
2が逆になった点である。その他は図1と同じである。
この回路の動作を図4に示している。
ク電流が入力Iiに低電位が印加された回路Ciのnチ
ャネルMOSトランジスタのサブスレッショルド電流よ
り小さく設定されている。従って、この時、CiからV
Sへの最大電流はスイッチS2のリーク電流である。こ
れによって、低電圧動作のためにCiに低いしきい値電
圧を持つMOSトランジスタを用いたとしても、Ciに
流れる電流はサブスレッショルド電流で決定されるので
はなく小さなスイッチS2のリーク電流によって決定さ
れる。よって待機時の消費電流も小さい。
トランジスタまたはnpnバイポーラトランジスタで形
成できる。
ある。本実施例では、図1の第1の実施例のスイッチS
1を具体的にpチャネルMOSトランジスタで構成して
いる。このpチャネルMOSトランジスタS1の電流駆
動能力は、低電位の入力Iiに応答して出力Oiを充電
する回路Ciの数を考慮して設定されている。一方、待
機時の消費電流を低減するには、上述のようにスイッチ
S1のリーク電流を小さな値にすることが必要となる。
このために、スイッチS1のpチャネルMOSトランジ
スタのデバイスパラメータを設定する必要がある。例え
ば、スイッチS1のpチャネルMOSトランジスタのゲ
ート幅は、回路C1、C2…Cnの全pチャネルMOS
トランジスタのゲート幅の総和よりも小さく、1つの回
路CiのpチャネルMOSトランジスタのゲート幅より
も大きく設定されている。リーク電流を小さくするため
には、スイッチS1のpチャネルMOSトランジスタの
しきい値電圧を大きくするか、ゲート長を大きくする
か、またはゲート絶縁膜厚を大きくすることでも可能で
ある。これによって、待機時の消費電流を小さく抑える
ことができる。
尚、動作時には1つの回路C1のみ高電位を出力するも
のである。
同様に、Ciの入力Iiはすべて高レベルVCとし、出
力Oiはすべて低電位VSである。また、C1,C2…
Cnのサブスレッショルド電流の総和よりもスイッチ素
子S1で流れるサブスレッショルド電流が小さいので、
共通電源端子Nの電位は徐々に低下する。すると例えば
回路C1のpチャネルMOSトランジスタを考えてみる
と、そのゲート電圧はVCであるが、ソース電圧はVC
より低くなる。すなわちpチャネルMOSトランジスタ
はさらに強いオフ状態となるので、サブスレッショルド
電流は大きく減少する。サブスレッショルド電流のゲー
ト・ソース間電圧依存性はおよそDECADE/100
mV程度である。従って、0.2Vも下がればサブスレ
ッショルド電流は1/100となってしまうのである。
従って、待機時の期間がある程度長くなると、端子Nの
電位低下によって消費電流は無視できるほど小さくでき
る。
1をオンとするため、T1が低レベルVSとなることが
先の実施例との相違点であり、その他は先の実施例と同
様である。なお、このスイッチS1をpnpバイポーラ
トランジスタで構成することも可能である。
は、第1と第2の電源端子を持つ複数のCMOS回路の
少なくとも一方の電源端子と、外部電源端子或いはオン
チップ電圧リミッタの出力である内部電源端子との間に
npnまたはpnpのスイッチングバイポーラトランジ
スタを設ける。そして、この複数のCMOS回路の第1
と第2の電源端子をショートした時のスイッチングバイ
ポーラトランジスタがオフ状態でのリーク電流を、反対
にスイッチングバイポーラトランジスタをショートした
場合の(ショートしない)複数のCMOS回路がオフ状
態でのサブスレッショルド電流よりも小さくなるよう
に、スイッチングバイポーラトランジスタのデバイスパ
ラメータを設定する。デバイスパラメータとは例えばエ
ミッタ幅である。
ある。本実施例では図5で示した第3の実施例のスイッ
チS1と並列に電源VCとCiとの間に第1の電源端子
N1のポテンシャルをVCとVSとの間の所定のポテン
シャルに維持する電圧クランプ回路Lを有することを特
徴とする。
レインがVCに設定され、そのゲートが所定の電位に設
定され、そのソースが端子N1に接続されたソースフォ
ロワ動作のnチャネルMOSトランジスタで構成され
る。本実施例では、ゲートとドレインとが短絡されたダ
イオード接続のnチャネルMOSトランジスタによって
この電圧クランプ回路が実現されている。
する。最初の状態は図5及び図6で説明した場合と同じ
である。この時、Ciの共通電源端子N1の電位は図8
に示すようにと電圧クランプ回路Lの有る場合(実線)
と無い場合(破線)では待機時において異なる。極めて
長い待機時が続くと、電圧クランプ回路Lが無い場合は
Ciで流れるサブスレッショルド電流とその他のリーク
電流によって端子N1の電位は最悪の場合VSまで低下
する。このため、待機時から動作時に移行するには、ま
ず共通電源端子N1を充電しなければならないので、こ
の充電完了まで動作状態への移行に遅延が生じる。これ
に対して、電圧クランプ回路Lを構成しているnチャネ
ルMOSトランジスタのしきい値電圧をVTとすると、
電圧クランプ回路Lがある場合には、共通電源端子Nの
電位はVC−VTまでしか低下しない。従って、動作状
態への移行が短時間で終了する。尚、入力にVCが印加
された待機時のCiのサブスレッショルド電流が先の実
施例と同様に無視できる程度に小さくなるように、N1
のクランプ電位VC−VTのレベルが設定されている。
例えば、VTを0.2Vとし、サブスレッショルド電流
のゲート・ソース間電圧依存性をDECADE/100
mVとするとサブスレッショルド電流を1/100以下
にできる。
む半導体集積回路が待機状態(電源電圧が実質的に供給
されない状態で、出力から有効データが出力することを
保証できない状態)となる動作モードを有する場合、こ
の待機状態の消費電流を低減するのに好適である。
ンダムアクセスメモリ(DRAM)、スタティック形ラ
ンダムアクセスメモリ(SRAM)、或いはEEPRO
Mのような不揮発性メモリはワードデコーダ、ワードド
ライバ、Y系デコーダ、Y系ドライバを有する。従っ
て、出力から有効データが出力することを保証できない
半導体メモリの待機状態で、このようなデコーダやドラ
イバの消費電流を大きく削減すれば、長時間の電池動作
を保証することができる。
ダやドライバに適用することにより、消費電流が大きく
削減され、長時間の電池動作を保証することができる。
クセスメモリのワードドライバ・デコーダに適用した例
を示す図である。WD1〜WD8はワードドライバであ
り図1のCiに相当し、これに電源VCHから電流を供
給するスイッチがS11である。またXD1はデコーダ
でありこれもまた図1のCiに相当し、これに電源VC
Lから電流を供給するスイッチがS12である。ワード
ドライバWD1〜WD8用の電源電圧VCHはメモリセ
ル(図示せず)の蓄積電圧を充分に取るために必要な高
い電圧に設定される。例えば、メモリセルの蓄積電圧を
1.5Vとすると、VCHは2.5Vにする。デコーダ
XD1用の電源電圧VCLはメモリセルを直接駆動する
必要がないため、消費電流を下げかつスピードがあまり
劣化しないようなできるだけ低い電圧に設定される。例
えば、1.5Vにする。このためVCHはVCLより高
く設定される。VCHは例えば外部電源電圧を昇圧する
ことによっても得られる。WD1〜WD8とXD1とで
回路ブロックXB1を構成し、このような回路ブロック
がXB1〜XBnとn個ある場合を示している。W11
〜Wn8はワード線である。WD1においてpMOSの
MW1とnMOSのMW2がワード線W11を駆動する
CMOSインバータである。また、XDPHはプリチャ
ージ信号である。このWD1の基本的な動作は特開昭6
2−178013に示すようにnMOS MS1がオフ
の状態でXDPHでPMOSMP1をオンさせて端子N
3をVCHにプリチャージしCMOSインバータの出力
であるW11を低レベルVSにしておき、この後nMO
S MS1を選択的にオンさせてN3の電位を低下させ
てCMOSインバータを反転させるというものである。
pMOS MF1は誤動作防止用にCMOSインバータ
の出力から入力へ弱い帰還をかけるものである。MS1
の制御はXmと後述するデコーダの出力N2とで行な
う。従来このようなワードドライバにおいてpMOS
MW1は他のワードドライバと共に電源VCHに直接接
続していた。このMW1は一般にワード線の負荷が大き
いので、ゲート幅の大きいものを用いる。このため多数
あるワードドライバ全体でのゲート幅の総計はチップ全
体の論理回路のゲート幅の総計の大半を占めてしまう。
従来はこのような大きなゲート幅分のMOSが電源VC
Hに接続されていた。このため加工技術の微細化に伴う
MOSのソース・ドレイン間耐圧の低下にあわせて電源
電圧を下げ、この電源電圧下で高速動作を維持するため
にしきい値電圧を下げようとすると、サブスレッショル
ド電流が増加してしまうという問題を有していた。これ
は待機時電流の増加となり低電圧化により電池駆動がで
きても、消費電流の点から障害となる。本発明では、ワ
ードドライバの電源VCHと多数のワードドライバとの
間にスイッチS11を設ける。このスイッチS11の出
力VCHLに多数のワードドライバを接続している。こ
のスイッチS11はpMOSで構成しており、このpM
OSのゲート幅は一度に動作するワードドライバに電流
を供給できれば良いため小さくて済むのである。このp
MOSをVCHに接続しているためサブスレッショルド
電流も小さくて済むことになる。これによって、従来の
課題は解決される。例えば、MW1のゲート幅を20μ
mとし、ワードドライバ512ヶ毎に1ヶのS11を設
けるとすると、このS11内のT11で制御されるpM
OSのゲート幅は200μmもあれば良い。また、この
pMOSのしきい値電圧はMW1よりも絶対値で例えば
0.1V高く設定する。これによりサブスレッショルド
電流を3ケタ低減することができる。
ドドライバと異なる点はワードドライバのMS1の代わ
りに2段直列のnMOS MS21、MS22を配置し
ている点のみである。MD1,MD2がデコーダの出力
端子N2を駆動するCMOSインバータであり、MP2
はプリチャージ用のPMOSであり、XDPはプリチャ
ージ信号であり、MF2はCMOSインバータの出力か
ら入力へ弱い帰還をかけているpMOSである。MS2
1とMS22の制御はXiとXjとXkで行なう。従来
このようなデコーダにおいてもMD1は電源VCLに直
接接続されていた。このためVCLに多数のデコーダの
MOSが接続されることになり、加工技術の微細化が進
み電源電圧の低下にあわせてしきい値電圧を小さくする
と大きなサブスレッショルド電流が流れることになって
しまう。本発明を用いて、電源と多数のデコーダとの間
にスイッチS12を設けてやり、この出力VCLLとデ
コーダを接続する。こうすれば、このスイッチを構成す
るpMOSのゲート幅は動作する少数のデコーダに電流
を供給できれば良いので小さくて済む。このpMOSを
VCLに接続するため、サブスレッショルド電流も小さ
くできる。
明する。/RASは図9には示していないがチップに印
加され、このワードドライバ・デコーダ群を動作させる
か否かを制御する信号である。この信号とやはりチップ
外部から印加するどのワード線を選択するかを指定する
いわゆるアドレス信号から、図9には示していないチッ
プ内の回路によって図9の回路を動作させるのに必要な
信号を発生する。最初、/RASは高レベルでありチッ
プは待機状態となっている。この時、Xiは高レベルV
CLであり、Xj及びXkは低レベルVSであるためM
S21及びMS22はオフしデコーダは非選択状態とな
っている。更にXDPは低レベルVSであるためpMO
S MP2はオンしデコーダのCMOSインバータの入
力N1はVCLにプリチャージされ、このため、デコー
ダの出力N2は低レベルVSとなっている。一方ワード
ドライバにおいてXmは高レベルVCLであり、又N2
は前述の通り低レベルVSであるのでnMOS MS1
はオフしている。また、XDPHは低レベルVSである
ためpMOS MP1はオンしN3は高レベルVCHに
プリチャージされており、よってワード線W11は低レ
ベルとなっている。他の、ワードドライバ・デコーダに
おいても同様であり全ワード線が低レベルVSとなって
いる。次に、動作状態となると/RASが低レベルとな
り、プリチャージ信号XDPは高レベルVCL、XDP
Hは高レベルVCHとなる。T11及びT12も低レベ
ルVSとなりスイッチS11及びS12をオンさせる。
さらに、Xi及びXmが低レベルVSとなりXj及びX
kが高レベルVCLとなる。これによって、M21及び
M22がオンするためにN1は低レベルVSまでXiに
向けて放電される。このため、N2が高レベルVCLと
なり、Xmが低レベルVSとなっているためMS1がオ
ンし、N3は低レベルVSまでXiに向けて放電され
る。これによって、W11が高レベルとなり、これと接
続されているメモリセルが選択されることになる。この
後、/RASが再び高レベルへ変化すると、Xi,X
j,Xk,Xmは待機時の状態に戻り、またXDP及び
XDPHも最初の状態に戻るためワードドライバ・デコ
ーダは非選択状態となり次の動作のためにプリチャージ
されることになる。なお、図9はワードドライバ・デコ
ーダの場合を示しているが、これはYドライバ・デコー
ダにも適用できる。この場合は、メモリセルを直接駆動
する必要がないため、一般に図9におけるVCHはVC
Lと同じ電位とすれば良い。
2の制御回路の例を示す。MAがこの制御回路の入力信
号である。図11ではS11に対してT11をS12に
対してT12を設けていたが、この制御回路では、1つ
の出力信号TによってS11及びS12を制御する。こ
の回路の動作を図12を用いて説明する。/RASが高
レベルである非選択状態では、MAは低レベルVSであ
るため、nMOS MG2はオフしている。また、CM
OSインバータによってM1は高レベルVCLである。
このため、フリップフロップを構成し電源がVCHに接
続されたレベル変換回路において、M2は低レベルVS
となっており、pMOS MG1はオンしている。この
ためTは高レベルVCHとなっており、スイッチS11
及びS12はオフしている。次に/RASが高レベルと
なり、動作状態となるとMAは高レベルVCLとなり、
M1は低レベルVSとなる。これによって、NORのフ
リップフロップは反転し、M2は高レベルVCHとな
る。ここで、MAはnMOSMG2のゲートに入力して
いるため、MAが高レベルになった時点でnMOSMG
2はオンする。上述の動作によってM2が高レベルとな
るためpMOSMG1も遅れてオフするが、MG2のゲ
ート幅をMG1よりも充分に大きく設定しておくことに
よって、MAの高レベルVCLへの変化によってTを低
レベルVSとすることができる。動作時になったときな
るだけ早くスイッチS11及びS12をオンの状態にす
ることが高速動作に必要なことであるためこのような回
路構成を取ると良い。/RASが高レベルとなり非選択
状態に戻る場合には、まずMAが低レベルとなり、MG
2をオフする。ついでフリップフロップが動作してMG
1がオンし、Tを高レベルとする。これによって、スイ
ッチS11及びS12はオフする。
Mに用いたデータ処理システムの構成を示す図である。
矢印は信号の流れを表わす。Mは本発明を用いたDRA
Mを、CPUはシステム全体を制御する処理装置を、R
AGはリフレッシュアドレス発生装置を、TCは制御信
号発生装置を、SLCTはCPUから送られてくるアド
レス信号とRAGから送られてくるリフレッシュアドレ
ス信号を切り換えるセレクト装置を、PFYはシステム
内の他の装置(例えば外部記憶装置,表示装置,数値演
算装置等)を示すものである。PFYは通信回線を通し
て他の情報処理装置と接続される場合もある。
データで、AicはCPUで発生するアドレス信号で、
AirはRAGで発生するリフレッシュアドレス信号
で、AiはSLCTで選択されMに送られるアドレス信
号で、STはCPUからRAGに送られるステイタス信
号で、BSはTCからCPUへのビジイ信号で、SEは
TCから送られるSLCTの起動をかける信号で、/R
AS及び/CASは本発明を用いたDRAMの起動をか
ける信号である。SGはCPUとシステム内の他の装置
との信号のやりとりをまとめて表わしたものである。M
としてはSRAMやEEPROM等も考えられる。この
時はもちろんそれに応じた起動信号や制御信号が存在す
る。
AS信号とがハイレベルとされ、DRAMの記憶装置M
は先の実施例で説明したように超低消費電流の待機状態
に移行する。また、この時、CPUもスリープ命令によ
って、低消費電力の待機状態に、その他の周辺装置も低
消費電力の待機状態にすることもできる。
駆動に適した低い電源電圧下で、しきい値電圧の小さい
MOSトランジスタのサブスレッショルド電流よりも小
さい消費電流にすることができる。このため、高速で低
電圧でありかつ小さな待機時電流の半導体集積回路を実
現することができる。
トランジスタとがともにオフ状態である場合における第
1MOSトランジスタのゲート・ソース間の電圧は、第
1MOSトランジスタがオン状態である場合における第
1MOSトランジスタのゲート・ソース間の電圧とは逆
極性である。これにより、第1MOSトランジスタは強
いオフ状態となり、サブスレッショルド電流を減少させ
ることができる。
示す図である。
る。
1,T2,T11,T12…スイッチ制御端子、Ci…
1度に少数しか動作しない多数の回路、N1,N2…電
源端子、VC…高電位側電源、VS…低電位側電源、I
…入力、O…出力、VCH…ワードドライバの高電位側
電源、VCL…デコーダの高電位側電源、WD1〜WD
8…ワードドライバ、XD1…デコーダ、XB1〜XB
n…ワードドライバ・デコーダ、W11〜Wn8…ワー
ド線、Xi,Xj,Xk,Xl…ワードドライバ・デコ
ーダ選択信号、MA…制御回路入力信号、M…メモリ,
DRAM、CPU…システム制御処理装置、SLT…ア
ドレスセレクト装置、RAG…リフレッシュアドレス発
生装置、TC…制御信号発生装置、PFY…システム内
の他の装置、DATA…データ信号、Aic,Air,
Ai…アドレス信号、ST…ステイタス信号、BS…ビ
ジイ信号、SE…起動信号、/RAS,/CAS…DR
AMの起動信号。
Claims (7)
- 【請求項1】第1電位点と第2電位点との間にソース・
ドレイン経路を有し、ソースが上記第1電位点に接続さ
れた第1導電型の第1MOSトランジスタを含む電子回
路と、 第3電位点と上記第1電位点との間にソース・ドレイン
経路を有し、ソースが上記第3電位点に接続された第1
導電型の第2MOSトランジスタとを有し、 上記第1MOSトランジスタ及び上記第2MOSトラン
ジスタは、オフ状態においてサブスレッショルド電流の
流れるMOSトランジスタであって、 上記第2MOSトランジスタのゲートに制御信号を印加
し、 上記制御信号を第1状態とすることにより上記第2MO
Sトランジスタをオン状態として、上記第3電位点と上
記第2電位点との間にオン状態の上記第1MOSトラン
ジスタのソース・ドレイン経路を介して電流が流れるこ
とを許容し、 上記制御信号を第2状態とすることにより上記第2MO
Sトランジスタをオフ状態として、上記第3電位点と上
記第2電位点との間にオフ状態の上記第1MOSトラン
ジスタのソース・ドレイン経路を介して流れるサブスレ
ッショルド電流を制限し、 上記制御信号が第2状態である場合の上記第1MOSト
ランジスタのゲート・ソース間の電圧は、上記第1MO
Sトランジスタがオン状態である場合における上記第1
MOSトランジスタのゲート・ソース間の電圧とは逆極
性となる半導体集積回路。 - 【請求項2】請求項1において、 上記電子回路は、上記第1電位点と上記第2電位点との
間にソース・ドレイン経路を有し、ソースが上記第1電
位点に接続された第1導電型の上記第1MOSトランジ
スタを複数含み、 上記第2MOSトランジスタのゲート幅は上記複数の第
1MOSトランジスタのゲート幅の総和よりも小さい半
導体集積回路。 - 【請求項3】請求項2において、 上記第1MOSトランジスタ及び上記第2MOSトラン
ジスタはともにpチャネルMOSトランジスタであり、 上記制御信号が第2状態である場合に、上記第1動作電
位点の電位は上記電子回路の上記第1MOSトランジス
タのサブスレッショルド電流の総和よりも上記第2MO
Sトランジスタのサブスレッショルド電流が小さいこと
により徐々に低下する半導体集積回路。 - 【請求項4】請求項1乃至請求項3のいずれかにおい
て、 上記電子回路は、オフ状態においてサブスレッショルド
電流の流れる第2導電型の第3MOSトランジスタを含
み、上記第1MOSトランジスタに上記第3MOSトラ
ンジスタが直列接続されたCMOS回路である半導体集
積回路。 - 【請求項5】第1電位点と第2電位点との間にソース・
ドレイン経路を有し、ソースが上記第1電位点に接続さ
れた第1導電型の第1MOSトランジスタと、 第3電位点と上記第1電位点との間にソース・ドレイン
経路を有し、ソースが上記第3電位点に接続された第1
導電型の第2MOSトランジスタとを有し、 上記第1MOSトランジスタ及び上記第2MOSトラン
ジスタは、オフ状態においてサブスレッショルド電流の
流れるMOSトランジスタであって、 上記第1MOSトランジスタ及び上記第2MOSトラン
ジスタとがともにオフ状態である場合における上記第1
MOSトランジスタのゲート・ソース間の電圧は、上記
第1MOSトランジスタがオン状態である場合における
上記第1MOSトランジスタのゲート・ソース間の電圧
とは逆極性である半導体集積回路。 - 【請求項6】請求項5において、 上記第1電位点と上記第2電位点との間にソース・ドレ
イン経路を有し、ソースが上記第1電位点に接続された
第1導電型の上記第1MOSトランジスタを複数含み、 上記第2MOSトランジスタのゲート幅は上記複数の第
1MOSトランジスタのゲート幅の総和よりも小さい半
導体集積回路。 - 【請求項7】請求項5または請求項6において、 オフ状態においてサブスレッショルド電流の流れる第2
導電型の第3MOSトランジスタを有し、 上記第1MOSトランジスタに上記第3MOSトランジ
スタが直列接続され、上記第1MOSトランジスタのゲ
ートと上記第3MOSトランジスタのゲートとは共通接
続された半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002162282A JP3430169B2 (ja) | 1991-11-08 | 2002-06-04 | 半導体集積回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-292688 | 1991-11-08 | ||
JP29268891 | 1991-11-08 | ||
JP2002162282A JP3430169B2 (ja) | 1991-11-08 | 2002-06-04 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000185909A Division JP3366317B2 (ja) | 1991-11-08 | 2000-06-16 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002368598A JP2002368598A (ja) | 2002-12-20 |
JP3430169B2 true JP3430169B2 (ja) | 2003-07-28 |
Family
ID=26559096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002162282A Expired - Lifetime JP3430169B2 (ja) | 1991-11-08 | 2002-06-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3430169B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100618821B1 (ko) * | 2004-02-16 | 2006-08-31 | 삼성전자주식회사 | 칩 면적이 작고 전류소모도 작은 평면 패널 소오스드라이버의 멀티 레벨 쉬프터 회로 |
-
2002
- 2002-06-04 JP JP2002162282A patent/JP3430169B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002368598A (ja) | 2002-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3112047B2 (ja) | 半導体集積回路 | |
KR100388856B1 (ko) | 데이터 처리시스템 | |
KR101094724B1 (ko) | 반도체집적회로장치 | |
US5541885A (en) | High speed memory with low standby current | |
US5408144A (en) | Semiconductor integrated circuits with power reduction mechanism | |
KR100471737B1 (ko) | 출력회로,누설전류를감소시키기위한회로,트랜지스터를선택적으로스위치하기위한방법및반도체메모리 | |
JP3102179B2 (ja) | 半導体集積回路 | |
US5682105A (en) | Bonding option circuit having no pass-through current | |
JP6535120B2 (ja) | 半導体装置 | |
JP3498090B2 (ja) | 半導体集積回路 | |
JPH10289574A (ja) | 電圧発生回路を有した半導体装置 | |
JP3430169B2 (ja) | 半導体集積回路 | |
JP3366317B2 (ja) | 半導体集積回路 | |
KR100385463B1 (ko) | 반도체 메모리 장치의 워드라인 제어회로 | |
JP3686581B2 (ja) | 半導体集積回路 | |
JP2000082286A (ja) | 半導体集積回路 | |
JP3047659B2 (ja) | 半導体集積回路 | |
JP3184503B2 (ja) | 半導体集積回路 | |
JP2005050514A (ja) | 半導体集積回路 | |
JP3192106B2 (ja) | 半導体集積回路 | |
JP2001006364A (ja) | 半導体集積回路 | |
JP2000082285A (ja) | 半導体集積回路 | |
JP3102371B2 (ja) | 半導体装置及び半導体集積回路 | |
JP2001176271A (ja) | 半導体集積回路 | |
JP2002197865A (ja) | データ処理システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100516 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 10 |