JPH11306073A - Information processor - Google Patents
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- JPH11306073A JPH11306073A JP10113080A JP11308098A JPH11306073A JP H11306073 A JPH11306073 A JP H11306073A JP 10113080 A JP10113080 A JP 10113080A JP 11308098 A JP11308098 A JP 11308098A JP H11306073 A JPH11306073 A JP H11306073A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、書き込み速度の異
なる複数のメモリから構成されるメインメモリを有する
情報処理装置において、メインメモリの能力に応じてラ
イトバッファを使用、不使用にして低消費電力化を図る
ことのできる情報処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a main memory composed of a plurality of memories having different writing speeds. The present invention relates to an information processing device that can be realized.
【０００２】[0002]
【従来の技術】一般に、高性能ＣＰＵは、その動作に比
して低速なメインメモリに書き込みを行う際、全体の動
作を高速化するためにライトバッファを採用している。
ライトバッファには、ライトスルー方式とライトバック
方式の２つの制御方式があるが、基本的な機能は同一な
ので、ここでは構造がより単純なライトスルー方式のラ
イトバッファについて説明する。2. Description of the Related Art Generally, a high-performance CPU employs a write buffer in order to speed up the entire operation when writing to a main memory which is slower than its operation.
The write buffer has two control systems, a write-through system and a write-back system, but since the basic functions are the same, a write buffer of a write-through system with a simpler structure will be described here.
【０００３】図３に、ライトバッファの構成を示す。ラ
イトバッファ６は、ライトバッファ制御回路２、アドレ
スレジスタ３、及びデータレジスタ４から構成される。
６１は中央演算処理装置１（以下、ＣＰＵ１という）が
ライトバッファ６へのメインメモリ書き込み要求を示す
信号、６２はライトバッファ６がＣＰＵ１からの書き込
みアドレス３１と書き込みデータ４１の受け取りを完了
したことを示す信号、２７はライトバッファ６がメイン
メモリ５への書き込み要求を示す信号、２８はメインメ
モリ５がライトバッファ６からの書き込みアドレス３４
と書き込みデータ４４の受け取りを完了したことを示す
信号、２５はライトバッファ制御回路２がアドレスレジ
スタ３にラッチ制御する信号、２６はライトバッファ制
御回路２がデータレジスタ４をラッチ制御する信号であ
る。FIG. 3 shows a configuration of a write buffer. The write buffer 6 includes a write buffer control circuit 2, an address register 3, and a data register 4.
Reference numeral 61 denotes a signal indicating that the central processing unit 1 (hereinafter, referred to as CPU 1) requests main memory writing to the write buffer 6, and 62 indicates that the write buffer 6 has completed receiving the write address 31 and the write data 41 from the CPU 1. A signal 27 indicates a write request from the write buffer 6 to the main memory 5, and a signal 28 indicates a write address 34 from the write buffer 6 to the main memory 5.
25, a signal indicating that the reception of the write data 44 has been completed, 25 is a signal that the write buffer control circuit 2 latches and controls the address register 3, and 26 is a signal that the write buffer control circuit 2 latches the data register 4.
【０００４】次に、このライトバッファの動作について
説明する。ＣＰＵ１からメインメモリ５への書き込み要
求が発生すると、ＣＰＵ１は、信号６１を出すと同時に
書き込みアドレス３１と書き込みデータ４１を出力す
る。ライトバッファ６は信号６１を受け、書き込みアド
レス３１と書き込みデータ４１をそれぞれアドレスレジ
スタ３とデータレジスタ４に取り込む。そして取り込み
が完了すると即座に信号６２をＣＰＵ１に出力し、同時
にメインメモリ５への信号２７を出力しメインメモリ５
への書き込み動作を開始する。メインメモリ５は、信号
２７を受け、書き込みアドレス３４に書き込みデータ４
４を取り込む。そして取り込みが完了すると信号２８を
ライトバッファ６に出力し、一連の書き込み動作を完了
する。一般にメインメモリへの書き込み動作はＣＰＵの
動作に比べて遅いため、ライトバッファ６を設けること
によりＣＰＵ１は信号６２を受け取るとメインメモリ５
への書き込み完了を待たずして次の動作に入れるため、
システム全体の実行速度が向上する。Next, the operation of the write buffer will be described. When a write request from the CPU 1 to the main memory 5 occurs, the CPU 1 outputs a write address 31 and write data 41 at the same time as outputting a signal 61. The write buffer 6 receives the signal 61 and takes the write address 31 and the write data 41 into the address register 3 and the data register 4, respectively. As soon as the capture is completed, a signal 62 is output to the CPU 1, and at the same time, a signal 27 to the main memory 5 is output.
Start the write operation to the. The main memory 5 receives the signal 27 and stores the write data 4 in the write address 34.
Import 4 Then, when the capture is completed, the signal 28 is output to the write buffer 6, and a series of write operations is completed. In general, the write operation to the main memory is slower than the operation of the CPU. Therefore, by providing the write buffer 6, the CPU 1
In order to start the next operation without waiting for the completion of writing to
The execution speed of the entire system is improved.
【０００５】また、ライトバッファ方式を動的に切り替
える技術は、特開平６−３４８５９２号公報に記載され
ている。A technique for dynamically switching the write buffer system is described in Japanese Patent Application Laid-Open No. 6-348592.
【０００６】[0006]
【発明が解決しようとする課題】ところで、ライトバッ
ファは、ＣＰＵの動作速度が高速化する一方でメインメ
モリの書き込み速度がそれほど高速化されないために、
両者の速度差を吸収し、システム全体の性能を落とさな
いために導入されている。しかしながら、携帯機器など
低消費電力を重視するシステムではＣＰＵの動作周波数
を負荷に応じて変化させ、例えば、待機時には動作周波
数を遅くしてＣＰＵを低速動作させている。従来、ライ
トバッファを採用しているシステムでは処理性能の向上
を重視しているため、ＣＰＵを低速動作させた場合に
は、ＣＰＵとメインメモリが同じ動作速度で動作可能、
つまりＣＰＵの動作周波数に同期して書き込み可能にな
ればライトバッファが不要になるにもかかわらず、従来
はメインメモリへの書き込みはライトバッファを介さな
いと出来ない仕組みになっており、これがオーバーヘッ
ドとして低消費電力化の妨げとなっていた。By the way, the write buffer has a problem that the operating speed of the CPU is increased while the writing speed of the main memory is not so increased.
It is introduced to absorb the speed difference between the two and not to reduce the performance of the whole system. However, in a system that places importance on low power consumption, such as a portable device, the operating frequency of the CPU is changed in accordance with the load. For example, the operating frequency is reduced during standby to operate the CPU at low speed. Conventionally, in systems employing a write buffer, the emphasis has been placed on improving processing performance. Therefore, when the CPU is operated at a low speed, the CPU and the main memory can operate at the same operating speed.
In other words, if writing becomes possible in synchronization with the operating frequency of the CPU, a write buffer becomes unnecessary, but writing to the main memory has conventionally been made possible only through the write buffer. This hindered low power consumption.
【０００７】また、メインメモリは、システム上の要求
から高速メモリと低速メモリを組み合わせて用いる場合
があるが、高速メモリではＣＰＵの動作周波数と同期し
て書き込み動作が可能な場合でも、従来ライトバッファ
を前提としたシステムでは一律にライトバッファを介し
てでないとメインメモリに書き込みが行えない仕組みに
なっており、この場合低速メモリに書き込みを行うには
ライトバッファが有効に働く一方、高速メモリに書き込
みを行うにはライトバッファがオーバーヘッドとなり低
消費電力化の妨げになるという問題があった。The main memory may be used in combination with a high-speed memory and a low-speed memory depending on the requirements of the system. In a system that presupposes that data cannot be written to the main memory without writing via a write buffer, the write buffer works effectively to write to the low-speed memory, while writing to the high-speed memory However, there is a problem in that a write buffer becomes an overhead to prevent power consumption.
【０００８】本発明の目的は、上記課題に鑑み、低消費
電力化が可能な情報処理装置を提供することにある。An object of the present invention is to provide an information processing apparatus capable of reducing power consumption in view of the above problems.
【０００９】[0009]
【課題を解決するための手段】請求項１記載の情報処理
装置は、ＣＰＵとメインメモリと前記ＣＰＵと前記メイ
ンメモリとの間にライトバッファとを有する情報処理装
置において、前記メインメモリは、第１メインメモリと
第１メインメモリより書き込み速度の遅い第２メインメ
モリとからなり、前記ＣＰＵが前記ライトバッファを介
さずに第１メインメモリにデータを直接書き込む第１モ
ードと前記ＣＰＵが前記ライトバッファを介して第２メ
インメモリにデータを書き込む第２モードとを前記メイ
ンメモリの書き込み先のアドレスに応じて切り替える切
替手段を有することを特徴とする。According to a first aspect of the present invention, there is provided an information processing apparatus having a CPU, a main memory, and a write buffer between the CPU and the main memory. A first mode in which the CPU directly writes data to the first main memory without passing through the write buffer; and a first mode in which the CPU writes the data directly to the first main memory. Switching means for switching between a second mode in which data is written to the second main memory via the main memory according to a write destination address of the main memory.
【００１０】請求項２記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの第１メインメモリまたは前記ライトバッファ
への書き込み要求信号、及び第１メインメモリまたは前
記ライトバッファから前記ＣＰＵへのデータ受け取り完
了信号を切り替えることを特徴とする。[0010] The information processing apparatus according to the second aspect is the first aspect.
In the information processing device described in the above, the switching means may be configured to switch the C
A write request signal from a PU to the first main memory or the write buffer and a data reception completion signal from the first main memory or the write buffer to the CPU are switched.
【００１１】請求項３記載の情報処理装置は、請求項２
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの第１メインメモリまたは前記ライトバッファ
へのアドレス経路、及び前記ＣＰＵからの第１メインメ
モリまたは前記ライトバッファへのデータ経路を切り替
えることを特徴とする。[0011] The information processing apparatus according to the third aspect is the second aspect.
In the information processing device described in the above, the switching means may be configured to switch the C
An address path from a PU to the first main memory or the write buffer and a data path from the CPU to the first main memory or the write buffer are switched.
【００１２】請求項４記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する切替手段制御手段を有し、
前記ＣＰＵからのＣＰＵ動作速度を示すＣＰＵ出力制御
信号に基づいて前記制御手段が制御されることを特徴と
する。An information processing apparatus according to a fourth aspect of the present invention provides the information processing apparatus according to the first aspect.
The information processing apparatus according to claim 1, further comprising a switching unit control unit that outputs a control signal for switching the switching unit,
The control means is controlled based on a CPU output control signal indicating a CPU operation speed from the CPU.
【００１３】請求項５記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する切替手段制御手段を有し、
前記メインメモリの容量、書き込み速度、またはアドレ
ス範囲の少なくとも一つを示す外部入力制御信号に基づ
いて前記制御手段が制御されることを特徴とする。According to a fifth aspect of the present invention, there is provided an information processing apparatus according to the first aspect.
The information processing apparatus according to claim 1, further comprising a switching unit control unit that outputs a control signal for switching the switching unit,
The control unit is controlled based on an external input control signal indicating at least one of a capacity, a write speed, and an address range of the main memory.
【００１４】請求項６記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する切替手段制御手段を有し、
前記メインメモリからの前記メインメモリの容量、書き
込み速度、またはアドレス範囲の少なくとも一つを示す
出力制御信号に基づいて前記制御手段が制御されること
を特徴とする。[0014] The information processing apparatus according to claim 6 is the information processing apparatus according to claim 1.
The information processing apparatus according to claim 1, further comprising a switching unit control unit that outputs a control signal for switching the switching unit,
The control unit is controlled based on an output control signal indicating at least one of a capacity, a writing speed, and an address range of the main memory from the main memory.
【００１５】[0015]
【発明の実施の形態】（実施の形態１）図１に、実施の
形態１に係る情報処理装置を示す。以下、図３と同一部
は同一符号を付して説明を省略する。図３と相違するの
は、ＣＰＵ１とライトバッファ６との間に、切替手段と
しての切替器Ａ７、Ｂ８、Ｃ９が設けられ、これら切替
器は、アドレス合致判定手段としての切替器制御回路１
０からの制御信号１１により切り替えが制御され、メイ
ンメモリ５は書き込み速度が高速なメインメモリＡ５１
とメインメモリＡ５１より低速な書き込み速度のメイン
メモリＢ５２とからなる点である。切替手段により、書
き込み先アドレスが高速メモリのアドレスである場合に
はＣＰＵ１からのメインメモリ５への書き込み要求をラ
イトバッファ６を迂回して直接メインメモリ５に出力す
るように経路選択を行う。なお、本実施の形態では、切
替器制御回路１０が書き込み先アドレスが高速メモリの
アドレスかどうかを判定したが、書き込み先アドレスが
低速メモリのアドレスかどうかを判定するようにしても
よい。(Embodiment 1) FIG. 1 shows an information processing apparatus according to Embodiment 1. Hereinafter, the same parts as those in FIG. 3 is different from FIG. 3 in that switches A7, B8, and C9 are provided between the CPU 1 and the write buffer 6 as switching means.
The switching is controlled by a control signal 11 from 0, and the main memory 5 is a main memory A51 having a high writing speed.
And a main memory B52 having a lower writing speed than the main memory A51. When the write destination address is a high-speed memory address, the switching means selects a path so that a write request from the CPU 1 to the main memory 5 is output to the main memory 5 directly, bypassing the write buffer 6. In this embodiment, the switch control circuit 10 determines whether the write destination address is an address of a high-speed memory. However, the switch control circuit 10 may determine whether the write destination address is an address of a low-speed memory.
【００１６】なお、信号２１は、切替器Ｂ８により信号
２３、６１に切り替わる書き込み要求信号、信号２３
は、切替器Ｂ８経由でメインメモリ５のメインメモリＡ
５１に入力されるメインメモリ書き込み要求信号、信号
６１は、切替器Ｂ８経由でライトバッファ制御回路２に
入力されるメインメモリ書き込み要求信号、信号２２
は、切替器Ｂ８により信号２４、６２に切り替わる受け
取り完了信号、信号２４は、メインメモリ５から出力さ
れ切替器Ｂ８に入力されるデータ受け取り完了信号、信
号６２は、ライトバッファ制御回路２から出力され切替
器Ｂ８に入力されるデータ受け取り完了信号であり、３
２は、ＣＰＵ１からのアドレス３１が切替器Ａ７を経由
してメインメモリ５に入力されるアドレス、３３は、Ｃ
ＰＵ１からのアドレス３１が切替器Ａ７を経由してアド
レスレジスタ３に入力されるアドレス、４２は、ＣＰＵ
１からのデータ４１が切替器Ｃ９を経由してメインメモ
リ５に入力されるデータ、４３は、ＣＰＵ１からのデー
タ４１が切替器Ｃ９を経由してデータレジスタ４に入力
されるデータである。The signal 21 is a write request signal which is switched to signals 23 and 61 by the switch B8, and a signal 23.
Is the main memory A of the main memory 5 via the switch B8.
The main memory write request signal, signal 61 input to the write buffer control circuit 2 via the switch B8 is the main memory write request signal, signal 22
Is a reception completion signal switched to the signals 24 and 62 by the switch B8, the signal 24 is a data reception completion signal output from the main memory 5 and input to the switch B8, and the signal 62 is output from the write buffer control circuit 2. A data reception completion signal input to the switch B8,
2 is an address at which the address 31 from the CPU 1 is input to the main memory 5 via the switch A7, and 33 is a C
The address at which the address 31 from the PU1 is input to the address register 3 via the switch A7, and 42 is the CPU
Data 41 from 1 is input to the main memory 5 via the switch C9, and 43 is data from the CPU 1 input to the data register 4 via the switch C9.
【００１７】次に、この情報処理装置の動作について説
明する。ＣＰＵ１の低速動作時、つまりその動作周波数
がメインメモリＡ５１の書き込み周波数と同等またはそ
れ以下の場合、ＣＰＵ１が出力する書き込みアドレス３
１を切替器制御回路１０が受けて、書き込み先のアドレ
スがメインメモリＡ５１宛のものと判断されれば、制御
信号１１により切替器Ａ７、切替器Ｂ８、切替器Ｃ９を
制御してライトバッファ６を迂回するようにアドレス、
メインメモリ書き込み要求信号、データの経路をそれぞ
れ選択する。即ち、ＣＰＵ１の出力する信号２１は切替
器Ｂ８により信号２３としてメインメモリ５に入力さ
れ、書き込みアドレス３１は切替器Ａ７によりアドレス
３２としてメインメモリ５に入力され、書き込みデータ
４１は切替器Ｃ９によりデータ４２としてメインメモリ
５に入力される。メインメモリ５は信号２３を受けると
指定されたアドレス３２にデータ４２を書き込み、直ち
に２４を出力する。信号２４は切替器Ｂ８を経由して信
号２２としてＣＰＵ１に入力される。ＣＰＵ１は信号２
２を受けるとメインメモリ５への書き込みが完了したと
判断し、次の動作に移る。Next, the operation of the information processing apparatus will be described. When the CPU 1 operates at a low speed, that is, when the operation frequency is equal to or lower than the write frequency of the main memory A51, the write address 3
1 is received by the switch control circuit 10, and if it is determined that the write destination address is addressed to the main memory A51, the switch A7, the switch B8, and the switch C9 are controlled by the control signal 11 and the write buffer 6 is controlled. Address to bypass the
A main memory write request signal and a data path are selected. That is, the signal 21 output from the CPU 1 is input to the main memory 5 as a signal 23 by the switch B8, the write address 31 is input to the main memory 5 as the address 32 by the switch A7, and the write data 41 is output to the data by the switch C9. 42 is input to the main memory 5. When receiving the signal 23, the main memory 5 writes the data 42 to the designated address 32 and immediately outputs 24. The signal 24 is input to the CPU 1 as the signal 22 via the switch B8. CPU1 is signal 2
Upon receiving the command 2, it is determined that the writing to the main memory 5 is completed, and the operation proceeds to the next operation.
【００１８】一方、ＣＰＵ１の動作周波数が、前記より
高速の場合、即ちメインメモリＡ５１の書き込み速度以
上の場合であって、切替器制御回路１０がＣＰＵ１から
受けた書き込み先のアドレスがメインメモリＡ５１また
はメインメモリＢ５２宛のものと判断されれば、切替器
制御回路１０は制御信号１１により切替器Ａ７、Ｂ８、
Ｃ９を制御してライトバッファ６を使用するようにアド
レス、メインメモリ書き込み制御信号、データをそれぞ
れ制御する。この場合の動作は図３で説明したのと同様
のため説明を省略する。この場合はライトバッファの使
用によるシステムのパフォーマンス向上が期待できる。On the other hand, when the operating frequency of the CPU 1 is higher than the above, that is, when it is higher than the writing speed of the main memory A51, the write destination address received from the CPU 1 by the switch control circuit 10 is the main memory A51 or If it is determined that the signal is destined for the main memory B52, the switch control circuit 10 switches the switches A7, B8,
The address, the main memory write control signal, and the data are controlled so as to use the write buffer 6 by controlling C9. The operation in this case is the same as that described with reference to FIG. In this case, improvement in system performance can be expected by using the write buffer.
【００１９】ＣＰＵ１の動作速度によってライトバッフ
ァ６を使用するメリットが得られるか否かの判断は以下
のようにして行う。通常、図１に示した情報処理装置で
は、メインメモリ５やライトバッファ６等周辺装置を制
御する動作周波数は設計段階においてあらかじめ決めら
れている。メインメモリ５およびライトバッファ６への
アドレス及びデータの書き込みが完了するのに要する必
要サイクル数は、メインメモリ５を実現するために選択
された半導体メモリの性能や、ライトバッファ６の設計
により決まっている。従ってシステムが動作する際には
ＣＰＵ１にとってメインメモリ５及びライトバッファ６
への書き込みに要するサイクル数は既知である。一方Ｃ
ＰＵ１は周辺装置を制御する動作周波数とは独立かつ可
変の動作周波数で動作可能であり、ＣＰＵ１の動作周波
数と周辺装置を制御する動作周波数の比較によりライト
バッファ６を使用するメリットがあるか否かを判断す
る。仮に、メインメモリ５とライトバッファ６が、書き
込みに動作周波数で５サイクルと１サイクルそれぞれ要
するシステムとする。もしＣＰＵ１の動作周波数がライ
トバッファの制御される動作周波数と同じであった場
合、ＣＰＵ１がメインメモリ５とライトバッファ６のそ
れぞれに書き込みを行うためにはそれぞれＣＰＵ１の動
作周波数で５サイクルと１サイクルかかることになり、
この場合ライトバッファを使うメリットが生じる。ま
た、ＣＰＵ１の動作周波数が前記動作周波数より５倍遅
い場合は、ＣＰＵ１がメインメモリ５及びライトバッフ
ァ６に書き込みを行うのに、どちらもＣＰＵ１の動作周
波数で１サイクルで良いことになり、この場合ライトバ
ッファを使うメリットが消失する。一般に情報処理装置
ではＣＰＵが周辺機器にアクセスするタイミングをＲＯ
Ｍ（読み出し専用メモリ）などに書き込んで、この情報
に基づいてＣＰＵと周辺機器間のやりとりを制御する方
法がよく行われており、この中にＣＰＵの動作周波数と
周辺機器を制御する動作周波数を比較し、この結果に基
づいてライトバッファの使用、不使用を切り替えるよう
に制御すればよい。Whether the merit of using the write buffer 6 can be obtained depending on the operation speed of the CPU 1 is determined as follows. Normally, in the information processing apparatus shown in FIG. 1, an operating frequency for controlling peripheral devices such as the main memory 5 and the write buffer 6 is predetermined in a design stage. The number of cycles required to complete the writing of the address and data to the main memory 5 and the write buffer 6 is determined by the performance of the semiconductor memory selected to realize the main memory 5 and the design of the write buffer 6. I have. Therefore, when the system operates, the main memory 5 and the write buffer 6
The number of cycles required to write data to is already known. Meanwhile C
The PU 1 can operate at an operating frequency that is independent and variable from the operating frequency for controlling the peripheral device, and whether or not there is an advantage in using the write buffer 6 by comparing the operating frequency of the CPU 1 with the operating frequency for controlling the peripheral device Judge. It is assumed that the main memory 5 and the write buffer 6 require 5 cycles and 1 cycle at the operating frequency for writing, respectively. If the operating frequency of the CPU 1 is the same as the operating frequency controlled by the write buffer, the CPU 1 needs to write 5 cycles and 1 cycle at the operating frequency of the CPU 1 to write to the main memory 5 and the write buffer 6, respectively. Will be
In this case, there is an advantage in using the write buffer. If the operating frequency of the CPU 1 is five times slower than the operating frequency, the CPU 1 can write to the main memory 5 and the write buffer 6 in one cycle at the operating frequency of the CPU 1. The merit of using the write buffer disappears. Generally, in an information processing apparatus, the timing at which a CPU accesses a peripheral
M (read only memory) or the like, and a method of controlling the exchange between the CPU and the peripheral device based on this information is often performed. In this method, the operating frequency of the CPU and the operating frequency for controlling the peripheral device are included. The comparison may be performed, and based on the result, control may be performed to switch between using and not using the write buffer.
【００２０】（実施の形態２）図２に、実施の形態２に
係る情報処理装置を示す。図１と相違する点は、ＣＰＵ
出力制御信号１２、外部入力制御信号１３、及びメイン
メモリ出力制御信号１４が切替器制御回路１０に供給さ
れ、これらの信号に基づいて制御信号１１を出力してラ
イトバッファの使用、不使用を切り替えるようになされ
ており、基本的な動作は実施の形態１と同様であるが、
実施の形態１に加えてシステム状況に応じた精度よく細
かな制御が可能となる。(Embodiment 2) FIG. 2 shows an information processing apparatus according to Embodiment 2. The difference from FIG. 1 is that the CPU
The output control signal 12, the external input control signal 13, and the main memory output control signal 14 are supplied to the switch control circuit 10, and the control signal 11 is output based on these signals to switch between using and not using the write buffer. The basic operation is the same as in the first embodiment,
In addition to the first embodiment, fine and precise control according to the system status is possible.
【００２１】パワーマネジメント機能によって動的に動
作周波数を変化させるＣＰＵの場合、ＣＰＵ１とメイン
メモリ５との相対速度が変化するため、ＣＰＵ１の動作
周波数を示す情報をＣＰＵ出力制御信号１２として切替
器制御回路１０に入力し、この動作周波数に応じて最適
な制御を行うことができる。また、プログラムによって
ライトバッファの使用、不使用を切り替えるようにＣＰ
Ｕ出力制御信号１２を用いてもよい。In the case of a CPU in which the operating frequency is dynamically changed by the power management function, the relative speed between the CPU 1 and the main memory 5 changes, and information indicating the operating frequency of the CPU 1 is used as a CPU output control signal 12 as a CPU control signal. The signal is input to the circuit 10, and optimal control can be performed according to the operating frequency. Also, the CP is used to switch between using and not using the write buffer according to the program.
The U output control signal 12 may be used.
【００２２】また、システムによってはメインメモリの
構成を変える場合があるが、この場合、構成されるメイ
ンメモリの容量、書き込み速度、またはアドレス範囲を
示す情報の少なくとも一つを外部入力制御信号１３とし
て切替器制御回路１０に入力し、この情報に基づいてメ
インメモリ５の高速メモリと低速メモリの範囲等を変更
して最適な制御をシステムに応じて柔軟に行うことがで
きる。Depending on the system, the configuration of the main memory may be changed. In this case, at least one of the information indicating the capacity of the configured main memory, the writing speed, or the address range is used as the external input control signal 13. The optimum control can be flexibly performed according to the system by inputting the information to the switch control circuit 10 and changing the range of the high-speed memory and the low-speed memory of the main memory 5 based on this information.
【００２３】さらに、メインメモリ５がインテリジェン
トなタイプであれば、メインメモリ５からその容量、書
き込み速度、またはアドレス範囲を示す情報の少なくと
も一つをメインメモリ出力制御信号１４として切替器制
御回路１０に入力し、この情報に基づいてメインメモリ
５の高速メモリと低速メモリの範囲等を変更して最適な
制御をシステムに応じて柔軟に行うことができる。Further, if the main memory 5 is of an intelligent type, at least one of the information indicating its capacity, write speed, or address range is sent from the main memory 5 to the switch control circuit 10 as a main memory output control signal 14. By inputting and changing the range of the high-speed memory and the low-speed memory of the main memory 5 based on this information, optimal control can be flexibly performed according to the system.
【００２４】また、切替器制御回路１０は、ＣＰＵ出力
制御信号１２のみを用いて制御信号１１を生成してもよ
く、外部入力制御信号１３のみを用いて制御信号１１を
生成してもよく、メインメモリ出力制御信号１４のみを
用いて制御信号１１を生成してもよく、あるいはこれら
の信号を組み合わせて制御信号１１を生成してもよい。
なお、以上の実施の形態における情報処理装置は、一般
に集積回路として実現され、その全てあるいは一部が集
積回路として実現される。The switch control circuit 10 may generate the control signal 11 using only the CPU output control signal 12, or may generate the control signal 11 using only the external input control signal 13. The control signal 11 may be generated using only the main memory output control signal 14, or the control signal 11 may be generated by combining these signals.
Note that the information processing apparatus according to the above-described embodiments is generally realized as an integrated circuit, and all or a part of the information processing apparatus is realized as an integrated circuit.
【００２５】[0025]
【発明の効果】本発明によれば、書き込み先のメインメ
モリの書き込み速度に応じて合理的にライトバッファの
使用、不使用を切り替え、パフォーマンスの向上と低消
費電力化を図ることができる。つまり、メインメモリの
低速メモリに書き込みを行う場合には、ライトバッファ
を介して従来通りシステムを高いパフォーマンスで動作
させることができると共に、メインメモリの高速メモリ
に書き込みを行う場合には、ライトバッファを迂回し、
直接メインメモリに書き込みを行うため、通常ならライ
トバッファで消費されるクロックと電力を削減すること
ができ、高速化と低消費電力化を図ることができる。According to the present invention, the use / non-use of the write buffer can be rationally switched in accordance with the write speed of the write destination main memory, and the performance can be improved and the power consumption can be reduced. In other words, when writing to the low-speed memory of the main memory, the system can be operated with high performance through the write buffer as before, and when writing to the high-speed memory of the main memory, the write buffer can be used. Detour,
Since writing is performed directly in the main memory, the clock and power that would otherwise be consumed by the write buffer can be reduced, and higher speed and lower power consumption can be achieved.
【図１】本実施の形態１の情報処理装置を示す図であ
る。FIG. 1 is a diagram illustrating an information processing apparatus according to a first embodiment.
【図２】本実施の形態２の情報処理装置を示す図であ
る。FIG. 2 is a diagram illustrating an information processing apparatus according to a second embodiment;
【図３】従来のライトスルー方式のライトバッファを説
明するための図である。FIG. 3 is a diagram for explaining a conventional write-through type write buffer.
１ ＣＰＵ ２ ライトバッファ制御回路 ３ アドレスレジスタ ４ データレジスタ ５ メインメモリ ６ ライトバッファ ７ 切替器Ａ ８ 切替器Ｂ ９ 切替器Ｃ １０ 切替器制御回路 DESCRIPTION OF SYMBOLS 1 CPU 2 Write buffer control circuit 3 Address register 4 Data register 5 Main memory 6 Write buffer 7 Switch A 8 Switch B 9 Switch C 10 Switch control circuit
Claims (6)
記メインメモリとの間にライトバッファとを有する情報
処理装置において、 前記メインメモリは、第１メインメモリと第１メインメ
モリより書き込み速度の遅い第２メインメモリとからな
り、 前記ＣＰＵが前記ライトバッファを介さずに第１メイン
メモリにデータを直接書き込む第１モードと前記ＣＰＵ
が前記ライトバッファを介して第２メインメモリにデー
タを書き込む第２モードとを前記メインメモリの書き込
み先のアドレスに応じて切り替える切替手段を有するこ
とを特徴とする情報処理装置。1. An information processing apparatus having a CPU, a main memory, and a write buffer between the CPU and the main memory, wherein the main memory has a first main memory and a write speed lower than the first main memory. A first mode in which the CPU directly writes data to the first main memory without passing through the write buffer;
An information processing apparatus, comprising: a switching unit that switches between a second mode in which data is written to a second main memory via the write buffer in accordance with an address of a write destination of the main memory.
メインメモリまたは前記ライトバッファへの書き込み要
求信号、及び第１メインメモリまたは前記ライトバッフ
ァから前記ＣＰＵへのデータ受け取り完了信号を切り替
えることを特徴とする請求項１記載の情報処理装置。2. The method according to claim 1, wherein the switching unit is configured to output a first signal from the CPU.
2. The information processing apparatus according to claim 1, wherein a signal for requesting writing to a main memory or the write buffer and a signal for completing data reception from the first main memory or the write buffer to the CPU are switched.
メインメモリまたは前記ライトバッファへのアドレス経
路、及び前記ＣＰＵからの第１メインメモリまたは前記
ライトバッファへのデータ経路を切り替えることを特徴
とする請求項２記載の情報処理装置。3. The method according to claim 1, wherein the switching unit is configured to output a first signal from the CPU.
3. The information processing apparatus according to claim 2, wherein an address path to a main memory or the write buffer and a data path from the CPU to the first main memory or the write buffer are switched.
号を出力する切替手段制御手段を有し、前記ＣＰＵから
のＣＰＵ動作速度を示すＣＰＵ出力制御信号に基づいて
前記制御手段が制御されることを特徴とする請求項１記
載の情報処理装置。4. A switching means control means for outputting a control signal for switching the switching means, wherein the control means is controlled based on a CPU output control signal indicating a CPU operating speed from the CPU. The information processing apparatus according to claim 1, wherein:
号を出力する切替手段制御手段を有し、前記メインメモ
リの容量、書き込み速度、またはアドレス範囲の少なく
とも一つを示す外部入力制御信号に基づいて前記制御手
段が制御されることを特徴とする請求項１記載の情報処
理装置。5. A switching means control means for outputting a control signal for switching the switching means, based on an external input control signal indicating at least one of a capacity, a writing speed, and an address range of the main memory. The information processing apparatus according to claim 1, wherein the control unit is controlled.
号を出力する切替手段制御手段を有し、前記メインメモ
リからの前記メインメモリの容量、書き込み速度、また
はアドレス範囲の少なくとも一つを示す出力制御信号に
基づいて前記制御手段が制御されることを特徴とする請
求項１記載の情報処理装置。6. An output control unit that includes a switching unit control unit that outputs a control signal for switching the switching unit, and that indicates at least one of a capacity of the main memory, a writing speed, and an address range from the main memory. 2. The information processing apparatus according to claim 1, wherein the control unit is controlled based on a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113080A JPH11306073A (en) | 1998-04-23 | 1998-04-23 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113080A JPH11306073A (en) | 1998-04-23 | 1998-04-23 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306073A true JPH11306073A (en) | 1999-11-05 |
Family
ID=14602984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113080A Pending JPH11306073A (en) | 1998-04-23 | 1998-04-23 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306073A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399308C (en) * | 2005-04-29 | 2008-07-02 | 扬智科技股份有限公司 | Data processing system with two modes excuted independently and mutually |
| US7924601B2 (en) | 2007-03-28 | 2011-04-12 | Fujitsu Limited | Resistive memory and data write-in method |
-
1998
- 1998-04-23 JP JP10113080A patent/JPH11306073A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399308C (en) * | 2005-04-29 | 2008-07-02 | 扬智科技股份有限公司 | Data processing system with two modes excuted independently and mutually |
| US7924601B2 (en) | 2007-03-28 | 2011-04-12 | Fujitsu Limited | Resistive memory and data write-in method |
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