JP3429037B2 - Ａｔｍセルヘッダにおけるエラー検出および補正方法および装置 - Google Patents

Ａｔｍセルヘッダにおけるエラー検出および補正方法および装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、直列データ流における
ｎ個のビットの直列から並列に変換され、もとのクロッ
ク速度よりもｎ倍低いクロック速度を有するｎビットの
並列データフォーマットが得られるＡＴＭ（非同期転送
モード）セルヘッダ中のエラーの検出および補正方法お
よび装置に関する。本発明は、デジタル通信システムに
適用される。
【０００２】
【従来の技術】このタイプのシステムにおいて、通常、
情報を保護するためにいわゆるセルヘッダにおける数個
の特別のビットを付加する。ＣＣＩＴＴ勧告Ｇ．７０
７、Ｇ．７０８およびＧ．７０９の場合において、冗長
情報の第５バイトはＡＴＭセルヘッダにおける４個の最
初のバイトに付加される。この第５バイトは保護バイト
と呼ばれ、多項式ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によっ
て生成される循環コード（40，32）による循環コード化
によって生成される。
【０００３】エラーのない最初の情報を引き出すため、
これらの循環コードは復調されなければならない。循環
コードの復調方法の１つは、文献（1961年にニューヨー
クおよびロンドンでMassachusetts Institute of Techn
oogyおよびJohn Wiley & Sons,Inc., によって発行され
たW.W. Peterson 氏による「Error Correcting Codes」
の第201 乃至204 頁）に開示されている。
【０００４】その方法は、直列データ入力を有するメガ
ビットデコーダに基づいた除算回路および同時に記憶レ
ジスタにコード化されたデータベクトルを供給すること
である。
【０００５】シフトレジスタを含む除算回路は、シンド
ロームと発生されると仮定されるエラーパターンの間に
１対１の対応が存在するようにいわゆる「シンドロー
ム」を計算する。シフトレジスタの出力に接続される結
合論理回路は、除算回路から得られるシンドロームが記
憶レジスタを出る次のビットにおけるエラーを有するエ
ラーパターンに対応する場合にのみ、その出力で「１」
を有するように設計される。
【０００６】特定の場合に関して、正しい復調に関する
初期値を最初に含まなければならない記憶レジスタは、
前述のＣＣＩＴＴ勧告によって使用される多項式発生器
におけるシフトレジスタの初期値に対応する「０」に全
レジスタを設定する。
【０００７】除算回路の出力は、次のマトリックス形態
で表されることができる。
【０００８】Ｓts+1＝Ｔ・Ｓts＋Ｕts ここで、Ｓtsは、除算回路におけるシフトレジスタから
のコードベクトルの出力であり、Ｓts+1は、時間ts+1の
コードベクトルの出力であり、Ｔは、直列除算回路（変
換マトリックス）のコード変換を表す方形マトリックス
であり、Ｕtsは、時間ｔｓにおけるのシフトレジスタへ
の入力ベクトルである。
【０００９】この組織的な方法は、２進データ率と同じ
率で作用し、現在の入力に対応しているシンドロームを
その出力で生成する。
【００１０】
【発明が解決しようとする課題】次第に加速する速度で
動作する現在の通信システムに使用される集積技術のタ
イプの制限に加えて、直列でこのタイプの方法の主な欠
点は、現在の速度あるいは近未来に予測される速度で直
列に動作する装置のパワー消費が実際に容認できないレ
ベルに達する可能性があることである。
【００１１】それ故、克服すべき技術的問題は、全パワ
ー消費を減少させ、ＡＴＭセルヘッダにおけるエラー検
出および補正機能を実行するデジタル回路の動作周波数
を低下させることである。
【００１２】
【課題を解決するための手段】前述の欠点を克服するた
め、本発明は次の関数関係によってＡＴＭセルヘッダに
おける並列入力データからのシンドロームワードの生成
を実行することを特徴とする。
【００１３】Ｓｔｐ＋１＝Ｔｎ・Ｓｔｐ＋Ｕｔｐ ここで、Ｔｎは、直列変換マトリックスのｎ乗であり、
Ｕｔｐは、時間ｔｐのｎビット入力データベクトルであ
り、Ｓｔｐは、時間ｔｐのシンドロームワードであり、
Ｓｔｐ＋１は、時間ｔｐ＋１のシンドロームワードであ
り、発生されたシンドロームワードは次のｎビット並列
フォーマットを有する各ＡＴＭセルのヘッダに関して指
示する。
【００１４】 ・エラーが検出されない ・１以上のエラーが検出される ・１つのエラーのみが検出されるときにエラービットが
補正される ここに記載された方法は、ｎビット並列フォーマットを
有するＡＴＭセルヘッダが、シンドロームワードが完成
されるまで遅延され、エラー補正処理が生成されたシン
ドロームにしたがって実行されることを特徴とする。
【００１５】任意に、外部への個々の指示は、エラーが
検出されず、１以上のエラーが検出され、またはエラー
が補正されることを示すように生成される。
【００１６】請求項４およびそれに従属する請求項に記
載された装置は本発明の方法を実行する。
【００１７】前述された方法および装置によって、直列
データ速度が非常に高く（すなわち、ＥＣＬの代りにＣ
ＭＯＳ）、または低い動作周波数のためにパワー消費に
おける減少が容易であるときに安価な技術を使用する可
能性のような顕著な利点が得られる。
【００１８】
【実施例】図１のフローチャートは、本発明に使用され
る方法におけるステップを示す。情報は、ＡＴＭセルを
形成する直列のデータ流として受信される。
【００１９】直列のデータ流１から構成されるＡＴＭセ
ルは、直列並列変換２によってｎビット並列データフォ
ーマットに変化される。この後、シンドロームワード３
はＡＴＭセルヘッダのｎビット並列データフォーマット
から生成される。生成されたシンドロームワードと並列
入力データの間の関係は８個のビットを使用する場合に
関して後に説明されるが、ｎの任意の値に一般化され
る。
【００２０】全体のＡＴＭセルヘッダがシンドローム生
成器を通過しているとき、ワードはエラーが発生しない
こと、１つのみのエラーが発生すること、あるいは１つ
のみのエラーが発生するときに補正されるエラービット
の位置を示す。加えて、ｎビットの並列データフォーマ
ットを有するＡＴＭセルは、シンドロームワードが利用
され、必要とされるときに上記シンドロームワードを考
慮してエラー補正５が実行されるまで遅延される４。
【００２１】結果として、補正されたＡＴＭセルヘッダ
は、必要とされるときにシンドロームワードによって得
られる６。また、外部への個々の指示７は実行される検
出および補正の結果から生成されることができる。
【００２２】図２のブロック図は本発明を実行する装置
を示し、それにおけるｎビット並列データバス16は直列
並列変換器９によって直列データフォーマット14を有す
るＡＴＭセルヘッダから得られ、並列データ信号通信率
は直列データ流14の１／ｎの低い値である。
【００２３】直列データクロック13は周波数分割器８に
おいてｎによって分割され、装置における全ての後続す
るデジタル回路の作動周波数である並列データクロック
15が得られる。
【００２４】装置は、シンドロームワード20を生成する
手段10を有する。それらは、伝送部分に予め反転された
これらのビットの反転27を指示するために、並列データ
クロック15、ｎビット並列データバス16、手段10の初期
値を設定する初期設定信号17、それからシンドロームワ
ード20が計算されなければならないＡＴＭセルビットを
指示するＡＴＭセルヘッダ指示信号18、およびＡＴＭセ
ルヘッダ19における最後の８個のビットの指示信号を受
信する。
【００２５】ｎ＝８である特定の場合におけるシンドロ
ームワード20を生成するこれらの手段は多項式ｇ（Ｘ）
＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって定められる除算回路に連
続的に８回直列データ流14を数学的に適用することに基
づき、変換マトリックスは次の通りである。
【００２６】
【数１】 数学的に、上記演算が８個の入力ビットの除算回路に等
価であると考えられる。ここで、変換マトリックスは次
の通りである。
【００２７】
【数２】 この除算回路の出力は次のマトリックス形態で表される
ことができる。
【００２８】Ｓtp+1＝Ｔ8 ・Ｓtp＋Ｕtp ここで、Ｓtpは、並列データクロック15の時間ｔｐの８
ビット中間シンドロームワードであり、Ｓtp+1は、並列
データクロック15の次の期間における８ビット中間シン
ドロームワードであり、Ｕtpは、シンドロームワード20
を生成する手段10への８ビット入力ベクトルであり、Ｔ
8 は予め与えられており、並列データクロックの２つの
連続的なサイクル間の中間シンドロームワードに関連す
る並列除算回路の変換マトリックスに対応し、論理関数
で次のように表されることができる。
【００２９】 （Ｓ8 ）t+1 ＝（Ｓ8 ）t ＋（Ｓ7 ）t ＋（Ｓ6 ）t ＋ Ｕ8 （Ｓ7 ）t+1 ＝（Ｓ7 ）t ＋（Ｓ6 ）t ＋（Ｓ5 ）t ＋ Ｕ7 （Ｓ6 ）t+1 ＝（Ｓ6 ）t ＋（Ｓ5 ）t ＋（Ｓ4 ）t ＋ Ｕ6 （Ｓ5 ）t+1 ＝（Ｓ5 ）t ＋（Ｓ4 ）t ＋（Ｓ3 ）t ＋ Ｕ5 （Ｓ4 ）t+1 ＝（Ｓ8 ）t ＋（Ｓ4 ）t ＋（Ｓ3 ）t ＋（Ｓ2 ）t ＋Ｕ4 （Ｓ3 ）t+1 ＝（Ｓ7 ）t ＋（Ｓ3 ）t ＋（Ｓ2 ）t ＋（Ｓ1 ）t ＋Ｕ3 （Ｓ2 ）t+1 ＝（Ｓ7 ）t ＋（Ｓ2 ）t ＋（Ｓ1 ）t ＋ Ｕ2 （Ｓ1 ）t+1 ＝（Ｓ8 ）t ＋（Ｓ7 ）t ＋（Ｓ1 ）t ＋ Ｕ1 ここで、＋の記号はモジューロ−２の和を示す。
【００３０】好ましい物理的構成は図３の参照符号26の
下に示されている。
【００３１】これらの手段26へのＡＴＭセルヘッダにお
ける５個のビットの入力後、シンドロームワード20は次
の通りである。
【００３２】 シンドローム エラービット S1 S2 S3 S4 S5 S6 S7 S8 ０ ０ ０ ０ ０ ０ ０ ０ エラーのないヘッダ １ ０ ０ ０ ０ ０ ０ ０ ビット１ ０ １ ０ ０ ０ ０ ０ ０ ビット２ ０ ０ １ ０ ０ ０ ０ ０ ビット３ ０ ０ ０ １ ０ ０ ０ ０ ビット４ ０ ０ ０ ０ １ ０ ０ ０ ビット５ ０ ０ ０ ０ ０ １ ０ ０ ビット６ ０ ０ ０ ０ ０ ０ １ ０ ビット７ ０ ０ ０ ０ ０ ０ ０ １ ビット８ １ １ １ ０ ０ ０ ０ ０ ビット９ ０ １ １ １ ０ ０ ０ ０ ビット１０ ０ ０ １ １ １ ０ ０ ０ ビット１１ ０ ０ ０ １ １ １ ０ ０ ビット１２ ０ ０ ０ ０ １ １ １ ０ ビット１３ ０ ０ ０ ０ ０ １ １ １ ビット１４ １ １ １ ０ ０ ０ １ １ ビット１５ １ ０ ０ １ ０ ０ ０ １ ビット１６ １ ０ １ ０ １ ０ ０ ０ ビット１７ ０ １ ０ １ ０ １ ０ ０ ビット１８ ０ ０ １ ０ １ ０ １ ０ ビット１９ ０ ０ ０ １ ０ １ ０ １ ビット２０ １ １ １ ０ １ ０ １ ０ ビット２１ ０ １ １ １ ０ １ ０ １ ビット２２ １ １ ０ １ １ ０ １ ０ ビット２３ ０ １ １ ０ １ １ ０ １ ビット２４ １ １ ０ １ ０ １ １ ０ ビット２５ ０ １ １ ０ １ ０ １ １ ビット２６ １ １ ０ １ ０ １ ０ １ ビット２７ １ ０ ０ ０ １ ０ １ ０ ビット２８ ０ １ ０ ０ ０ １ ０ １ ビット２９ １ １ ０ ０ ０ ０ １ ０ ビット３０ ０ １ １ ０ ０ ０ ０ １ ビット３１ １ １ ０ １ ０ ０ ０ ０ ビット３２ ０ １ １ ０ １ ０ ０ ０ ビット３３ ０ ０ １ １ ０ １ ０ ０ ビット３４ ０ ０ ０ １ １ ０ １ ０ ビット３５ ０ ０ ０ ０ １ １ ０ １ ビット３６ １ １ １ ０ ０ １ １ ０ ビット３７ ０ １ １ １ ０ ０ １ １ ビット３８ １ １ ０ １ １ ０ ０ １ ビット３９ １ ０ ０ ０ １ １ ０ ０ ビット４０ 任意の別のコード １以上のエラービット さらに、図２には遅延回路11が示されており、その目的
はシンドロームワード20が並列データクロックの５個の
サイクルの場合において利用できるまでＡＴＭセルを遅
延することであり、遅延回路11は遅延された８ビット並
列データバス21を得るために８ビット並列データバス16
および並列データクロック15を受信する。
【００３３】図２に示される装置は、前述の表にしたが
ってＡＴＭセルヘッダを補正し、遅延された８ビット並
列データバス12およびシンドロームワード20を受信し、
必要とされるとき補正されたＡＴＭセルヘッダおよび任
意に次の３つの制御信号を得るエラー補正手段12を含
む。なお図２において22はエラーのない指示信号、23は
補正されたエラー指示信号、24は１以上のエラー指示信
号である。
【図面の簡単な説明】
【図１】本発明に使用される方法のフローチャート。
【図２】本発明を実行する装置のブロック図。
【図３】本発明によるシンドロームワードを生成する手
段の好ましい構成図。
【符号の説明】
１…直列データ流，２…並列変換，３…シンドロームワ
ード，４…遅延，５…エラー補正処理，７…指示。
フロントページの続き (72)発明者 カルメン・マリア・レクリカ・カベリョ スペイン国、39009 サンタンデル、ク ワルト・イ、カレ・カスティリャ 59 (56)参考文献 特開 平４−297164（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00 H04L 12/56 H03M 13/00

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 直列並列変換が直列データ流中のｎ個の
    ビットについて行われ、もとの１／ｎ倍の低いクロック
    速度を有するｎビット並列データフォーマットを得るＡ
    ＴＭセルヘッダにおけるエラー検出および補正方法にお
    いて、 次の関係式にしたがりてＡＴＭセルヘッダにおいて並列
    入力データからのシンドロームワードの生成を実行し、 Ｓｔｐ＋１＝Ｔｎ・Ｓｔｐ＋Ｕｔｐ ここで、Ｔｎは、直列変換マトリックスのｎ乗であり、
    Ｕｔｐは、時間ｔｐにおけるｎビット入力データベクト
    ルであり、Ｓｔｐは、時間ｔｐのシンドロームワードで
    あり、Ｓｔｐ＋１は、時間ｔｐ＋１のシンドロームワー
    ドであり、 生成されたシンドロームワードは、エラーが検出され
    ず、または１以上のエラーが検出され、または１つのエ
    ラーのみが検出される時にエラービットが補正されるｎ
    ビット並列フォーマットを有する各ＡＴＭセルのヘッダ
    を示すことを特徴とするＡＴＭセルヘッダにおけるエラ
    ー検出および補正方法。
  2. 【請求項２】 ｎビット並列フォーマットを有するＡＴ
    Ｍセルヘッダは、シンドロームワードが完成されるまで
    遅延され、エラー補正処理が生成されたシンドロームワ
    ードにしたがって実行され、必要とされるときにシンド
    ロームワードにしたがって補正されたＡＴＭセルヘッダ
    を得ることを特徴とする請求項１記載のＡＴＭセルヘッ
    ダにおけるエラー検出および補正方法。
  3. 【請求項３】 外部への個々の指示は、エラーが検出さ
    れず、または１以上のエラーが検出され、または１つの
    エラーのみが補正されることを示すように生成されるこ
    とを特徴とする請求項１記載のＡＴＭセルヘッダにおけ
    るエラー検出および補正方法。
  4. 【請求項４】 直列データ信号に応答しｎビット並列デ
    ータ信号を提供する直列並列変換器と、直列データクロ
    ック信号に応答しｎビット並列データクロック信号を提
    供する周波数分割器とを有し、直列並列変換が直列デー
    タ信号のｎビットについて行われ、直列データ信号の入
    力クロック速度よりｎ倍低いクロック速度でｎビット並
    列データ信号を得る、請求項１に従うＡＴＭセルヘッダ
    信号のエラー検出および補正装置において、ｎビット並
    列データバスに応答し、また初 期値をシンドロームワー
    ド生成手段に設定する初期化制御信号に応答し、さらに
    前記シンドロームワード生成手段のクロック速度信号を
    設定する並列データクロック信号に応答し、以下の関数
    関係でシンドロームワード信号を提供するシンドローム
    ワード生成手段を含むことを特徴とするＡＴＭセルヘッ
    ダ信号のエラー検出および補正装置 Ｓ ｔｐ＋１ ＝Ｔ ｎ ・Ｓ ｔｐ ＋Ｕ ｔｐ ここで、Ｔ ｎ は、直列変換マトリックス信号のｎ乗であ
    り、Ｕ ｔｐ は、時間ｔｐにおけるｎビット入力データベ
    クトル信号であり、Ｓ ｔｐ は、時間ｔｐのシンドローム
    ワード信号であり、Ｓ ｔｐ＋１ は、時間ｔｐ＋１のシン
    ドロームワード信号である。
  5. 【請求項５】 シンドロームワード生成手段はシンドロ
    ームワードが得られねばならないビットを指示するため
    のＡＴＭセルヘッダ指示信号も受信することを特徴とす
    る請求項４記載のＡＴＭセルヘッダ信号のエラーの検出
    および補正装置。
  6. 【請求項６】 ｎビット並列データバスおよび並列デー
    タクロックを受信し、受信されたＡＴＭセルヘッダのシ
    ンドロームワードを得るのに必要な時間だけ遅延される
    ｎビット並列データバスを生成する遅延回路と、 シンドロームワードおよび遅延されたｎビット並列デー
    タバスを受信し、生成されたシンドロームワードに含ま
    れる指示にしたがってＡＴＭセルヘッダをそれらの出力
    で得るエラー補正手段とを具備し、それはエラーが検出
    されず、または１以上のエラーが検出され、または１つ
    のエラーのみが補正されることを示す個々の指示とを含
    むことを特徴とする請求項４記載のＡＴＭセルヘッダ信
    号のエラー検出および補正装置。
  7. 【請求項７】 シンドロームワードを生成する手段が、
    伝送部分において予め反転されるこれらのビットの反転
    のためにＡＴＭセルヘッダにおける最後の８個のビット
    の指示信号を受信することを特徴とする請求項５記載の
    ＡＴＭセルヘッダ信号のエラー検出および補正装置。
  8. 【請求項８】 ビット数がｎ＝８であるときにシンドロ
    ームワードを生成する手段が次の論理関数を満たし、 （Ｓ８）ｔ＋１＝（Ｓ８）ｔ＋（Ｓ７）ｔ＋（Ｓ６）ｔ＋ Ｕ８ （Ｓ７）ｔ＋１＝（Ｓ７）ｔ＋（Ｓ６）ｔ＋（Ｓ５）ｔ＋ Ｕ７ （Ｓ６）ｔ＋１＝（Ｓ６）ｔ＋(Ｓ５）ｔ＋（Ｓ４）ｔ＋ Ｕ６ （Ｓ５）ｔ＋１＝（Ｓ５）ｔ＋（Ｓ４）ｔ＋（Ｓ３）ｔ＋ Ｕ５ （Ｓ４）ｔ＋１＝（Ｓ８）ｔ＋（Ｓ４）ｔ＋（Ｓ３）ｔ＋（Ｓ２）ｔ＋ Ｕ４ （Ｓ３）ｔ＋１＝（Ｓ７）ｔ＋（Ｓ３）ｔ＋（Ｓ２）ｔ＋（Ｓ１）ｔ ＋ Ｕ３ （Ｓ２）ｔ＋１＝（Ｓ７）ｔ＋（Ｓ２）ｔ＋（Ｓ１）ｔ＋ Ｕ２ （Ｓ１）ｔ＋１＝（Ｓ８）ｔ＋（Ｓ７）ｔ＋（Ｓ１）ｔ＋ Ｕ１ ここで、記号＋はモジューロ−２の和を示し、（Ｓｉ）
    ｔは、中間の計算の時間ｔのシンドロームワードのｉ番
    目のビットであり、（Ｓｉ）ｔ＋１は、中間の計算の次
    の期間ｔ＋１におけるシンドロームワードのｉ番目のビ
    ットであり、Ｕｉは、シンドロームワードを生成する手
    段に供給されるｎビット並列データバスのｉ番目のビッ
    トであることを特徴とする請求項５記載のＡＴＭセルヘ
    ッダ信号のエラー検出および補正装置。
JP30068393A 1992-11-30 1993-11-30 Ａｔｍセルヘッダにおけるエラー検出および補正方法および装置 Expired - Fee Related JP3429037B2 (ja)

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ES09202433A ES2068105B1 (es) 1992-11-30 1992-11-30 Metodo y dispositivo de deteccion y correccion de errores en cabeceras de celulas atm.
ES9202433 1992-11-30

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