JP3429037B2 - Atmセルヘッダにおけるエラー検出および補正方法および装置 - Google Patents
Atmセルヘッダにおけるエラー検出および補正方法および装置Info
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- Error Detection And Correction (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Detection And Correction Of Errors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、直列データ流における
n個のビットの直列から並列に変換され、もとのクロッ
ク速度よりもn倍低いクロック速度を有するnビットの
並列データフォーマットが得られるATM(非同期転送
モード)セルヘッダ中のエラーの検出および補正方法お
よび装置に関する。本発明は、デジタル通信システムに
適用される。
n個のビットの直列から並列に変換され、もとのクロッ
ク速度よりもn倍低いクロック速度を有するnビットの
並列データフォーマットが得られるATM(非同期転送
モード)セルヘッダ中のエラーの検出および補正方法お
よび装置に関する。本発明は、デジタル通信システムに
適用される。
【0002】
【従来の技術】このタイプのシステムにおいて、通常、
情報を保護するためにいわゆるセルヘッダにおける数個
の特別のビットを付加する。CCITT勧告G.70
7、G.708およびG.709の場合において、冗長
情報の第5バイトはATMセルヘッダにおける4個の最
初のバイトに付加される。この第5バイトは保護バイト
と呼ばれ、多項式g(X)=X8 +X2 +X+1によっ
て生成される循環コード(40,32)による循環コード化
によって生成される。
情報を保護するためにいわゆるセルヘッダにおける数個
の特別のビットを付加する。CCITT勧告G.70
7、G.708およびG.709の場合において、冗長
情報の第5バイトはATMセルヘッダにおける4個の最
初のバイトに付加される。この第5バイトは保護バイト
と呼ばれ、多項式g(X)=X8 +X2 +X+1によっ
て生成される循環コード(40,32)による循環コード化
によって生成される。
【0003】エラーのない最初の情報を引き出すため、
これらの循環コードは復調されなければならない。循環
コードの復調方法の1つは、文献(1961年にニューヨー
クおよびロンドンでMassachusetts Institute of Techn
oogyおよびJohn Wiley & Sons,Inc., によって発行され
たW.W. Peterson 氏による「Error Correcting Codes」
の第201 乃至204 頁)に開示されている。
これらの循環コードは復調されなければならない。循環
コードの復調方法の1つは、文献(1961年にニューヨー
クおよびロンドンでMassachusetts Institute of Techn
oogyおよびJohn Wiley & Sons,Inc., によって発行され
たW.W. Peterson 氏による「Error Correcting Codes」
の第201 乃至204 頁)に開示されている。
【0004】その方法は、直列データ入力を有するメガ
ビットデコーダに基づいた除算回路および同時に記憶レ
ジスタにコード化されたデータベクトルを供給すること
である。
ビットデコーダに基づいた除算回路および同時に記憶レ
ジスタにコード化されたデータベクトルを供給すること
である。
【0005】シフトレジスタを含む除算回路は、シンド
ロームと発生されると仮定されるエラーパターンの間に
1対1の対応が存在するようにいわゆる「シンドロー
ム」を計算する。シフトレジスタの出力に接続される結
合論理回路は、除算回路から得られるシンドロームが記
憶レジスタを出る次のビットにおけるエラーを有するエ
ラーパターンに対応する場合にのみ、その出力で「1」
を有するように設計される。
ロームと発生されると仮定されるエラーパターンの間に
1対1の対応が存在するようにいわゆる「シンドロー
ム」を計算する。シフトレジスタの出力に接続される結
合論理回路は、除算回路から得られるシンドロームが記
憶レジスタを出る次のビットにおけるエラーを有するエ
ラーパターンに対応する場合にのみ、その出力で「1」
を有するように設計される。
【0006】特定の場合に関して、正しい復調に関する
初期値を最初に含まなければならない記憶レジスタは、
前述のCCITT勧告によって使用される多項式発生器
におけるシフトレジスタの初期値に対応する「0」に全
レジスタを設定する。
初期値を最初に含まなければならない記憶レジスタは、
前述のCCITT勧告によって使用される多項式発生器
におけるシフトレジスタの初期値に対応する「0」に全
レジスタを設定する。
【0007】除算回路の出力は、次のマトリックス形態
で表されることができる。
で表されることができる。
【0008】Sts+1=T・Sts+Uts
ここで、Stsは、除算回路におけるシフトレジスタから
のコードベクトルの出力であり、Sts+1は、時間ts+1の
コードベクトルの出力であり、Tは、直列除算回路(変
換マトリックス)のコード変換を表す方形マトリックス
であり、Utsは、時間tsにおけるのシフトレジスタへ
の入力ベクトルである。
のコードベクトルの出力であり、Sts+1は、時間ts+1の
コードベクトルの出力であり、Tは、直列除算回路(変
換マトリックス)のコード変換を表す方形マトリックス
であり、Utsは、時間tsにおけるのシフトレジスタへ
の入力ベクトルである。
【0009】この組織的な方法は、2進データ率と同じ
率で作用し、現在の入力に対応しているシンドロームを
その出力で生成する。
率で作用し、現在の入力に対応しているシンドロームを
その出力で生成する。
【0010】
【発明が解決しようとする課題】次第に加速する速度で
動作する現在の通信システムに使用される集積技術のタ
イプの制限に加えて、直列でこのタイプの方法の主な欠
点は、現在の速度あるいは近未来に予測される速度で直
列に動作する装置のパワー消費が実際に容認できないレ
ベルに達する可能性があることである。
動作する現在の通信システムに使用される集積技術のタ
イプの制限に加えて、直列でこのタイプの方法の主な欠
点は、現在の速度あるいは近未来に予測される速度で直
列に動作する装置のパワー消費が実際に容認できないレ
ベルに達する可能性があることである。
【0011】それ故、克服すべき技術的問題は、全パワ
ー消費を減少させ、ATMセルヘッダにおけるエラー検
出および補正機能を実行するデジタル回路の動作周波数
を低下させることである。
ー消費を減少させ、ATMセルヘッダにおけるエラー検
出および補正機能を実行するデジタル回路の動作周波数
を低下させることである。
【0012】
【課題を解決するための手段】前述の欠点を克服するた
め、本発明は次の関数関係によってATMセルヘッダに
おける並列入力データからのシンドロームワードの生成
を実行することを特徴とする。
め、本発明は次の関数関係によってATMセルヘッダに
おける並列入力データからのシンドロームワードの生成
を実行することを特徴とする。
【0013】Stp+1=Tn・Stp+Utp
ここで、Tnは、直列変換マトリックスのn乗であり、
Utpは、時間tpのnビット入力データベクトルであ
り、Stpは、時間tpのシンドロームワードであり、
Stp+1は、時間tp+1のシンドロームワードであ
り、発生されたシンドロームワードは次のnビット並列
フォーマットを有する各ATMセルのヘッダに関して指
示する。
Utpは、時間tpのnビット入力データベクトルであ
り、Stpは、時間tpのシンドロームワードであり、
Stp+1は、時間tp+1のシンドロームワードであ
り、発生されたシンドロームワードは次のnビット並列
フォーマットを有する各ATMセルのヘッダに関して指
示する。
【0014】
・エラーが検出されない
・1以上のエラーが検出される
・1つのエラーのみが検出されるときにエラービットが
補正される ここに記載された方法は、nビット並列フォーマットを
有するATMセルヘッダが、シンドロームワードが完成
されるまで遅延され、エラー補正処理が生成されたシン
ドロームにしたがって実行されることを特徴とする。
補正される ここに記載された方法は、nビット並列フォーマットを
有するATMセルヘッダが、シンドロームワードが完成
されるまで遅延され、エラー補正処理が生成されたシン
ドロームにしたがって実行されることを特徴とする。
【0015】任意に、外部への個々の指示は、エラーが
検出されず、1以上のエラーが検出され、またはエラー
が補正されることを示すように生成される。
検出されず、1以上のエラーが検出され、またはエラー
が補正されることを示すように生成される。
【0016】請求項4およびそれに従属する請求項に記
載された装置は本発明の方法を実行する。
載された装置は本発明の方法を実行する。
【0017】前述された方法および装置によって、直列
データ速度が非常に高く(すなわち、ECLの代りにC
MOS)、または低い動作周波数のためにパワー消費に
おける減少が容易であるときに安価な技術を使用する可
能性のような顕著な利点が得られる。
データ速度が非常に高く(すなわち、ECLの代りにC
MOS)、または低い動作周波数のためにパワー消費に
おける減少が容易であるときに安価な技術を使用する可
能性のような顕著な利点が得られる。
【0018】
【実施例】図1のフローチャートは、本発明に使用され
る方法におけるステップを示す。情報は、ATMセルを
形成する直列のデータ流として受信される。
る方法におけるステップを示す。情報は、ATMセルを
形成する直列のデータ流として受信される。
【0019】直列のデータ流1から構成されるATMセ
ルは、直列並列変換2によってnビット並列データフォ
ーマットに変化される。この後、シンドロームワード3
はATMセルヘッダのnビット並列データフォーマット
から生成される。生成されたシンドロームワードと並列
入力データの間の関係は8個のビットを使用する場合に
関して後に説明されるが、nの任意の値に一般化され
る。
ルは、直列並列変換2によってnビット並列データフォ
ーマットに変化される。この後、シンドロームワード3
はATMセルヘッダのnビット並列データフォーマット
から生成される。生成されたシンドロームワードと並列
入力データの間の関係は8個のビットを使用する場合に
関して後に説明されるが、nの任意の値に一般化され
る。
【0020】全体のATMセルヘッダがシンドローム生
成器を通過しているとき、ワードはエラーが発生しない
こと、1つのみのエラーが発生すること、あるいは1つ
のみのエラーが発生するときに補正されるエラービット
の位置を示す。加えて、nビットの並列データフォーマ
ットを有するATMセルは、シンドロームワードが利用
され、必要とされるときに上記シンドロームワードを考
慮してエラー補正5が実行されるまで遅延される4。
成器を通過しているとき、ワードはエラーが発生しない
こと、1つのみのエラーが発生すること、あるいは1つ
のみのエラーが発生するときに補正されるエラービット
の位置を示す。加えて、nビットの並列データフォーマ
ットを有するATMセルは、シンドロームワードが利用
され、必要とされるときに上記シンドロームワードを考
慮してエラー補正5が実行されるまで遅延される4。
【0021】結果として、補正されたATMセルヘッダ
は、必要とされるときにシンドロームワードによって得
られる6。また、外部への個々の指示7は実行される検
出および補正の結果から生成されることができる。
は、必要とされるときにシンドロームワードによって得
られる6。また、外部への個々の指示7は実行される検
出および補正の結果から生成されることができる。
【0022】図2のブロック図は本発明を実行する装置
を示し、それにおけるnビット並列データバス16は直列
並列変換器9によって直列データフォーマット14を有す
るATMセルヘッダから得られ、並列データ信号通信率
は直列データ流14の1/nの低い値である。
を示し、それにおけるnビット並列データバス16は直列
並列変換器9によって直列データフォーマット14を有す
るATMセルヘッダから得られ、並列データ信号通信率
は直列データ流14の1/nの低い値である。
【0023】直列データクロック13は周波数分割器8に
おいてnによって分割され、装置における全ての後続す
るデジタル回路の作動周波数である並列データクロック
15が得られる。
おいてnによって分割され、装置における全ての後続す
るデジタル回路の作動周波数である並列データクロック
15が得られる。
【0024】装置は、シンドロームワード20を生成する
手段10を有する。それらは、伝送部分に予め反転された
これらのビットの反転27を指示するために、並列データ
クロック15、nビット並列データバス16、手段10の初期
値を設定する初期設定信号17、それからシンドロームワ
ード20が計算されなければならないATMセルビットを
指示するATMセルヘッダ指示信号18、およびATMセ
ルヘッダ19における最後の8個のビットの指示信号を受
信する。
手段10を有する。それらは、伝送部分に予め反転された
これらのビットの反転27を指示するために、並列データ
クロック15、nビット並列データバス16、手段10の初期
値を設定する初期設定信号17、それからシンドロームワ
ード20が計算されなければならないATMセルビットを
指示するATMセルヘッダ指示信号18、およびATMセ
ルヘッダ19における最後の8個のビットの指示信号を受
信する。
【0025】n=8である特定の場合におけるシンドロ
ームワード20を生成するこれらの手段は多項式g(X)
=X8 +X2 +X+1によって定められる除算回路に連
続的に8回直列データ流14を数学的に適用することに基
づき、変換マトリックスは次の通りである。
ームワード20を生成するこれらの手段は多項式g(X)
=X8 +X2 +X+1によって定められる除算回路に連
続的に8回直列データ流14を数学的に適用することに基
づき、変換マトリックスは次の通りである。
【0026】
【数1】
数学的に、上記演算が8個の入力ビットの除算回路に等
価であると考えられる。ここで、変換マトリックスは次
の通りである。
価であると考えられる。ここで、変換マトリックスは次
の通りである。
【0027】
【数2】
この除算回路の出力は次のマトリックス形態で表される
ことができる。
ことができる。
【0028】Stp+1=T8 ・Stp+Utp
ここで、Stpは、並列データクロック15の時間tpの8
ビット中間シンドロームワードであり、Stp+1は、並列
データクロック15の次の期間における8ビット中間シン
ドロームワードであり、Utpは、シンドロームワード20
を生成する手段10への8ビット入力ベクトルであり、T
8 は予め与えられており、並列データクロックの2つの
連続的なサイクル間の中間シンドロームワードに関連す
る並列除算回路の変換マトリックスに対応し、論理関数
で次のように表されることができる。
ビット中間シンドロームワードであり、Stp+1は、並列
データクロック15の次の期間における8ビット中間シン
ドロームワードであり、Utpは、シンドロームワード20
を生成する手段10への8ビット入力ベクトルであり、T
8 は予め与えられており、並列データクロックの2つの
連続的なサイクル間の中間シンドロームワードに関連す
る並列除算回路の変換マトリックスに対応し、論理関数
で次のように表されることができる。
【0029】
(S8 )t+1 =(S8 )t +(S7 )t +(S6 )t + U8
(S7 )t+1 =(S7 )t +(S6 )t +(S5 )t + U7
(S6 )t+1 =(S6 )t +(S5 )t +(S4 )t + U6
(S5 )t+1 =(S5 )t +(S4 )t +(S3 )t + U5
(S4 )t+1 =(S8 )t +(S4 )t +(S3 )t +(S2 )t +U4
(S3 )t+1 =(S7 )t +(S3 )t +(S2 )t +(S1 )t +U3
(S2 )t+1 =(S7 )t +(S2 )t +(S1 )t + U2
(S1 )t+1 =(S8 )t +(S7 )t +(S1 )t + U1
ここで、+の記号はモジューロ−2の和を示す。
【0030】好ましい物理的構成は図3の参照符号26の
下に示されている。
下に示されている。
【0031】これらの手段26へのATMセルヘッダにお
ける5個のビットの入力後、シンドロームワード20は次
の通りである。
ける5個のビットの入力後、シンドロームワード20は次
の通りである。
【0032】
シンドローム エラービット
S1 S2 S3 S4 S5 S6 S7 S8
0 0 0 0 0 0 0 0 エラーのないヘッダ
1 0 0 0 0 0 0 0 ビット1
0 1 0 0 0 0 0 0 ビット2
0 0 1 0 0 0 0 0 ビット3
0 0 0 1 0 0 0 0 ビット4
0 0 0 0 1 0 0 0 ビット5
0 0 0 0 0 1 0 0 ビット6
0 0 0 0 0 0 1 0 ビット7
0 0 0 0 0 0 0 1 ビット8
1 1 1 0 0 0 0 0 ビット9
0 1 1 1 0 0 0 0 ビット10
0 0 1 1 1 0 0 0 ビット11
0 0 0 1 1 1 0 0 ビット12
0 0 0 0 1 1 1 0 ビット13
0 0 0 0 0 1 1 1 ビット14
1 1 1 0 0 0 1 1 ビット15
1 0 0 1 0 0 0 1 ビット16
1 0 1 0 1 0 0 0 ビット17
0 1 0 1 0 1 0 0 ビット18
0 0 1 0 1 0 1 0 ビット19
0 0 0 1 0 1 0 1 ビット20
1 1 1 0 1 0 1 0 ビット21
0 1 1 1 0 1 0 1 ビット22
1 1 0 1 1 0 1 0 ビット23
0 1 1 0 1 1 0 1 ビット24
1 1 0 1 0 1 1 0 ビット25
0 1 1 0 1 0 1 1 ビット26
1 1 0 1 0 1 0 1 ビット27
1 0 0 0 1 0 1 0 ビット28
0 1 0 0 0 1 0 1 ビット29
1 1 0 0 0 0 1 0 ビット30
0 1 1 0 0 0 0 1 ビット31
1 1 0 1 0 0 0 0 ビット32
0 1 1 0 1 0 0 0 ビット33
0 0 1 1 0 1 0 0 ビット34
0 0 0 1 1 0 1 0 ビット35
0 0 0 0 1 1 0 1 ビット36
1 1 1 0 0 1 1 0 ビット37
0 1 1 1 0 0 1 1 ビット38
1 1 0 1 1 0 0 1 ビット39
1 0 0 0 1 1 0 0 ビット40
任意の別のコード 1以上のエラービット
さらに、図2には遅延回路11が示されており、その目的
はシンドロームワード20が並列データクロックの5個の
サイクルの場合において利用できるまでATMセルを遅
延することであり、遅延回路11は遅延された8ビット並
列データバス21を得るために8ビット並列データバス16
および並列データクロック15を受信する。
はシンドロームワード20が並列データクロックの5個の
サイクルの場合において利用できるまでATMセルを遅
延することであり、遅延回路11は遅延された8ビット並
列データバス21を得るために8ビット並列データバス16
および並列データクロック15を受信する。
【0033】図2に示される装置は、前述の表にしたが
ってATMセルヘッダを補正し、遅延された8ビット並
列データバス12およびシンドロームワード20を受信し、
必要とされるとき補正されたATMセルヘッダおよび任
意に次の3つの制御信号を得るエラー補正手段12を含
む。なお図2において22はエラーのない指示信号、23は
補正されたエラー指示信号、24は1以上のエラー指示信
号である。
ってATMセルヘッダを補正し、遅延された8ビット並
列データバス12およびシンドロームワード20を受信し、
必要とされるとき補正されたATMセルヘッダおよび任
意に次の3つの制御信号を得るエラー補正手段12を含
む。なお図2において22はエラーのない指示信号、23は
補正されたエラー指示信号、24は1以上のエラー指示信
号である。
【図1】本発明に使用される方法のフローチャート。
【図2】本発明を実行する装置のブロック図。
【図3】本発明によるシンドロームワードを生成する手
段の好ましい構成図。
段の好ましい構成図。
1…直列データ流,2…並列変換,3…シンドロームワ
ード,4…遅延,5…エラー補正処理,7…指示。
ード,4…遅延,5…エラー補正処理,7…指示。
フロントページの続き
(72)発明者 カルメン・マリア・レクリカ・カベリョ
スペイン国、39009 サンタンデル、ク
ワルト・イ、カレ・カスティリャ 59
(56)参考文献 特開 平4−297164(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H04L 1/00
H04L 12/56
H03M 13/00
Claims (8)
- 【請求項1】 直列並列変換が直列データ流中のn個の
ビットについて行われ、もとの1/n倍の低いクロック
速度を有するnビット並列データフォーマットを得るA
TMセルヘッダにおけるエラー検出および補正方法にお
いて、 次の関係式にしたがりてATMセルヘッダにおいて並列
入力データからのシンドロームワードの生成を実行し、 Stp+1=Tn・Stp+Utp ここで、Tnは、直列変換マトリックスのn乗であり、
Utpは、時間tpにおけるnビット入力データベクト
ルであり、Stpは、時間tpのシンドロームワードで
あり、Stp+1は、時間tp+1のシンドロームワー
ドであり、 生成されたシンドロームワードは、エラーが検出され
ず、または1以上のエラーが検出され、または1つのエ
ラーのみが検出される時にエラービットが補正されるn
ビット並列フォーマットを有する各ATMセルのヘッダ
を示すことを特徴とするATMセルヘッダにおけるエラ
ー検出および補正方法。 - 【請求項2】 nビット並列フォーマットを有するAT
Mセルヘッダは、シンドロームワードが完成されるまで
遅延され、エラー補正処理が生成されたシンドロームワ
ードにしたがって実行され、必要とされるときにシンド
ロームワードにしたがって補正されたATMセルヘッダ
を得ることを特徴とする請求項1記載のATMセルヘッ
ダにおけるエラー検出および補正方法。 - 【請求項3】 外部への個々の指示は、エラーが検出さ
れず、または1以上のエラーが検出され、または1つの
エラーのみが補正されることを示すように生成されるこ
とを特徴とする請求項1記載のATMセルヘッダにおけ
るエラー検出および補正方法。 - 【請求項4】 直列データ信号に応答しnビット並列デ
ータ信号を提供する直列並列変換器と、直列データクロ
ック信号に応答しnビット並列データクロック信号を提
供する周波数分割器とを有し、直列並列変換が直列デー
タ信号のnビットについて行われ、直列データ信号の入
力クロック速度よりn倍低いクロック速度でnビット並
列データ信号を得る、請求項1に従うATMセルヘッダ
信号のエラー検出および補正装置において、nビット並
列データバスに応答し、また初 期値をシンドロームワー
ド生成手段に設定する初期化制御信号に応答し、さらに
前記シンドロームワード生成手段のクロック速度信号を
設定する並列データクロック信号に応答し、以下の関数
関係でシンドロームワード信号を提供するシンドローム
ワード生成手段を含むことを特徴とするATMセルヘッ
ダ信号のエラー検出および補正装置 S tp+1 =T n ・S tp +U tp ここで、T n は、直列変換マトリックス信号のn乗であ
り、U tp は、時間tpにおけるnビット入力データベ
クトル信号であり、S tp は、時間tpのシンドローム
ワード信号であり、S tp+1 は、時間tp+1のシン
ドロームワード信号である。 - 【請求項5】 シンドロームワード生成手段はシンドロ
ームワードが得られねばならないビットを指示するため
のATMセルヘッダ指示信号も受信することを特徴とす
る請求項4記載のATMセルヘッダ信号のエラーの検出
および補正装置。 - 【請求項6】 nビット並列データバスおよび並列デー
タクロックを受信し、受信されたATMセルヘッダのシ
ンドロームワードを得るのに必要な時間だけ遅延される
nビット並列データバスを生成する遅延回路と、 シンドロームワードおよび遅延されたnビット並列デー
タバスを受信し、生成されたシンドロームワードに含ま
れる指示にしたがってATMセルヘッダをそれらの出力
で得るエラー補正手段とを具備し、それはエラーが検出
されず、または1以上のエラーが検出され、または1つ
のエラーのみが補正されることを示す個々の指示とを含
むことを特徴とする請求項4記載のATMセルヘッダ信
号のエラー検出および補正装置。 - 【請求項7】 シンドロームワードを生成する手段が、
伝送部分において予め反転されるこれらのビットの反転
のためにATMセルヘッダにおける最後の8個のビット
の指示信号を受信することを特徴とする請求項5記載の
ATMセルヘッダ信号のエラー検出および補正装置。 - 【請求項8】 ビット数がn=8であるときにシンドロ
ームワードを生成する手段が次の論理関数を満たし、 (S8)t+1=(S8)t+(S7)t+(S6)t+ U8 (S7)t+1=(S7)t+(S6)t+(S5)t+ U7 (S6)t+1=(S6)t+(S5)t+(S4)t+ U6 (S5)t+1=(S5)t+(S4)t+(S3)t+ U5 (S4)t+1=(S8)t+(S4)t+(S3)t+(S2)t+ U4 (S3)t+1=(S7)t+(S3)t+(S2)t+(S1)t + U3 (S2)t+1=(S7)t+(S2)t+(S1)t+ U2 (S1)t+1=(S8)t+(S7)t+(S1)t+ U1 ここで、記号+はモジューロ−2の和を示し、(Si)
tは、中間の計算の時間tのシンドロームワードのi番
目のビットであり、(Si)t+1は、中間の計算の次
の期間t+1におけるシンドロームワードのi番目のビ
ットであり、Uiは、シンドロームワードを生成する手
段に供給されるnビット並列データバスのi番目のビッ
トであることを特徴とする請求項5記載のATMセルヘ
ッダ信号のエラー検出および補正装置。
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