JP3428412B2 - デルタシグマａ／ｄコンバータ - Google Patents
デルタシグマａ／ｄコンバータInfo
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Description
【０００１】
【発明の属する技術分野】この発明は、ΔΣ変調器を用
いたデルタシグマＡ／Ｄコンバータに係り、特に２次以
上のΔΣ変調器を使用した場合の入力フルスケール近傍
で生じるノイズ（歪み）を防止しつつディジタルフルス
ケール出力を得るようにしたデルタシグマＡ／Ｄコンバ
ータに関する。
いたデルタシグマＡ／Ｄコンバータに係り、特に２次以
上のΔΣ変調器を使用した場合の入力フルスケール近傍
で生じるノイズ（歪み）を防止しつつディジタルフルス
ケール出力を得るようにしたデルタシグマＡ／Ｄコンバ
ータに関する。
【０００２】
【従来の技術】従来より、Ａ／Ｄコンバータとして、ア
ナログ入力信号をオーバーサンプリングすると共にΔΣ
変調して１ビットのビットストリームに変換し、更にフ
ィルタリング処理を施して多ビットのディジタルデータ
を得るようにしたデルタシグマＡ／Ｄコンバータが知ら
れている。その基本構成は、例えば図７に示すように、
ΔΣ変調器１とデシメーションフィルタ２とからなる。
ΔΣ変調器１は、例えばオーバーサンプリングされた入
力信号Ｓｉと帰還電圧±ＶREFとの差分値を積分する積
分器１１と、その積分値を１ビット量子化してビットス
トリームＢＳを生成・出力する１ビット量子化器１２
と、この１ビット量子化器１２の出力のレベルに応じて
＋ＶREF又は−ＶREFの帰還電圧をフィードバックする帰
還電圧選択部１３とにより構成される。また、デシメー
ションフィルタ２は、ΔΣ変調器１からのビットストリ
ームＢＳに含まれるアナログ入力信号Ｓｉに対応した低
周波成分を抽出すると共に多ビット化してアナログ入力
信号Ｓｉに対応した多ビットのディジタルデータＤｏを
出力する。
ナログ入力信号をオーバーサンプリングすると共にΔΣ
変調して１ビットのビットストリームに変換し、更にフ
ィルタリング処理を施して多ビットのディジタルデータ
を得るようにしたデルタシグマＡ／Ｄコンバータが知ら
れている。その基本構成は、例えば図７に示すように、
ΔΣ変調器１とデシメーションフィルタ２とからなる。
ΔΣ変調器１は、例えばオーバーサンプリングされた入
力信号Ｓｉと帰還電圧±ＶREFとの差分値を積分する積
分器１１と、その積分値を１ビット量子化してビットス
トリームＢＳを生成・出力する１ビット量子化器１２
と、この１ビット量子化器１２の出力のレベルに応じて
＋ＶREF又は−ＶREFの帰還電圧をフィードバックする帰
還電圧選択部１３とにより構成される。また、デシメー
ションフィルタ２は、ΔΣ変調器１からのビットストリ
ームＢＳに含まれるアナログ入力信号Ｓｉに対応した低
周波成分を抽出すると共に多ビット化してアナログ入力
信号Ｓｉに対応した多ビットのディジタルデータＤｏを
出力する。
【０００３】一般に、１次のΔΣ変調器の場合、帰還電
圧±ＶREFは、アナログ入力信号の最大レベルに設定さ
れ、その最大レベルのときに得られるディジタルデータ
は、フルスケールデータ（０１１１…１又は１０００…
０）となる。しかしながら、ΔΣ変調器１が２次以上で
ある場合、図８に示すように、アナログ入力レベルが±
ＶREFに近づくと急激にＳ／Ｎが低下することが知られ
ている。
圧±ＶREFは、アナログ入力信号の最大レベルに設定さ
れ、その最大レベルのときに得られるディジタルデータ
は、フルスケールデータ（０１１１…１又は１０００…
０）となる。しかしながら、ΔΣ変調器１が２次以上で
ある場合、図８に示すように、アナログ入力レベルが±
ＶREFに近づくと急激にＳ／Ｎが低下することが知られ
ている。
【０００４】そこで、ΔΣ変調器１の最大許容入力レベ
ルを帰還電圧±ＶREFの例えば８０％に制限すると共
に、後段のデシメーションフィルタ２のゲインを１．２
５に設定することにより、図８で示した最大Ｓ／Ｎが得
られる点でフルスケールのディジタルデータが得られる
ようにしたＡ／Ｄコンバータが知られている（米国特許
第4,851,841号）。
ルを帰還電圧±ＶREFの例えば８０％に制限すると共
に、後段のデシメーションフィルタ２のゲインを１．２
５に設定することにより、図８で示した最大Ｓ／Ｎが得
られる点でフルスケールのディジタルデータが得られる
ようにしたＡ／Ｄコンバータが知られている（米国特許
第4,851,841号）。
【０００５】
【発明が解決しようとする課題】上述した従来のデルタ
シグマＡ／Ｄコンバータでは、アナログ最大入力を１／
Ｇに抑えた場合、後段のデシメーションフィルタのゲイ
ンがＧ倍となるようなフィルタ特性を持たせる必要があ
る（例えば前述の例では１／Ｇ＝８０［％］，Ｇ＝１．
２５）。そのためには、デシメーションフィルタのフィ
ルタ係数を全てＧ倍に設定しなければならない。このた
め、フィルタ係数の設定自体が大変で、一度設定したデ
シメーションフィルタのゲインの変更は実質的に困難で
ある。従って、従来のデルタシグマＡ／Ｄコンバータで
は、ΔΣ変調器のゲインは、デシメーションフィルタの
ゲインによって一義的に決定されてしまい、その変更は
困難であるため、フルスケールのディジタルデータが得
られるアナログ入力レベルを簡単に可変することができ
ないという問題がある。また、前段のΔΣ変調器を後段
のデシメーションフィルタと対で設計しなければならな
いため、設計の自由度が低くなるという問題もある。
シグマＡ／Ｄコンバータでは、アナログ最大入力を１／
Ｇに抑えた場合、後段のデシメーションフィルタのゲイ
ンがＧ倍となるようなフィルタ特性を持たせる必要があ
る（例えば前述の例では１／Ｇ＝８０［％］，Ｇ＝１．
２５）。そのためには、デシメーションフィルタのフィ
ルタ係数を全てＧ倍に設定しなければならない。このた
め、フィルタ係数の設定自体が大変で、一度設定したデ
シメーションフィルタのゲインの変更は実質的に困難で
ある。従って、従来のデルタシグマＡ／Ｄコンバータで
は、ΔΣ変調器のゲインは、デシメーションフィルタの
ゲインによって一義的に決定されてしまい、その変更は
困難であるため、フルスケールのディジタルデータが得
られるアナログ入力レベルを簡単に可変することができ
ないという問題がある。また、前段のΔΣ変調器を後段
のデシメーションフィルタと対で設計しなければならな
いため、設計の自由度が低くなるという問題もある。
【０００６】この発明は、このような問題点に鑑みなさ
れたもので、フルスケールのディジタルデータが得られ
るアナログ入力レベル設定やその変更が容易で、設計自
由度の高いデルタシグマＡ／Ｄコンバータを提供するこ
とを目的とする。
れたもので、フルスケールのディジタルデータが得られ
るアナログ入力レベル設定やその変更が容易で、設計自
由度の高いデルタシグマＡ／Ｄコンバータを提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る第１のデ
ルタシグマＡ／Ｄコンバータは、出力段に１ビット量子
化器を備え、入力信号をデルタシグマ変調して１ビット
のビットストリームを出力すると共に前記入力信号の最
大値よりも前記１ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される１
ビットのビットストリームを、前記帰還信号をＶREF、
前記入力信号の最大値をＶMとしたとき、ＶREF／ＶMに
相当する変換値で変換して多ビット化するデータ変換手
段と、このデータ変換手段から出力される多ビット化さ
れたビットストリームを入力し前記入力信号に対応する
低周波成分を抽出して多ビットのディジタルデータを出
力するデシメーションフィルタとを備えたことを特徴と
する。
ルタシグマＡ／Ｄコンバータは、出力段に１ビット量子
化器を備え、入力信号をデルタシグマ変調して１ビット
のビットストリームを出力すると共に前記入力信号の最
大値よりも前記１ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される１
ビットのビットストリームを、前記帰還信号をＶREF、
前記入力信号の最大値をＶMとしたとき、ＶREF／ＶMに
相当する変換値で変換して多ビット化するデータ変換手
段と、このデータ変換手段から出力される多ビット化さ
れたビットストリームを入力し前記入力信号に対応する
低周波成分を抽出して多ビットのディジタルデータを出
力するデシメーションフィルタとを備えたことを特徴と
する。
【０００８】また、この発明に係る第２のデルタシグマ
Ａ／Ｄコンバータは、出力段に１ビット量子化器を備
え、入力信号をデルタシグマ変調して１ビットのビット
ストリームを出力すると共に前記入力信号の最大許容レ
ベルよりも前記１ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される１
ビットのビットストリームを、前記帰還信号をＶREF、
前記入力信号の最大許容レベルをＶMとしたとき、ＶREF
／ＶMに相当する変換値で変換して多ビット化するデー
タ変換手段と、このデータ変換手段から出力される多ビ
ット化されたビットストリームを入力し前記入力信号に
対応する低周波成分を抽出して多ビットのディジタルデ
ータを出力するデシメーションフィルタとを備えたこと
を特徴とする。
Ａ／Ｄコンバータは、出力段に１ビット量子化器を備
え、入力信号をデルタシグマ変調して１ビットのビット
ストリームを出力すると共に前記入力信号の最大許容レ
ベルよりも前記１ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される１
ビットのビットストリームを、前記帰還信号をＶREF、
前記入力信号の最大許容レベルをＶMとしたとき、ＶREF
／ＶMに相当する変換値で変換して多ビット化するデー
タ変換手段と、このデータ変換手段から出力される多ビ
ット化されたビットストリームを入力し前記入力信号に
対応する低周波成分を抽出して多ビットのディジタルデ
ータを出力するデシメーションフィルタとを備えたこと
を特徴とする。
【０００９】この発明によれば、デシメーションフィル
タに入力される前のビットストリームをデータ変換手段
で多ビット化して任意のレベルに変換することにより、
データ変換手段及びデシメーションフィルタ全体のゲイ
ンを可変するようにしている。このため、デシメーショ
ンフィルタのゲインは、例えば１に固定したままで、デ
ータ変換手段でのデータ変換値を可変することにより、
ディジタルデータのフルスケール値が得られるアナログ
入力レベルを簡単に変更することができる。
タに入力される前のビットストリームをデータ変換手段
で多ビット化して任意のレベルに変換することにより、
データ変換手段及びデシメーションフィルタ全体のゲイ
ンを可変するようにしている。このため、デシメーショ
ンフィルタのゲインは、例えば１に固定したままで、デ
ータ変換手段でのデータ変換値を可変することにより、
ディジタルデータのフルスケール値が得られるアナログ
入力レベルを簡単に変更することができる。
【００１０】また、この発明によれば、デルタシグマ変
調手段における入力信号の最大許容レベルをＶMと設定
したとき、データ変換手段でのデータ変換値をＶREF／
ＶMに設定すれば、デルタシグマ変調手段への最大許容
レベルに等しい入力レベルでディジタルフルスケールが
得られるので、デルタシグマ変調手段の設計に際して、
後段のデシメーションフィルタを考慮する必要が無く、
デルタシグマ変調手段を含めた設計の自由度を大幅に増
すことができる。
調手段における入力信号の最大許容レベルをＶMと設定
したとき、データ変換手段でのデータ変換値をＶREF／
ＶMに設定すれば、デルタシグマ変調手段への最大許容
レベルに等しい入力レベルでディジタルフルスケールが
得られるので、デルタシグマ変調手段の設計に際して、
後段のデシメーションフィルタを考慮する必要が無く、
デルタシグマ変調手段を含めた設計の自由度を大幅に増
すことができる。
【００１１】
【発明の実施の形態】以下、図面を参照して、この発明
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るデルタシグマＡ／Ｄコンバータの
構成を示すブロック図である。このＡ／Ｄコンバータ
は、ΔΣ変調器２１、データ変換部２２及びデシメーシ
ョンフィルタ２３により構成され、ΔΣ変調器２１で得
られたビットストリームＢＳをデータ変換部２２で任意
のデータ変換値でデータ変換（重み付け）して多ビット
化することにより、任意のゲインを付与できる点が特徴
となっている。
の好ましい実施の形態について説明する。図１は、この
発明の一実施例に係るデルタシグマＡ／Ｄコンバータの
構成を示すブロック図である。このＡ／Ｄコンバータ
は、ΔΣ変調器２１、データ変換部２２及びデシメーシ
ョンフィルタ２３により構成され、ΔΣ変調器２１で得
られたビットストリームＢＳをデータ変換部２２で任意
のデータ変換値でデータ変換（重み付け）して多ビット
化することにより、任意のゲインを付与できる点が特徴
となっている。
【００１２】ΔΣ変調器２１は、例えば図２に示すよう
に周知の２次ΔΣ変調器で、オーバーサンプリングされ
たアナログ入力信号Ｓｉと帰還電圧＋ＶREF又は−ＶREF
との差分値を減算器３１で得、この差分値を第１の積分
器３２で積分すると共に、積分器３２の出力と帰還電圧
＋ＶREF又は−ＶREFとの差分値を減算器３３で得、この
差分値を第２の積分器３４で積分する。そして、第２の
積分器３４の出力を１ビット量子化器３５で１ビット量
子化して１ビットのビットストリームＢＳを得ると共
に、ビットストリームＢＳの１，０の値に応じて帰還電
圧＋ＶREF又は−ＶREFを帰還電圧選択部３６で選択して
減算器３１，３３にフィードバックするように構成され
ている。ここで、帰還電圧±ＶREFは、図８のＳ／Ｎ曲
線に基づき、例えばアナログ入力信号Ｓｉの最大許容レ
ベルの１．２５倍となるレベルに設定される（入力信号
の最大はＶREFの０．８倍）。
に周知の２次ΔΣ変調器で、オーバーサンプリングされ
たアナログ入力信号Ｓｉと帰還電圧＋ＶREF又は−ＶREF
との差分値を減算器３１で得、この差分値を第１の積分
器３２で積分すると共に、積分器３２の出力と帰還電圧
＋ＶREF又は−ＶREFとの差分値を減算器３３で得、この
差分値を第２の積分器３４で積分する。そして、第２の
積分器３４の出力を１ビット量子化器３５で１ビット量
子化して１ビットのビットストリームＢＳを得ると共
に、ビットストリームＢＳの１，０の値に応じて帰還電
圧＋ＶREF又は−ＶREFを帰還電圧選択部３６で選択して
減算器３１，３３にフィードバックするように構成され
ている。ここで、帰還電圧±ＶREFは、図８のＳ／Ｎ曲
線に基づき、例えばアナログ入力信号Ｓｉの最大許容レ
ベルの１．２５倍となるレベルに設定される（入力信号
の最大はＶREFの０．８倍）。
【００１３】データ変換部２２は、ΔΣ変調器２１から
出力される１ビットのビットストリームＢＳを多ビット
のビットストリームＤＢＳに変換するもので、例えば図
３に示すように複数のゲート回路により構成することが
できる。この回路では、データ変換値Ｔ３，Ｔ２，Ｔ
１，Ｔ０として００００〜１１１１までの４ビットのデ
ータが与えられ、ＯＲゲート４１、インバータ４２、Ｎ
ＡＮＤゲート４３及びＡＮＤゲート４４，４５による論
理回路により、データ変換値Ｔが００００〜０１００ま
では、ＥＸ−ＯＲゲート４６〜４９の入力に０１００を
与え、データ変換値Ｔが０１０１〜１１１１のいずれか
一つの値である場合は、ＥＸ−ＯＲゲート４６〜４９の
入力にデータ変換値Ｔを与えるように動作する。また、
ビットストリームＢＳが１か０かによって、インバータ
５０及びＥＸ−ＯＲゲート４６〜４９の出力に正の値又
は負の値が出力される。従って、５ビットのデータ変換
出力（ビットストリームＤＢＳ）の下位２ビット（Ｂ
１，Ｂ０）までを小数部とする（Ｂ１が０．５の重み、
Ｂ０が０．２５の重み）と、このデータ変換部２２は、
データ変換値Ｔの値によって、下記表１のようなレベル
の多ビットのビットストリームＤＢＳを出力する。
出力される１ビットのビットストリームＢＳを多ビット
のビットストリームＤＢＳに変換するもので、例えば図
３に示すように複数のゲート回路により構成することが
できる。この回路では、データ変換値Ｔ３，Ｔ２，Ｔ
１，Ｔ０として００００〜１１１１までの４ビットのデ
ータが与えられ、ＯＲゲート４１、インバータ４２、Ｎ
ＡＮＤゲート４３及びＡＮＤゲート４４，４５による論
理回路により、データ変換値Ｔが００００〜０１００ま
では、ＥＸ−ＯＲゲート４６〜４９の入力に０１００を
与え、データ変換値Ｔが０１０１〜１１１１のいずれか
一つの値である場合は、ＥＸ−ＯＲゲート４６〜４９の
入力にデータ変換値Ｔを与えるように動作する。また、
ビットストリームＢＳが１か０かによって、インバータ
５０及びＥＸ−ＯＲゲート４６〜４９の出力に正の値又
は負の値が出力される。従って、５ビットのデータ変換
出力（ビットストリームＤＢＳ）の下位２ビット（Ｂ
１，Ｂ０）までを小数部とする（Ｂ１が０．５の重み、
Ｂ０が０．２５の重み）と、このデータ変換部２２は、
データ変換値Ｔの値によって、下記表１のようなレベル
の多ビットのビットストリームＤＢＳを出力する。
【００１４】
【表１】
【００１５】データ変換部２２から出力される５ビット
のビットストリームＤＢＳは、デシメーションフィルタ
２３に入力される。デシメーションフィルタ２３は、例
えば図４に示すように構成されている。係数発生部５１
には、インパルス応答係数が格納されており、５ビット
のビットストリームＤＢＳとインパルス応答係数とが乗
算器５２で乗算され、アキュームレータ５３及びラッチ
回路５４で累積加算されることにより、畳み込み演算が
行われ、例えば１６ビットのディジタルデータＤｏが出
力される。
のビットストリームＤＢＳは、デシメーションフィルタ
２３に入力される。デシメーションフィルタ２３は、例
えば図４に示すように構成されている。係数発生部５１
には、インパルス応答係数が格納されており、５ビット
のビットストリームＤＢＳとインパルス応答係数とが乗
算器５２で乗算され、アキュームレータ５３及びラッチ
回路５４で累積加算されることにより、畳み込み演算が
行われ、例えば１６ビットのディジタルデータＤｏが出
力される。
【００１６】図５は、このように構成されたＡ／Ｄコン
バータに入力されるアナログ入力信号Ｓｉから最終出力
であるディジタルデータＤｏが生成されるまでの様子を
示す図である。いま、同図（ａ）では、アナログ入力信
号Ｓｉの最大レベルが帰還電圧±ＶREFの０．８倍に設
定されているとすると、ΔΣ変調器２１で得られるビッ
トストリームＢＳは、同図（ｂ）のようになる。なお、
この図では、“１”を上向きに、“０”を下向きに表わ
している。このとき、データ変換部２２のデータ変換値
Ｔとして“０１０１”を与えるとＢ２とＢ０が１又は０
となり、データ変換値ＤＢＳは、Ｂ２の重みが１、Ｂ０
の重みが０．２５であるので線の高さで表現すると、同
図（ｃ）のように、ビットストリームＢＳの１．２５倍
になるので、デシメーションフィルタ２３からの１６ビ
ットのデジタルデータＤｏは、同図（ｄ）に示すよう
に、１６進表記で、“８０００ｈ”から“７ＦＦＦｈ”
までのフルスケールの値をとることになる。
バータに入力されるアナログ入力信号Ｓｉから最終出力
であるディジタルデータＤｏが生成されるまでの様子を
示す図である。いま、同図（ａ）では、アナログ入力信
号Ｓｉの最大レベルが帰還電圧±ＶREFの０．８倍に設
定されているとすると、ΔΣ変調器２１で得られるビッ
トストリームＢＳは、同図（ｂ）のようになる。なお、
この図では、“１”を上向きに、“０”を下向きに表わ
している。このとき、データ変換部２２のデータ変換値
Ｔとして“０１０１”を与えるとＢ２とＢ０が１又は０
となり、データ変換値ＤＢＳは、Ｂ２の重みが１、Ｂ０
の重みが０．２５であるので線の高さで表現すると、同
図（ｃ）のように、ビットストリームＢＳの１．２５倍
になるので、デシメーションフィルタ２３からの１６ビ
ットのデジタルデータＤｏは、同図（ｄ）に示すよう
に、１６進表記で、“８０００ｈ”から“７ＦＦＦｈ”
までのフルスケールの値をとることになる。
【００１７】一方、同図（ｅ）のように、最大レベルが
帰還電圧±ＶREFの０．６倍となるようなアナログ入力
信号Ｓｉを入力する場合には、同図（ｆ）のようなビッ
トストリームＢＳが得られるが、データ変換部２２のデ
ータ変換値Ｔとして“０１１１”を与えれば、データ変
換値ＤＢＳは、同図（ｇ）のように、ビットストリーム
の１．７５倍となるので、この場合でも、同図（ｈ）に
示すように、デシメーションフィルタ２３からの１６ビ
ットのデジタルデータＤｏは、“８０００ｈ”から“７
ＦＦＦｈ”までのフルスケールの値となる。
帰還電圧±ＶREFの０．６倍となるようなアナログ入力
信号Ｓｉを入力する場合には、同図（ｆ）のようなビッ
トストリームＢＳが得られるが、データ変換部２２のデ
ータ変換値Ｔとして“０１１１”を与えれば、データ変
換値ＤＢＳは、同図（ｇ）のように、ビットストリーム
の１．７５倍となるので、この場合でも、同図（ｈ）に
示すように、デシメーションフィルタ２３からの１６ビ
ットのデジタルデータＤｏは、“８０００ｈ”から“７
ＦＦＦｈ”までのフルスケールの値となる。
【００１８】このように、このデルタシグマＡ／Ｄコン
バータによれば、アナログ入力信号Ｓｉの最大入力レベ
ルに応じてデータ変換部２２のデータ変換値Ｔを適当な
値、より具体的には、アナログ入力信号Ｓｉの最大入力
レベルをＶM、帰還電圧をＶREFとすると、ＶREF／ＶMに
設定すれば、デシメーションフィルタ２３から出力され
るディジタルデータＤｏを入力最大レベルで常にフルス
ケールのデータとすることができる。また、任意の入力
レベルでフルスケールが得られるように調整することも
可能である。しかも、このＡ／Ｄコンバータによれば、
これらの調整に際して、デシメーションフィルタ２３の
ゲインは常に１で良く、ゲインを変える度に係数発生部
５１に格納されたインパルス応答係数を変更するという
調整の必要がない。このため、デシメーションフィルタ
の設計が容易になると同時に、デシメーションフィルタ
の係数が増えたり、余分な乗算器が必要になるといった
問題を回避することができる。
バータによれば、アナログ入力信号Ｓｉの最大入力レベ
ルに応じてデータ変換部２２のデータ変換値Ｔを適当な
値、より具体的には、アナログ入力信号Ｓｉの最大入力
レベルをＶM、帰還電圧をＶREFとすると、ＶREF／ＶMに
設定すれば、デシメーションフィルタ２３から出力され
るディジタルデータＤｏを入力最大レベルで常にフルス
ケールのデータとすることができる。また、任意の入力
レベルでフルスケールが得られるように調整することも
可能である。しかも、このＡ／Ｄコンバータによれば、
これらの調整に際して、デシメーションフィルタ２３の
ゲインは常に１で良く、ゲインを変える度に係数発生部
５１に格納されたインパルス応答係数を変更するという
調整の必要がない。このため、デシメーションフィルタ
の設計が容易になると同時に、デシメーションフィルタ
の係数が増えたり、余分な乗算器が必要になるといった
問題を回避することができる。
【００１９】なお、以上の実施例では、データ変換値Ｔ
を４ビットとしたが、ビット数を更に増やせば、更に細
かな調整が可能になる。また、フルスケールのディジタ
ルデータが得られるアナログ入力許容レベルをＶREFの
１／２，１／４，１／８，…と１／２nに切換えられる
ような構成にしておくと、データ変換部の構成は、デー
タ変換出力ＤＢＳの下位第ｎビット目を１（又は０）、
その他のビットを０（又は１）とするだけの処理で良い
ため、例えば図６のように、ＥＸ−ＯＲゲート４６〜４
９とインバータ５０だけで構成することができ、回路は
更に単純化される。
を４ビットとしたが、ビット数を更に増やせば、更に細
かな調整が可能になる。また、フルスケールのディジタ
ルデータが得られるアナログ入力許容レベルをＶREFの
１／２，１／４，１／８，…と１／２nに切換えられる
ような構成にしておくと、データ変換部の構成は、デー
タ変換出力ＤＢＳの下位第ｎビット目を１（又は０）、
その他のビットを０（又は１）とするだけの処理で良い
ため、例えば図６のように、ＥＸ−ＯＲゲート４６〜４
９とインバータ５０だけで構成することができ、回路は
更に単純化される。
【００２０】また、この発明は、データ変換値が固定値
である場合でもある程度の効果がある。即ち、図６のレ
ジスタ６１に格納される係数値の設定のみで、後段のデ
シメーションフィルタのゲインは何ら変更せずに、ディ
ジタルデータがフルスケールとなるアナログ入力レベル
を設定することができるので、ΔΣ変調器をデシメーシ
ョンフィルタとは無関係に設計することができる。
である場合でもある程度の効果がある。即ち、図６のレ
ジスタ６１に格納される係数値の設定のみで、後段のデ
シメーションフィルタのゲインは何ら変更せずに、ディ
ジタルデータがフルスケールとなるアナログ入力レベル
を設定することができるので、ΔΣ変調器をデシメーシ
ョンフィルタとは無関係に設計することができる。
【００２１】更に、ΔΣ変調器の帰還電圧±ＶREFとデ
ータ変換値Ｔとを共に可変できるようにすると、最大Ｓ
／Ｎが得られる点をアナログ入力信号の最大レベルとす
るように、各部を調整することが更に容易になる。
ータ変換値Ｔとを共に可変できるようにすると、最大Ｓ
／Ｎが得られる点をアナログ入力信号の最大レベルとす
るように、各部を調整することが更に容易になる。
【００２２】
【発明の効果】以上述べたように、この発明によれば、
デシメーションフィルタに入力される前のビットストリ
ームをデータ変換手段で多ビット化して任意のレベルに
変換することにより、データ変換手段及びデシメーショ
ンフィルタ全体のゲインを可変するようにしているの
で、デシメーションフィルタのゲインを固定したまま
で、データ変換手段でのデータ変換値を可変することに
より、ディジタルデータのフルスケール値が得られるア
ナログ入力レベルを簡単に変更することができる。ま
た、データ変換手段でのデータ変換値を適切にに設定す
れば、デルタシグマ変調手段への最大許容レベルに等し
い入力レベルでディジタルフルスケールが得られるの
で、デルタシグマ変調手段の設計に際して、後段のデシ
メーションフィルタを考慮する必要が無く、デルタシグ
マ変調手段を含めた設計の自由度を大幅に増すことがで
きるという効果を奏する。
デシメーションフィルタに入力される前のビットストリ
ームをデータ変換手段で多ビット化して任意のレベルに
変換することにより、データ変換手段及びデシメーショ
ンフィルタ全体のゲインを可変するようにしているの
で、デシメーションフィルタのゲインを固定したまま
で、データ変換手段でのデータ変換値を可変することに
より、ディジタルデータのフルスケール値が得られるア
ナログ入力レベルを簡単に変更することができる。ま
た、データ変換手段でのデータ変換値を適切にに設定す
れば、デルタシグマ変調手段への最大許容レベルに等し
い入力レベルでディジタルフルスケールが得られるの
で、デルタシグマ変調手段の設計に際して、後段のデシ
メーションフィルタを考慮する必要が無く、デルタシグ
マ変調手段を含めた設計の自由度を大幅に増すことがで
きるという効果を奏する。
【図１】 この発明の一実施例に係るデルタシグマＡ／
Ｄコンバータのブロック図である。
Ｄコンバータのブロック図である。
【図２】 同コンバータにおけるΔΣ変調器のブロック
図である。
図である。
【図３】 同コンバータにおけるデータ変換部のブロッ
ク図である。
ク図である。
【図４】 同コンバータにおけるデシメーションフィル
タのブロック図である。
タのブロック図である。
【図５】 同コンバータの動作を説明するための図であ
る。
る。
【図６】 この発明の他の実施例に係るデータ変換部の
ブロック図である。
ブロック図である。
【図７】 従来のデルタシグマＡ／Ｄコンバータのブロ
ック図である。
ック図である。
【図８】 ΔΣ変調器の入力レベルに対するＳ／Ｎ曲線
を示すグラフである。
を示すグラフである。
１，２１…ΔΣ変調器、２，２３…デシメーションフィ
ルタ、２２…データ変換部。
ルタ、２２…データ変換部。
Claims (2)
- 【請求項１】 出力段に１ビット量子化器を備え、入力
信号をデルタシグマ変調して１ビットのビットストリー
ムを出力すると共に前記入力信号の最大値よりも前記１
ビット量子化器からの帰還電圧を大きく設定することに
より利得が制限されたデルタシグマ変調手段と、 このデルタシグマ変調手段から出力される１ビットのビ
ットストリームを、前記帰還信号をＶREF、前記入力信
号の最大値をＶMとしたとき、ＶREF／ＶMに相当する変
換値で変換して多ビット化するデータ変換手段と、 このデータ変換手段から出力される多ビット化されたビ
ットストリームを入力し前記入力信号に対応する低周波
成分を抽出して多ビットのディジタルデータを出力する
デシメーションフィルタとを備えたことを特徴とするデ
ルタシグマＡ／Ｄコンバータ。 - 【請求項２】 出力段に１ビット量子化器を備え、入力
信号をデルタシグマ変調して１ビットのビットストリー
ムを出力すると共に前記入力信号の最大許容レベルより
も前記１ビット量子化器からの帰還電圧を大きく設定す
ることにより利得が制限されたデルタシグマ変調手段
と、 このデルタシグマ変調手段から出力される１ビットのビ
ットストリームを、前記帰還信号をＶREF、前記入力信
号の最大許容レベルをＶMとしたとき、ＶREF／ＶMに相
当する変換値で変換して多ビット化するデータ変換手段
と、 このデータ変換手段から出力される多ビット化されたビ
ットストリームを入力し前記入力信号に対応する低周波
成分を抽出して多ビットのディジタルデータを出力する
デシメーションフィルタとを備えたことを特徴とするデ
ルタシグマＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35733197A JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマａ／ｄコンバータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP38097 | 1997-01-06 | ||
| JP9-380 | 1997-01-06 | ||
| JP35733197A JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマａ／ｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247852A JPH10247852A (ja) | 1998-09-14 |
| JP3428412B2 true JP3428412B2 (ja) | 2003-07-22 |
Family
ID=26333351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35733197A Expired - Fee Related JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3428412B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2797725B1 (fr) * | 1999-08-16 | 2001-11-09 | St Microelectronics Sa | Procede et dispositif de conversion d'un signal analogique en un signal numerique avec controle automatique de gain |
| JP2009207083A (ja) * | 2008-02-29 | 2009-09-10 | Sanyo Electric Co Ltd | 増幅回路 |
| JP5268614B2 (ja) * | 2008-12-12 | 2013-08-21 | 日置電機株式会社 | 測定装置 |
-
1997
- 1997-12-25 JP JP35733197A patent/JP3428412B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10247852A (ja) | 1998-09-14 |
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