JP3428412B2 - デルタシグマa/dコンバータ - Google Patents
デルタシグマa/dコンバータInfo
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Description
いたデルタシグマA/Dコンバータに係り、特に2次以
上のΔΣ変調器を使用した場合の入力フルスケール近傍
で生じるノイズ(歪み)を防止しつつディジタルフルス
ケール出力を得るようにしたデルタシグマA/Dコンバ
ータに関する。
ナログ入力信号をオーバーサンプリングすると共にΔΣ
変調して1ビットのビットストリームに変換し、更にフ
ィルタリング処理を施して多ビットのディジタルデータ
を得るようにしたデルタシグマA/Dコンバータが知ら
れている。その基本構成は、例えば図7に示すように、
ΔΣ変調器1とデシメーションフィルタ2とからなる。
ΔΣ変調器1は、例えばオーバーサンプリングされた入
力信号Siと帰還電圧±VREFとの差分値を積分する積
分器11と、その積分値を1ビット量子化してビットス
トリームBSを生成・出力する1ビット量子化器12
と、この1ビット量子化器12の出力のレベルに応じて
+VREF又は−VREFの帰還電圧をフィードバックする帰
還電圧選択部13とにより構成される。また、デシメー
ションフィルタ2は、ΔΣ変調器1からのビットストリ
ームBSに含まれるアナログ入力信号Siに対応した低
周波成分を抽出すると共に多ビット化してアナログ入力
信号Siに対応した多ビットのディジタルデータDoを
出力する。
圧±VREFは、アナログ入力信号の最大レベルに設定さ
れ、その最大レベルのときに得られるディジタルデータ
は、フルスケールデータ(0111…1又は1000…
0)となる。しかしながら、ΔΣ変調器1が2次以上で
ある場合、図8に示すように、アナログ入力レベルが±
VREFに近づくと急激にS/Nが低下することが知られ
ている。
ルを帰還電圧±VREFの例えば80%に制限すると共
に、後段のデシメーションフィルタ2のゲインを1.2
5に設定することにより、図8で示した最大S/Nが得
られる点でフルスケールのディジタルデータが得られる
ようにしたA/Dコンバータが知られている(米国特許
第4,851,841号)。
シグマA/Dコンバータでは、アナログ最大入力を1/
Gに抑えた場合、後段のデシメーションフィルタのゲイ
ンがG倍となるようなフィルタ特性を持たせる必要があ
る(例えば前述の例では1/G=80[%],G=1.
25)。そのためには、デシメーションフィルタのフィ
ルタ係数を全てG倍に設定しなければならない。このた
め、フィルタ係数の設定自体が大変で、一度設定したデ
シメーションフィルタのゲインの変更は実質的に困難で
ある。従って、従来のデルタシグマA/Dコンバータで
は、ΔΣ変調器のゲインは、デシメーションフィルタの
ゲインによって一義的に決定されてしまい、その変更は
困難であるため、フルスケールのディジタルデータが得
られるアナログ入力レベルを簡単に可変することができ
ないという問題がある。また、前段のΔΣ変調器を後段
のデシメーションフィルタと対で設計しなければならな
いため、設計の自由度が低くなるという問題もある。
れたもので、フルスケールのディジタルデータが得られ
るアナログ入力レベル設定やその変更が容易で、設計自
由度の高いデルタシグマA/Dコンバータを提供するこ
とを目的とする。
ルタシグマA/Dコンバータは、出力段に1ビット量子
化器を備え、入力信号をデルタシグマ変調して1ビット
のビットストリームを出力すると共に前記入力信号の最
大値よりも前記1ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される1
ビットのビットストリームを、前記帰還信号をVREF、
前記入力信号の最大値をVMとしたとき、VREF/VMに
相当する変換値で変換して多ビット化するデータ変換手
段と、このデータ変換手段から出力される多ビット化さ
れたビットストリームを入力し前記入力信号に対応する
低周波成分を抽出して多ビットのディジタルデータを出
力するデシメーションフィルタとを備えたことを特徴と
する。
A/Dコンバータは、出力段に1ビット量子化器を備
え、入力信号をデルタシグマ変調して1ビットのビット
ストリームを出力すると共に前記入力信号の最大許容レ
ベルよりも前記1ビット量子化器からの帰還電圧を大き
く設定することにより利得が制限されたデルタシグマ変
調手段と、このデルタシグマ変調手段から出力される1
ビットのビットストリームを、前記帰還信号をVREF、
前記入力信号の最大許容レベルをVMとしたとき、VREF
/VMに相当する変換値で変換して多ビット化するデー
タ変換手段と、このデータ変換手段から出力される多ビ
ット化されたビットストリームを入力し前記入力信号に
対応する低周波成分を抽出して多ビットのディジタルデ
ータを出力するデシメーションフィルタとを備えたこと
を特徴とする。
タに入力される前のビットストリームをデータ変換手段
で多ビット化して任意のレベルに変換することにより、
データ変換手段及びデシメーションフィルタ全体のゲイ
ンを可変するようにしている。このため、デシメーショ
ンフィルタのゲインは、例えば1に固定したままで、デ
ータ変換手段でのデータ変換値を可変することにより、
ディジタルデータのフルスケール値が得られるアナログ
入力レベルを簡単に変更することができる。
調手段における入力信号の最大許容レベルをVMと設定
したとき、データ変換手段でのデータ変換値をVREF/
VMに設定すれば、デルタシグマ変調手段への最大許容
レベルに等しい入力レベルでディジタルフルスケールが
得られるので、デルタシグマ変調手段の設計に際して、
後段のデシメーションフィルタを考慮する必要が無く、
デルタシグマ変調手段を含めた設計の自由度を大幅に増
すことができる。
の好ましい実施の形態について説明する。図1は、この
発明の一実施例に係るデルタシグマA/Dコンバータの
構成を示すブロック図である。このA/Dコンバータ
は、ΔΣ変調器21、データ変換部22及びデシメーシ
ョンフィルタ23により構成され、ΔΣ変調器21で得
られたビットストリームBSをデータ変換部22で任意
のデータ変換値でデータ変換(重み付け)して多ビット
化することにより、任意のゲインを付与できる点が特徴
となっている。
に周知の2次ΔΣ変調器で、オーバーサンプリングされ
たアナログ入力信号Siと帰還電圧+VREF又は−VREF
との差分値を減算器31で得、この差分値を第1の積分
器32で積分すると共に、積分器32の出力と帰還電圧
+VREF又は−VREFとの差分値を減算器33で得、この
差分値を第2の積分器34で積分する。そして、第2の
積分器34の出力を1ビット量子化器35で1ビット量
子化して1ビットのビットストリームBSを得ると共
に、ビットストリームBSの1,0の値に応じて帰還電
圧+VREF又は−VREFを帰還電圧選択部36で選択して
減算器31,33にフィードバックするように構成され
ている。ここで、帰還電圧±VREFは、図8のS/N曲
線に基づき、例えばアナログ入力信号Siの最大許容レ
ベルの1.25倍となるレベルに設定される(入力信号
の最大はVREFの0.8倍)。
出力される1ビットのビットストリームBSを多ビット
のビットストリームDBSに変換するもので、例えば図
3に示すように複数のゲート回路により構成することが
できる。この回路では、データ変換値T3,T2,T
1,T0として0000〜1111までの4ビットのデ
ータが与えられ、ORゲート41、インバータ42、N
ANDゲート43及びANDゲート44,45による論
理回路により、データ変換値Tが0000〜0100ま
では、EX−ORゲート46〜49の入力に0100を
与え、データ変換値Tが0101〜1111のいずれか
一つの値である場合は、EX−ORゲート46〜49の
入力にデータ変換値Tを与えるように動作する。また、
ビットストリームBSが1か0かによって、インバータ
50及びEX−ORゲート46〜49の出力に正の値又
は負の値が出力される。従って、5ビットのデータ変換
出力(ビットストリームDBS)の下位2ビット(B
1,B0)までを小数部とする(B1が0.5の重み、
B0が0.25の重み)と、このデータ変換部22は、
データ変換値Tの値によって、下記表1のようなレベル
の多ビットのビットストリームDBSを出力する。
のビットストリームDBSは、デシメーションフィルタ
23に入力される。デシメーションフィルタ23は、例
えば図4に示すように構成されている。係数発生部51
には、インパルス応答係数が格納されており、5ビット
のビットストリームDBSとインパルス応答係数とが乗
算器52で乗算され、アキュームレータ53及びラッチ
回路54で累積加算されることにより、畳み込み演算が
行われ、例えば16ビットのディジタルデータDoが出
力される。
バータに入力されるアナログ入力信号Siから最終出力
であるディジタルデータDoが生成されるまでの様子を
示す図である。いま、同図(a)では、アナログ入力信
号Siの最大レベルが帰還電圧±VREFの0.8倍に設
定されているとすると、ΔΣ変調器21で得られるビッ
トストリームBSは、同図(b)のようになる。なお、
この図では、“1”を上向きに、“0”を下向きに表わ
している。このとき、データ変換部22のデータ変換値
Tとして“0101”を与えるとB2とB0が1又は0
となり、データ変換値DBSは、B2の重みが1、B0
の重みが0.25であるので線の高さで表現すると、同
図(c)のように、ビットストリームBSの1.25倍
になるので、デシメーションフィルタ23からの16ビ
ットのデジタルデータDoは、同図(d)に示すよう
に、16進表記で、“8000h”から“7FFFh”
までのフルスケールの値をとることになる。
帰還電圧±VREFの0.6倍となるようなアナログ入力
信号Siを入力する場合には、同図(f)のようなビッ
トストリームBSが得られるが、データ変換部22のデ
ータ変換値Tとして“0111”を与えれば、データ変
換値DBSは、同図(g)のように、ビットストリーム
の1.75倍となるので、この場合でも、同図(h)に
示すように、デシメーションフィルタ23からの16ビ
ットのデジタルデータDoは、“8000h”から“7
FFFh”までのフルスケールの値となる。
バータによれば、アナログ入力信号Siの最大入力レベ
ルに応じてデータ変換部22のデータ変換値Tを適当な
値、より具体的には、アナログ入力信号Siの最大入力
レベルをVM、帰還電圧をVREFとすると、VREF/VMに
設定すれば、デシメーションフィルタ23から出力され
るディジタルデータDoを入力最大レベルで常にフルス
ケールのデータとすることができる。また、任意の入力
レベルでフルスケールが得られるように調整することも
可能である。しかも、このA/Dコンバータによれば、
これらの調整に際して、デシメーションフィルタ23の
ゲインは常に1で良く、ゲインを変える度に係数発生部
51に格納されたインパルス応答係数を変更するという
調整の必要がない。このため、デシメーションフィルタ
の設計が容易になると同時に、デシメーションフィルタ
の係数が増えたり、余分な乗算器が必要になるといった
問題を回避することができる。
を4ビットとしたが、ビット数を更に増やせば、更に細
かな調整が可能になる。また、フルスケールのディジタ
ルデータが得られるアナログ入力許容レベルをVREFの
1/2,1/4,1/8,…と1/2nに切換えられる
ような構成にしておくと、データ変換部の構成は、デー
タ変換出力DBSの下位第nビット目を1(又は0)、
その他のビットを0(又は1)とするだけの処理で良い
ため、例えば図6のように、EX−ORゲート46〜4
9とインバータ50だけで構成することができ、回路は
更に単純化される。
である場合でもある程度の効果がある。即ち、図6のレ
ジスタ61に格納される係数値の設定のみで、後段のデ
シメーションフィルタのゲインは何ら変更せずに、ディ
ジタルデータがフルスケールとなるアナログ入力レベル
を設定することができるので、ΔΣ変調器をデシメーシ
ョンフィルタとは無関係に設計することができる。
ータ変換値Tとを共に可変できるようにすると、最大S
/Nが得られる点をアナログ入力信号の最大レベルとす
るように、各部を調整することが更に容易になる。
デシメーションフィルタに入力される前のビットストリ
ームをデータ変換手段で多ビット化して任意のレベルに
変換することにより、データ変換手段及びデシメーショ
ンフィルタ全体のゲインを可変するようにしているの
で、デシメーションフィルタのゲインを固定したまま
で、データ変換手段でのデータ変換値を可変することに
より、ディジタルデータのフルスケール値が得られるア
ナログ入力レベルを簡単に変更することができる。ま
た、データ変換手段でのデータ変換値を適切にに設定す
れば、デルタシグマ変調手段への最大許容レベルに等し
い入力レベルでディジタルフルスケールが得られるの
で、デルタシグマ変調手段の設計に際して、後段のデシ
メーションフィルタを考慮する必要が無く、デルタシグ
マ変調手段を含めた設計の自由度を大幅に増すことがで
きるという効果を奏する。
Dコンバータのブロック図である。
図である。
ク図である。
タのブロック図である。
る。
ブロック図である。
ック図である。
を示すグラフである。
ルタ、22…データ変換部。
Claims (2)
- 【請求項1】 出力段に1ビット量子化器を備え、入力
信号をデルタシグマ変調して1ビットのビットストリー
ムを出力すると共に前記入力信号の最大値よりも前記1
ビット量子化器からの帰還電圧を大きく設定することに
より利得が制限されたデルタシグマ変調手段と、 このデルタシグマ変調手段から出力される1ビットのビ
ットストリームを、前記帰還信号をVREF、前記入力信
号の最大値をVMとしたとき、VREF/VMに相当する変
換値で変換して多ビット化するデータ変換手段と、 このデータ変換手段から出力される多ビット化されたビ
ットストリームを入力し前記入力信号に対応する低周波
成分を抽出して多ビットのディジタルデータを出力する
デシメーションフィルタとを備えたことを特徴とするデ
ルタシグマA/Dコンバータ。 - 【請求項2】 出力段に1ビット量子化器を備え、入力
信号をデルタシグマ変調して1ビットのビットストリー
ムを出力すると共に前記入力信号の最大許容レベルより
も前記1ビット量子化器からの帰還電圧を大きく設定す
ることにより利得が制限されたデルタシグマ変調手段
と、 このデルタシグマ変調手段から出力される1ビットのビ
ットストリームを、前記帰還信号をVREF、前記入力信
号の最大許容レベルをVMとしたとき、VREF/VMに相
当する変換値で変換して多ビット化するデータ変換手段
と、 このデータ変換手段から出力される多ビット化されたビ
ットストリームを入力し前記入力信号に対応する低周波
成分を抽出して多ビットのディジタルデータを出力する
デシメーションフィルタとを備えたことを特徴とするデ
ルタシグマA/Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35733197A JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマa/dコンバータ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP9-380 | 1997-01-06 | ||
JP35733197A JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマa/dコンバータ |
Publications (2)
Publication Number | Publication Date |
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JPH10247852A JPH10247852A (ja) | 1998-09-14 |
JP3428412B2 true JP3428412B2 (ja) | 2003-07-22 |
Family
ID=26333351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35733197A Expired - Fee Related JP3428412B2 (ja) | 1997-01-06 | 1997-12-25 | デルタシグマa/dコンバータ |
Country Status (1)
Country | Link |
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JP (1) | JP3428412B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2797725B1 (fr) * | 1999-08-16 | 2001-11-09 | St Microelectronics Sa | Procede et dispositif de conversion d'un signal analogique en un signal numerique avec controle automatique de gain |
JP2009207083A (ja) * | 2008-02-29 | 2009-09-10 | Sanyo Electric Co Ltd | 増幅回路 |
JP5268614B2 (ja) * | 2008-12-12 | 2013-08-21 | 日置電機株式会社 | 測定装置 |
-
1997
- 1997-12-25 JP JP35733197A patent/JP3428412B2/ja not_active Expired - Fee Related
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JPH10247852A (ja) | 1998-09-14 |
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