JP3417476B2 - 多入力データ同期回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、非同期で動作する
同一構成の２つの回路、すなわち、非同期２重化回路か
らの入力データを同期して取り出す多入力データ同期回
路に関するものである。 【０００２】 【従来の技術】高信頼性を求められる回路において、Ａ
系、Ｂ系の２面構成を持つ回路は一般的に用いられてい
る。この場合、上位装置から与えられる、クロック、デ
ータ、イネーブル信号は、一般的にＡ系、Ｂ系でクロッ
ク周波数表示は同じであるが、ｐｐｍオーダの製造誤差
は、どうしても発生してしまう、したがって、回路を設
計する場合は、両者のクロックは非同期扱いとして設計
する事が好ましい。また、片系の不具合が、他系に波及
しにくくする為にも敢えて両者の同期を取ることを省い
ている。その場合、下位の装置は、Ａ系、Ｂ系どちらか
必要なデータ、若しくは両系のデータを受け取り処理す
る必要が生じる。通常、このような場合、入力段にファ
イフォ（FIFO： first-in first-out（先入れ先出
し））バッファ回路を図４のように入れて回路を構成
し、速度を合わせることが行われる。図４は従来例の
多入力データ同期回路の構成を示すブロック図である。
その速度調整は次のように行われる。入力データ（ＤＡ
Ｔ０）１は、クロック（ＣＬＫ０）３に従ってファイフ
ォ（ＦＩＦＯ０）２に書き込まれ一旦保持される。同様
に、入力データ（ＤＡＴ１）４は、クロック（ＣＬＫ
１）６に従ってファイフォ（ＦＩＦＯ１）５に書き込ま
れ一旦保持される。ファイフォ（ＦＩＦＯ０）２、ファ
イフォ（ＦＩＦＯ１）５にそれぞれ保持されたデータ
（ＤＡＴ０）１、データ（ＤＡＴ１）４は、共通のクロ
ック（ＣＫＩ）７に従って内部回路８に出力される。こ
のようにして クロック（ＣＫＩ）７により両系で同期
した読み込みを行う。 【０００３】 【発明が解決しようとする課題】しかし、従来の方式で
は次のような問題があった。上述したように両系のクロ
ック周波数に製造誤差が生じる。すなわち、図４の場
合、クロック（ＣＬＫ０）３とクロック（ＣＬＫ１）６
との周波数に微差がある。両系でクロック周波数に微差
があるのに対し、内部回路８へ取り出すデータ量は両系
で同一であるため、クロック周波数の低い系のファイフ
ォへのデータの到達が遅れることとなる。仮に、クロッ
ク（ＣＬＫ０）３がクロック（ＣＬＫ１）６より周波数
が低いとすれば、ファイフォ（ＦＩＦＯ０）２へのデー
タ（ＤＡＴ０）１の到達速度がファイフォ（ＦＩＦＯ
１）５へのデータ（ＤＡＴ１）６の到達速度より遅くな
る。それにも拘わらず、共通のクロック（ＣＫＩ）７に
よって同じ速度で読み出すのであるから、入力データの
処理を続けていれば、共通のクロック（ＣＫＩ）７によ
る取り込みのタイミングが来ても、ファイフォ（ＦＩＦ
Ｏ１）５へはデータ（ＤＡＴ１）４が収容されている
が、ファイフォ（ＦＩＦＯ０）２へデータが未だ収容さ
れていない状態、すなわち、ファイフォＦＩＦＯ０のみ
が空である状態となる。すなわち、両系の位相が回転す
る。その状態でクロックＣＫＩに従って両ファイフォＦ
ＩＦＯ０から内部回路８にデータを出力する。その結
果、内部回路８ではファイフォＦＩＦＯ０からの出力は
データが無いことになる。すなわち、従来技術ではデー
タの欠落という問題があった。 【０００４】本発明は以上の従来技術における問題に鑑
みてなされたものであって、非同期で動作する同一構成
の２つの回路、すなわち、非同期２重化回路からの入力
データを同期して取り出す多入力データ同期回路におい
て、両系のクロック周波数の微差に基づくデータの欠落
を回避することができる多入力データ同期回路を提供す
ることを課題とする。 【０００５】 【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、非同期で動作する同一構成の２系の回
路からの各入力データを一旦保持するファイフォバッフ
ァ回路と、前記ファイフォバッファ回路から共通のクロ
ックにより各入力データを同期して読み取るデータ読み
取り回路とを備える多入力データ同期回路において、一
方の系のクロックによりデータ数をカウントするカウン
タと、他方の系のクロックによりデータ数をカウントす
るカウンタと、前記両カウンタの出力を受け、両系のデ
ータが前記ファイフォバッファ回路へ到着する時点の差
を検出する位相差検出回路とを備え、前記差は、前記デ
ータ読み取り回路が読み取る一回分のデータ長の２分の
１を超えた場合に、先に前記ファイフォバッファ回路へ
到着するデータを一回分多く読み出すことを特徴とする
多入力データ同期回路である。 【０００６】したがって本出願第１の発明の多入力デー
タ同期回路によれば、両系のデータの前記ファイフォバ
ッファ回路への到着時点の差が、前記データ読み取り回
路の一回分の読み取りのデータ長の２分の１を超えた場
合に、先に到着するデータを一回分多く読み出す、すな
わち、比較的クロック周波数の低いデータがファイフォ
バッファ回路に到達する時点が比較的クロック周波数の
高いデータがファイフォバッファ回路に到達する時点よ
り一回分の読み取りのデータ長の２分の１より遅れてし
まった場合に、比較的クロック周波数の低いデータの読
み取りをせず、比較的クロック周波数の高いデータを一
回読み取ることを行う。かかる処理直後は、比較的クロ
ック周波数の低いデータが先にファイフォバッファ回路
に到達する。再び、比較的クロック周波数の低いデータ
がファイフォバッファ回路に到達する時点が比較的クロ
ック周波数の高いデータがファイフォバッファ回路に到
達する時点より一回分の読み取りのデータ長の２分の１
より遅れてしまった場合に、比較的クロック周波数の低
いデータの読み取りをせず、比較的クロック周波数の高
いデータを一回読み取ることを行う。本出願第１の発明
の多入力データ同期回路は、以上の処理を繰り返すこと
により、データがファイフォバッファ回路に到達してい
ない状態（ファイフォバッファ回路にデータが保持され
ていない状態）で読み取ることを防ぎ、データの欠落を
回避することができるという効果がある。 【０００７】 【発明の実施の形態】以下に本発明の一実施の形態の多
入力データ同期回路につき図面を参照して説明する。以
下は本発明の一実施形態であって本発明を限定するもの
ではない。まず、本発明の一実施の形態の構成につき図
１を参照して説明する。図１は本発明の一実施の形態の
多入力データ同期回路の構成を示すブロック図である。 【０００８】本実施形態の多入力データ同期回路は、Ａ
系、Ｂ系の２面構成をとる回路の入力段において、Ａ系
のファイフォバッファ回路であるファイフォＡ（ＦＩＦ
ＯＡ）１１と、Ａ系の入力クロックＡ（ＣＬＫＡ）１２
に同期してカウントするカウンタＡ（ＣＯＵＮＴＡ）１
４と、Ａ系と同じ構成のＢ系のファイフォバッファ回路
Ｂ（ＦＩＦＯＢ）２１と、Ｂ系の入力クロックＢ（ＣＬ
ＫＢ）２２に同期してカウントするカウンタＢ（ＣＯＵ
ＮＴＢ）２４と、カウンタＡ１４とカウンタＢ２４の位
相差を検出する位相差検出回路（PD:Phase Detector）
３０とを備える。また、データを内部に引き取る為のデ
ータ読み取り回路３２を有する。 【０００９】次に本実施形態の多入力データ同期回路の
処理の詳細につき図１〜図３を参照して説明する。入力
信号としては、図２に示すような一般的な信号フォーマ
ットを想定する。図２（ａ）は入力クロックＡ（ＣＬＫ
Ａ）１２の模式波形図、図２（ｂ）はデータの先頭を示
すイネーブルＡ（ＥＮＡ）１３の模式波形図、図２
（ｃ）はｎ ｂｉｔのデータＡ（ＤＡＴＡ）１０の模式
図である。また、Ｂ系にも図２に示したものと同様の入
力クロックＢ（ＣＬＫＢ）２２、イネーブルＢ（ＥＮ
Ｂ）２３及びデータＢ（ＤＡＴＢ）２０がそれぞれ入力
する。また、それぞれのデータＡ１０、データＢ２０
は、ｍ ｂｙｔｅ集まり、一つのフレームとして意味を
持つとする。このようなデータの例としては、ＡＴＭセ
ルデータが該当する。 【００１０】次に、本実施形態の多入力データ同期回路
の動作につき説明する。Ａ系のデータＡ１０は、イネー
ブルＡ１３を先頭とし、入力クロックＡ１２により、フ
ァイフォバッファ回路Ａ１１に書き込まれる。それと同
時に、イネーブルＡ１３でクリアされたカウンタＡ１４
が入力クロックＡ１２によりデータ数をカウントする。
同様にＢ系のデータも書き込まれ、かつ、そのデータ数
がカウントされる。すなわち、Ａ系のデータＢ２０は、
イネーブルＢ２３を先頭とし、入力クロックＢ２２によ
り、ファイフォバッファ回路Ｂ２１に書き込まれ、それ
と同時に、イネーブルＢ２３でクリアされたカウンタＢ
２４が入力クロックＢ２２によりデータ数をカウントす
る。 【００１１】カウンタＡ１４及びカウンタＢ２４はそれ
ぞれ、ｍ ｂｙｔｅ分のデータを受け取ると受信完了信
号Ａ（ＲＣＯＡ）１７、受信完了信号Ｂ（ＲＣＯＢ）２
７を位相差検出回路３０に入力する。図３に、イネーブ
ルＡ１３、受信完了信号Ａ（ＲＣＯＡ）１７、イネーブ
ルＢ２３、受信完了信号Ｂ（ＲＣＯＢ）２７の模式波形
図を示す。受信完了信号Ａ１７及び受信完了信号Ｂ２７
を受けた位相差検出回路３０は、入力クロックＡ１２と
入力クロックＢ２２の位相差検出し、その検出結果をデ
ータ読み取り回路３２に通知する（ＰＤＯ３３）。 【００１２】入力クロックＡ１２と入力クロックＢ２２
の位相差検出結果の通知を受けたデータ読み取り回路３
２は、入力クロックＡ１２の周波数及び入力クロックＢ
２２の周波数の双方より高い周波数のクロックＩ（ＣＬ
ＫＩ）３１により、それぞれのファイフォバッファ回路
１１，１２からデータをｍ ｂｙｔｅ分取り出す。 【００１３】位相差検出回路３０はクロックＩ３１若し
くは、入力クロックＡ１２の周波数及び入力クロックＢ
２２の周波数の双方より十分周波数の高いクロックを用
い、イネーブルＡ１３の立上がりから、受信完了信号Ａ
１７の立上がりまでをカウントしその間の時間δｔａを
求める。同様にして位相差検出回路３０は、イネーブル
Ｂ２３と受信完了信号Ｂ２７からδｔｂを求める。その
結果をｐ周期分それぞれ積分し、Σδｔａ及びΣδｔｂ
を求めそれらの大小関係を比較する。その出力信号をＣ
ＯＭＰとするまた同様にして位相差検出回路３０は、イ
ネーブルＡ１３とイネーブルＢ２３の差を検出し、差δ
ｔｅｎを求める。この算出はＣＯＭＰの結果に基づき、
クロック周波数の高い系の方のイネーブルの立ち上がり
エッジを起点とし算出する。 【００１４】仮に、Ｂ系のクロックＢ２２の方がＡ系の
クロックＡ１２より周波数が高いと仮定する。図３はＢ
系のクロックＢ２２の方がＡ系のクロックＡ１２より周
波数が高い場合を描いた。 （１）差δｔｅｎ≦（ｍ ｂｙｔｅ分の時間）／２ の
場合 差δｔｅｎがｍ ｂｙｔｅ分の時間の１／２以下である
という結果を算出された場合、データ読み取り回路３２
は、受信完了信号Ａ１７を受けた後、イネーブルＩＡ
（ＥＮＩＡ）１６と、イネーブルＩＢ（ＥＮＩＢ）２６
とを制御し、一回分（１フレーム＝ｍ ｂｙｔｅ）のデ
ータをファイフォバッファ回路Ａ１１、Ｂ２１から読み
出す（ＤＡＴＡＯ１５，ＤＡＴＢＯ２５）。 （２）差δｔｅｎ＞（ｍ ｂｙｔｅ分の時間）／２ の
場合 差δｔｅｎがｍ ｂｙｔｅ分の時間の１／２を超えてい
るという結果を算出した場合、データ読み取り回路３２
は、受信完了信号Ｂ２７を受けた後、イネーブルＩＡ１
６を制御し、ファイフォバッファ回路Ａ１１については
一回分（１フレーム＝ｍ ｂｙｔｅ）の読み出しを行な
わないようにし、イネーブルＩＢ（ＥＮＩＢ）２６を制
御してファイフォバッファ回路Ｂ２１から一回分（１フ
レーム＝ｍ ｂｙｔｅ）のデータの読み出す（ＤＡＴＢ
Ｏ２５）。このように、Ｂ系の方が先に１回分のデータ
を取り出されてしまったため、Ａ系のファイフォバッフ
ァ回路Ａ１１の方にデータが先に到着し、Ｂ系のファイ
フォバッファ回路Ｂ２１へのデータの到達を待つ格好と
なる。Ａ系のデータの読み出しを一回分休んだ後は、上
記（１）と同様に両系のデータを読み出す（ＤＡＴＡＯ
１５，ＤＡＴＢＯ２５）。但し、何れか後にデータが到
達する系統の受信完了信号（１７又は２７）を受信した
後に、イネーブルＩＡ（ＥＮＩＡ）１６と、イネーブル
ＩＢ（ＥＮＩＢ）２６とを制御し、一回分（１フレーム
＝ｍ ｂｙｔｅ）のデータをファイフォバッファ回路Ａ
１１、Ｂ２１から読み出す（ＤＡＴＡＯ１５，ＤＡＴＢ
Ｏ２５）。 （３）しかし、Ｂ系のクロックＢ２２の方がＡ系のクロ
ックＡ１２より周波数が高いため、その後、イネーブル
Ａ１３とイネーブルＢ２３の位相が同じになる（δｔｅ
ｎ＝０）、すなわち、おなじタイミングで両系のファイ
フォバッファ回路Ａ１１、Ｂ２１にデータＡ１０、Ｂ２
０が到着する。さらに進めば、Ａ系のデータＡ１０の到
着が再び遅れ始める。Ａ系のデータＡ１０の到着の遅れ
が次第に大きくなり、差δｔｅｎがｍ ｂｙｔｅ分の時
間の１／２を超えた場合、上記（２）に記載の処理をす
る。 【００１５】以上の実施形態によれば、データＡ１０と
データＢ２０のフレーム周期が最初に一致した時点か
ら、次に一致する時点までに、２フレーム以上差が出る
ような場合には使用できないが、基本的に二面構成の回
路において、極端に位相が回ることは考えられない。し
たがって、再度フレームが一致するまでに、両者のデー
タの差は高々１フレームである。したがって、本回路を
適用する事により非同期の入力データを、確実に受け取
る事が出来る。 【００１６】なお、上記実施の形態においてはデータ読
み取り回路３２が読み取る一回分のデータ長を１フレー
ムとしたが、１ビットや数ビットとなる多入力データ同
期回路もあるため、本発明はデータ読み取り回路３２が
読み取る一回分のデータ長を１フレームとする場合に限
られない。
同一構成の２つの回路、すなわち、非同期２重化回路か
らの入力データを同期して取り出す多入力データ同期回
路に関するものである。 【０００２】 【従来の技術】高信頼性を求められる回路において、Ａ
系、Ｂ系の２面構成を持つ回路は一般的に用いられてい
る。この場合、上位装置から与えられる、クロック、デ
ータ、イネーブル信号は、一般的にＡ系、Ｂ系でクロッ
ク周波数表示は同じであるが、ｐｐｍオーダの製造誤差
は、どうしても発生してしまう、したがって、回路を設
計する場合は、両者のクロックは非同期扱いとして設計
する事が好ましい。また、片系の不具合が、他系に波及
しにくくする為にも敢えて両者の同期を取ることを省い
ている。その場合、下位の装置は、Ａ系、Ｂ系どちらか
必要なデータ、若しくは両系のデータを受け取り処理す
る必要が生じる。通常、このような場合、入力段にファ
イフォ（FIFO： first-in first-out（先入れ先出
し））バッファ回路を図４のように入れて回路を構成
し、速度を合わせることが行われる。図４は従来例の
多入力データ同期回路の構成を示すブロック図である。
その速度調整は次のように行われる。入力データ（ＤＡ
Ｔ０）１は、クロック（ＣＬＫ０）３に従ってファイフ
ォ（ＦＩＦＯ０）２に書き込まれ一旦保持される。同様
に、入力データ（ＤＡＴ１）４は、クロック（ＣＬＫ
１）６に従ってファイフォ（ＦＩＦＯ１）５に書き込ま
れ一旦保持される。ファイフォ（ＦＩＦＯ０）２、ファ
イフォ（ＦＩＦＯ１）５にそれぞれ保持されたデータ
（ＤＡＴ０）１、データ（ＤＡＴ１）４は、共通のクロ
ック（ＣＫＩ）７に従って内部回路８に出力される。こ
のようにして クロック（ＣＫＩ）７により両系で同期
した読み込みを行う。 【０００３】 【発明が解決しようとする課題】しかし、従来の方式で
は次のような問題があった。上述したように両系のクロ
ック周波数に製造誤差が生じる。すなわち、図４の場
合、クロック（ＣＬＫ０）３とクロック（ＣＬＫ１）６
との周波数に微差がある。両系でクロック周波数に微差
があるのに対し、内部回路８へ取り出すデータ量は両系
で同一であるため、クロック周波数の低い系のファイフ
ォへのデータの到達が遅れることとなる。仮に、クロッ
ク（ＣＬＫ０）３がクロック（ＣＬＫ１）６より周波数
が低いとすれば、ファイフォ（ＦＩＦＯ０）２へのデー
タ（ＤＡＴ０）１の到達速度がファイフォ（ＦＩＦＯ
１）５へのデータ（ＤＡＴ１）６の到達速度より遅くな
る。それにも拘わらず、共通のクロック（ＣＫＩ）７に
よって同じ速度で読み出すのであるから、入力データの
処理を続けていれば、共通のクロック（ＣＫＩ）７によ
る取り込みのタイミングが来ても、ファイフォ（ＦＩＦ
Ｏ１）５へはデータ（ＤＡＴ１）４が収容されている
が、ファイフォ（ＦＩＦＯ０）２へデータが未だ収容さ
れていない状態、すなわち、ファイフォＦＩＦＯ０のみ
が空である状態となる。すなわち、両系の位相が回転す
る。その状態でクロックＣＫＩに従って両ファイフォＦ
ＩＦＯ０から内部回路８にデータを出力する。その結
果、内部回路８ではファイフォＦＩＦＯ０からの出力は
データが無いことになる。すなわち、従来技術ではデー
タの欠落という問題があった。 【０００４】本発明は以上の従来技術における問題に鑑
みてなされたものであって、非同期で動作する同一構成
の２つの回路、すなわち、非同期２重化回路からの入力
データを同期して取り出す多入力データ同期回路におい
て、両系のクロック周波数の微差に基づくデータの欠落
を回避することができる多入力データ同期回路を提供す
ることを課題とする。 【０００５】 【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、非同期で動作する同一構成の２系の回
路からの各入力データを一旦保持するファイフォバッフ
ァ回路と、前記ファイフォバッファ回路から共通のクロ
ックにより各入力データを同期して読み取るデータ読み
取り回路とを備える多入力データ同期回路において、一
方の系のクロックによりデータ数をカウントするカウン
タと、他方の系のクロックによりデータ数をカウントす
るカウンタと、前記両カウンタの出力を受け、両系のデ
ータが前記ファイフォバッファ回路へ到着する時点の差
を検出する位相差検出回路とを備え、前記差は、前記デ
ータ読み取り回路が読み取る一回分のデータ長の２分の
１を超えた場合に、先に前記ファイフォバッファ回路へ
到着するデータを一回分多く読み出すことを特徴とする
多入力データ同期回路である。 【０００６】したがって本出願第１の発明の多入力デー
タ同期回路によれば、両系のデータの前記ファイフォバ
ッファ回路への到着時点の差が、前記データ読み取り回
路の一回分の読み取りのデータ長の２分の１を超えた場
合に、先に到着するデータを一回分多く読み出す、すな
わち、比較的クロック周波数の低いデータがファイフォ
バッファ回路に到達する時点が比較的クロック周波数の
高いデータがファイフォバッファ回路に到達する時点よ
り一回分の読み取りのデータ長の２分の１より遅れてし
まった場合に、比較的クロック周波数の低いデータの読
み取りをせず、比較的クロック周波数の高いデータを一
回読み取ることを行う。かかる処理直後は、比較的クロ
ック周波数の低いデータが先にファイフォバッファ回路
に到達する。再び、比較的クロック周波数の低いデータ
がファイフォバッファ回路に到達する時点が比較的クロ
ック周波数の高いデータがファイフォバッファ回路に到
達する時点より一回分の読み取りのデータ長の２分の１
より遅れてしまった場合に、比較的クロック周波数の低
いデータの読み取りをせず、比較的クロック周波数の高
いデータを一回読み取ることを行う。本出願第１の発明
の多入力データ同期回路は、以上の処理を繰り返すこと
により、データがファイフォバッファ回路に到達してい
ない状態（ファイフォバッファ回路にデータが保持され
ていない状態）で読み取ることを防ぎ、データの欠落を
回避することができるという効果がある。 【０００７】 【発明の実施の形態】以下に本発明の一実施の形態の多
入力データ同期回路につき図面を参照して説明する。以
下は本発明の一実施形態であって本発明を限定するもの
ではない。まず、本発明の一実施の形態の構成につき図
１を参照して説明する。図１は本発明の一実施の形態の
多入力データ同期回路の構成を示すブロック図である。 【０００８】本実施形態の多入力データ同期回路は、Ａ
系、Ｂ系の２面構成をとる回路の入力段において、Ａ系
のファイフォバッファ回路であるファイフォＡ（ＦＩＦ
ＯＡ）１１と、Ａ系の入力クロックＡ（ＣＬＫＡ）１２
に同期してカウントするカウンタＡ（ＣＯＵＮＴＡ）１
４と、Ａ系と同じ構成のＢ系のファイフォバッファ回路
Ｂ（ＦＩＦＯＢ）２１と、Ｂ系の入力クロックＢ（ＣＬ
ＫＢ）２２に同期してカウントするカウンタＢ（ＣＯＵ
ＮＴＢ）２４と、カウンタＡ１４とカウンタＢ２４の位
相差を検出する位相差検出回路（PD:Phase Detector）
３０とを備える。また、データを内部に引き取る為のデ
ータ読み取り回路３２を有する。 【０００９】次に本実施形態の多入力データ同期回路の
処理の詳細につき図１〜図３を参照して説明する。入力
信号としては、図２に示すような一般的な信号フォーマ
ットを想定する。図２（ａ）は入力クロックＡ（ＣＬＫ
Ａ）１２の模式波形図、図２（ｂ）はデータの先頭を示
すイネーブルＡ（ＥＮＡ）１３の模式波形図、図２
（ｃ）はｎ ｂｉｔのデータＡ（ＤＡＴＡ）１０の模式
図である。また、Ｂ系にも図２に示したものと同様の入
力クロックＢ（ＣＬＫＢ）２２、イネーブルＢ（ＥＮ
Ｂ）２３及びデータＢ（ＤＡＴＢ）２０がそれぞれ入力
する。また、それぞれのデータＡ１０、データＢ２０
は、ｍ ｂｙｔｅ集まり、一つのフレームとして意味を
持つとする。このようなデータの例としては、ＡＴＭセ
ルデータが該当する。 【００１０】次に、本実施形態の多入力データ同期回路
の動作につき説明する。Ａ系のデータＡ１０は、イネー
ブルＡ１３を先頭とし、入力クロックＡ１２により、フ
ァイフォバッファ回路Ａ１１に書き込まれる。それと同
時に、イネーブルＡ１３でクリアされたカウンタＡ１４
が入力クロックＡ１２によりデータ数をカウントする。
同様にＢ系のデータも書き込まれ、かつ、そのデータ数
がカウントされる。すなわち、Ａ系のデータＢ２０は、
イネーブルＢ２３を先頭とし、入力クロックＢ２２によ
り、ファイフォバッファ回路Ｂ２１に書き込まれ、それ
と同時に、イネーブルＢ２３でクリアされたカウンタＢ
２４が入力クロックＢ２２によりデータ数をカウントす
る。 【００１１】カウンタＡ１４及びカウンタＢ２４はそれ
ぞれ、ｍ ｂｙｔｅ分のデータを受け取ると受信完了信
号Ａ（ＲＣＯＡ）１７、受信完了信号Ｂ（ＲＣＯＢ）２
７を位相差検出回路３０に入力する。図３に、イネーブ
ルＡ１３、受信完了信号Ａ（ＲＣＯＡ）１７、イネーブ
ルＢ２３、受信完了信号Ｂ（ＲＣＯＢ）２７の模式波形
図を示す。受信完了信号Ａ１７及び受信完了信号Ｂ２７
を受けた位相差検出回路３０は、入力クロックＡ１２と
入力クロックＢ２２の位相差検出し、その検出結果をデ
ータ読み取り回路３２に通知する（ＰＤＯ３３）。 【００１２】入力クロックＡ１２と入力クロックＢ２２
の位相差検出結果の通知を受けたデータ読み取り回路３
２は、入力クロックＡ１２の周波数及び入力クロックＢ
２２の周波数の双方より高い周波数のクロックＩ（ＣＬ
ＫＩ）３１により、それぞれのファイフォバッファ回路
１１，１２からデータをｍ ｂｙｔｅ分取り出す。 【００１３】位相差検出回路３０はクロックＩ３１若し
くは、入力クロックＡ１２の周波数及び入力クロックＢ
２２の周波数の双方より十分周波数の高いクロックを用
い、イネーブルＡ１３の立上がりから、受信完了信号Ａ
１７の立上がりまでをカウントしその間の時間δｔａを
求める。同様にして位相差検出回路３０は、イネーブル
Ｂ２３と受信完了信号Ｂ２７からδｔｂを求める。その
結果をｐ周期分それぞれ積分し、Σδｔａ及びΣδｔｂ
を求めそれらの大小関係を比較する。その出力信号をＣ
ＯＭＰとするまた同様にして位相差検出回路３０は、イ
ネーブルＡ１３とイネーブルＢ２３の差を検出し、差δ
ｔｅｎを求める。この算出はＣＯＭＰの結果に基づき、
クロック周波数の高い系の方のイネーブルの立ち上がり
エッジを起点とし算出する。 【００１４】仮に、Ｂ系のクロックＢ２２の方がＡ系の
クロックＡ１２より周波数が高いと仮定する。図３はＢ
系のクロックＢ２２の方がＡ系のクロックＡ１２より周
波数が高い場合を描いた。 （１）差δｔｅｎ≦（ｍ ｂｙｔｅ分の時間）／２ の
場合 差δｔｅｎがｍ ｂｙｔｅ分の時間の１／２以下である
という結果を算出された場合、データ読み取り回路３２
は、受信完了信号Ａ１７を受けた後、イネーブルＩＡ
（ＥＮＩＡ）１６と、イネーブルＩＢ（ＥＮＩＢ）２６
とを制御し、一回分（１フレーム＝ｍ ｂｙｔｅ）のデ
ータをファイフォバッファ回路Ａ１１、Ｂ２１から読み
出す（ＤＡＴＡＯ１５，ＤＡＴＢＯ２５）。 （２）差δｔｅｎ＞（ｍ ｂｙｔｅ分の時間）／２ の
場合 差δｔｅｎがｍ ｂｙｔｅ分の時間の１／２を超えてい
るという結果を算出した場合、データ読み取り回路３２
は、受信完了信号Ｂ２７を受けた後、イネーブルＩＡ１
６を制御し、ファイフォバッファ回路Ａ１１については
一回分（１フレーム＝ｍ ｂｙｔｅ）の読み出しを行な
わないようにし、イネーブルＩＢ（ＥＮＩＢ）２６を制
御してファイフォバッファ回路Ｂ２１から一回分（１フ
レーム＝ｍ ｂｙｔｅ）のデータの読み出す（ＤＡＴＢ
Ｏ２５）。このように、Ｂ系の方が先に１回分のデータ
を取り出されてしまったため、Ａ系のファイフォバッフ
ァ回路Ａ１１の方にデータが先に到着し、Ｂ系のファイ
フォバッファ回路Ｂ２１へのデータの到達を待つ格好と
なる。Ａ系のデータの読み出しを一回分休んだ後は、上
記（１）と同様に両系のデータを読み出す（ＤＡＴＡＯ
１５，ＤＡＴＢＯ２５）。但し、何れか後にデータが到
達する系統の受信完了信号（１７又は２７）を受信した
後に、イネーブルＩＡ（ＥＮＩＡ）１６と、イネーブル
ＩＢ（ＥＮＩＢ）２６とを制御し、一回分（１フレーム
＝ｍ ｂｙｔｅ）のデータをファイフォバッファ回路Ａ
１１、Ｂ２１から読み出す（ＤＡＴＡＯ１５，ＤＡＴＢ
Ｏ２５）。 （３）しかし、Ｂ系のクロックＢ２２の方がＡ系のクロ
ックＡ１２より周波数が高いため、その後、イネーブル
Ａ１３とイネーブルＢ２３の位相が同じになる（δｔｅ
ｎ＝０）、すなわち、おなじタイミングで両系のファイ
フォバッファ回路Ａ１１、Ｂ２１にデータＡ１０、Ｂ２
０が到着する。さらに進めば、Ａ系のデータＡ１０の到
着が再び遅れ始める。Ａ系のデータＡ１０の到着の遅れ
が次第に大きくなり、差δｔｅｎがｍ ｂｙｔｅ分の時
間の１／２を超えた場合、上記（２）に記載の処理をす
る。 【００１５】以上の実施形態によれば、データＡ１０と
データＢ２０のフレーム周期が最初に一致した時点か
ら、次に一致する時点までに、２フレーム以上差が出る
ような場合には使用できないが、基本的に二面構成の回
路において、極端に位相が回ることは考えられない。し
たがって、再度フレームが一致するまでに、両者のデー
タの差は高々１フレームである。したがって、本回路を
適用する事により非同期の入力データを、確実に受け取
る事が出来る。 【００１６】なお、上記実施の形態においてはデータ読
み取り回路３２が読み取る一回分のデータ長を１フレー
ムとしたが、１ビットや数ビットとなる多入力データ同
期回路もあるため、本発明はデータ読み取り回路３２が
読み取る一回分のデータ長を１フレームとする場合に限
られない。
【図面の簡単な説明】
【図１】 本発明の一実施の形態の多入力データ同期回
路の構成を示すブロック図である。 【図２】 図２（ａ）は入力クロックＡ（ＣＬＫＡ）１
２の模式波形図、図２（ｂ）はデータの先頭を示すイネ
ーブルＡ（ＥＮＡ）１３の模式波形図、図２（ｃ）はｎ
ｂｉｔのデータＡ（ＤＡＴＡ）１０の模式図である
（本発明の一実施の形態）。 【図３】 イネーブルＡ１３、受信完了信号Ａ（ＲＣＯ
Ａ）１７、イネーブルＢ２３、受信完了信号Ｂ（ＲＣＯ
Ｂ）２７の模式波形図である（本発明の一実施の形
態）。 【図４】 従来例の多入力データ同期回路の構成を示す
ブロック図である。
路の構成を示すブロック図である。 【図２】 図２（ａ）は入力クロックＡ（ＣＬＫＡ）１
２の模式波形図、図２（ｂ）はデータの先頭を示すイネ
ーブルＡ（ＥＮＡ）１３の模式波形図、図２（ｃ）はｎ
ｂｉｔのデータＡ（ＤＡＴＡ）１０の模式図である
（本発明の一実施の形態）。 【図３】 イネーブルＡ１３、受信完了信号Ａ（ＲＣＯ
Ａ）１７、イネーブルＢ２３、受信完了信号Ｂ（ＲＣＯ
Ｂ）２７の模式波形図である（本発明の一実施の形
態）。 【図４】 従来例の多入力データ同期回路の構成を示す
ブロック図である。
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(56)参考文献 特開 平８−204694（ＪＰ，Ａ)
特開 平10−126398（ＪＰ，Ａ)
特開 平１−171338（ＪＰ，Ａ)
特開 平９−83501（ＪＰ，Ａ)
特開 平６−110653（ＪＰ，Ａ)
実公 平４−78843（ＪＰ，Ｙ２)
国際公開02／058316（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 非同期で動作する同一構成の２系の回路
からの各入力データを一旦保持するファイフォバッファ
回路と、前記ファイフォバッファ回路から共通のクロッ
クにより各入力データを同期して読み取るデータ読み取
り回路とを備える多入力データ同期回路において、一方
の系のクロックによりデータ数をカウントするカウンタ
と、他方の系のクロックによりデータ数をカウントする
カウンタと、前記両カウンタの出力を受け、両系のデー
タが前記ファイフォバッファ回路へ到着する時点の差を
検出する位相差検出回路とを備え、前記差は、前記デー
タ読み取り回路が読み取る一回分のデータ長の２分の１
を超えた場合に、先に前記ファイフォバッファ回路へ到
着するデータを一回分多く読み出すことを特徴とする多
入力データ同期回路。
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|---|---|---|---|---|
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| JP2850366B2 (ja) * | 1989-04-26 | 1999-01-27 | ヤマハ株式会社 | バッファメモリ回路 |
| DE4227496A1 (de) | 1992-08-20 | 1994-02-24 | Philips Patentverwaltung | Anordnung zur Erzeugung eines Multiplexsignals |
| US5626785A (en) * | 1993-07-16 | 1997-05-06 | Corning Incorporated | Electrode assembly and method |
| DE4334650C1 (de) * | 1993-10-12 | 1995-03-02 | Uniroyal Englebert Gmbh | Fahrzeugluftreifen mit Radialkarkasse |
| KR0177733B1 (ko) * | 1994-08-26 | 1999-05-15 | 정장호 | 데이타 전송장치의 클럭동기 회로 |
| US5619341A (en) * | 1995-02-23 | 1997-04-08 | Motorola, Inc. | Method and apparatus for preventing overflow and underflow of an encoder buffer in a video compression system |
| DE19536518C2 (de) * | 1995-09-29 | 1998-07-09 | Siemens Ag | Verfahren zur Aufrechterhaltung des mikrosynchronen Betriebs von gedoppelten informationsverarbeitenden Einheiten |
| KR100191724B1 (ko) | 1995-12-21 | 1999-06-15 | 구자홍 | 데이타 수신 장치 |
| US5822326A (en) | 1996-05-10 | 1998-10-13 | Tektronix, Inc. | Synchronizing digital audio signals |
| US5931922A (en) * | 1996-07-01 | 1999-08-03 | Sun Microsystems, Inc. | Media server system for preventing FIFO buffer underflow during multiple channel startup by waiting until buffer receives plurality of data blocks before enabling buffer to transmit received data |
| US5778221A (en) | 1997-03-17 | 1998-07-07 | International Business Machines Corporation | System for executing asynchronous branch and link in parallel processor |
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-
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