JP3417476B2 - 多入力データ同期回路 - Google Patents
多入力データ同期回路Info
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Description
同一構成の2つの回路、すなわち、非同期2重化回路か
らの入力データを同期して取り出す多入力データ同期回
路に関するものである。 【0002】 【従来の技術】高信頼性を求められる回路において、A
系、B系の2面構成を持つ回路は一般的に用いられてい
る。この場合、上位装置から与えられる、クロック、デ
ータ、イネーブル信号は、一般的にA系、B系でクロッ
ク周波数表示は同じであるが、ppmオーダの製造誤差
は、どうしても発生してしまう、したがって、回路を設
計する場合は、両者のクロックは非同期扱いとして設計
する事が好ましい。また、片系の不具合が、他系に波及
しにくくする為にも敢えて両者の同期を取ることを省い
ている。その場合、下位の装置は、A系、B系どちらか
必要なデータ、若しくは両系のデータを受け取り処理す
る必要が生じる。通常、このような場合、入力段にファ
イフォ(FIFO: first-in first-out(先入れ先出
し))バッファ回路を図4のように入れて回路を構成
し、速度を合わせることが行われる。図4は従来例の
多入力データ同期回路の構成を示すブロック図である。
その速度調整は次のように行われる。入力データ(DA
T0)1は、クロック(CLK0)3に従ってファイフ
ォ(FIFO0)2に書き込まれ一旦保持される。同様
に、入力データ(DAT1)4は、クロック(CLK
1)6に従ってファイフォ(FIFO1)5に書き込ま
れ一旦保持される。ファイフォ(FIFO0)2、ファ
イフォ(FIFO1)5にそれぞれ保持されたデータ
(DAT0)1、データ(DAT1)4は、共通のクロ
ック(CKI)7に従って内部回路8に出力される。こ
のようにして クロック(CKI)7により両系で同期
した読み込みを行う。 【0003】 【発明が解決しようとする課題】しかし、従来の方式で
は次のような問題があった。上述したように両系のクロ
ック周波数に製造誤差が生じる。すなわち、図4の場
合、クロック(CLK0)3とクロック(CLK1)6
との周波数に微差がある。両系でクロック周波数に微差
があるのに対し、内部回路8へ取り出すデータ量は両系
で同一であるため、クロック周波数の低い系のファイフ
ォへのデータの到達が遅れることとなる。仮に、クロッ
ク(CLK0)3がクロック(CLK1)6より周波数
が低いとすれば、ファイフォ(FIFO0)2へのデー
タ(DAT0)1の到達速度がファイフォ(FIFO
1)5へのデータ(DAT1)6の到達速度より遅くな
る。それにも拘わらず、共通のクロック(CKI)7に
よって同じ速度で読み出すのであるから、入力データの
処理を続けていれば、共通のクロック(CKI)7によ
る取り込みのタイミングが来ても、ファイフォ(FIF
O1)5へはデータ(DAT1)4が収容されている
が、ファイフォ(FIFO0)2へデータが未だ収容さ
れていない状態、すなわち、ファイフォFIFO0のみ
が空である状態となる。すなわち、両系の位相が回転す
る。その状態でクロックCKIに従って両ファイフォF
IFO0から内部回路8にデータを出力する。その結
果、内部回路8ではファイフォFIFO0からの出力は
データが無いことになる。すなわち、従来技術ではデー
タの欠落という問題があった。 【0004】本発明は以上の従来技術における問題に鑑
みてなされたものであって、非同期で動作する同一構成
の2つの回路、すなわち、非同期2重化回路からの入力
データを同期して取り出す多入力データ同期回路におい
て、両系のクロック周波数の微差に基づくデータの欠落
を回避することができる多入力データ同期回路を提供す
ることを課題とする。 【0005】 【課題を解決するための手段】前記課題を解決する本出
願第1の発明は、非同期で動作する同一構成の2系の回
路からの各入力データを一旦保持するファイフォバッフ
ァ回路と、前記ファイフォバッファ回路から共通のクロ
ックにより各入力データを同期して読み取るデータ読み
取り回路とを備える多入力データ同期回路において、一
方の系のクロックによりデータ数をカウントするカウン
タと、他方の系のクロックによりデータ数をカウントす
るカウンタと、前記両カウンタの出力を受け、両系のデ
ータが前記ファイフォバッファ回路へ到着する時点の差
を検出する位相差検出回路とを備え、前記差は、前記デ
ータ読み取り回路が読み取る一回分のデータ長の2分の
1を超えた場合に、先に前記ファイフォバッファ回路へ
到着するデータを一回分多く読み出すことを特徴とする
多入力データ同期回路である。 【0006】したがって本出願第1の発明の多入力デー
タ同期回路によれば、両系のデータの前記ファイフォバ
ッファ回路への到着時点の差が、前記データ読み取り回
路の一回分の読み取りのデータ長の2分の1を超えた場
合に、先に到着するデータを一回分多く読み出す、すな
わち、比較的クロック周波数の低いデータがファイフォ
バッファ回路に到達する時点が比較的クロック周波数の
高いデータがファイフォバッファ回路に到達する時点よ
り一回分の読み取りのデータ長の2分の1より遅れてし
まった場合に、比較的クロック周波数の低いデータの読
み取りをせず、比較的クロック周波数の高いデータを一
回読み取ることを行う。かかる処理直後は、比較的クロ
ック周波数の低いデータが先にファイフォバッファ回路
に到達する。再び、比較的クロック周波数の低いデータ
がファイフォバッファ回路に到達する時点が比較的クロ
ック周波数の高いデータがファイフォバッファ回路に到
達する時点より一回分の読み取りのデータ長の2分の1
より遅れてしまった場合に、比較的クロック周波数の低
いデータの読み取りをせず、比較的クロック周波数の高
いデータを一回読み取ることを行う。本出願第1の発明
の多入力データ同期回路は、以上の処理を繰り返すこと
により、データがファイフォバッファ回路に到達してい
ない状態(ファイフォバッファ回路にデータが保持され
ていない状態)で読み取ることを防ぎ、データの欠落を
回避することができるという効果がある。 【0007】 【発明の実施の形態】以下に本発明の一実施の形態の多
入力データ同期回路につき図面を参照して説明する。以
下は本発明の一実施形態であって本発明を限定するもの
ではない。まず、本発明の一実施の形態の構成につき図
1を参照して説明する。図1は本発明の一実施の形態の
多入力データ同期回路の構成を示すブロック図である。 【0008】本実施形態の多入力データ同期回路は、A
系、B系の2面構成をとる回路の入力段において、A系
のファイフォバッファ回路であるファイフォA(FIF
OA)11と、A系の入力クロックA(CLKA)12
に同期してカウントするカウンタA(COUNTA)1
4と、A系と同じ構成のB系のファイフォバッファ回路
B(FIFOB)21と、B系の入力クロックB(CL
KB)22に同期してカウントするカウンタB(COU
NTB)24と、カウンタA14とカウンタB24の位
相差を検出する位相差検出回路(PD:Phase Detector)
30とを備える。また、データを内部に引き取る為のデ
ータ読み取り回路32を有する。 【0009】次に本実施形態の多入力データ同期回路の
処理の詳細につき図1〜図3を参照して説明する。入力
信号としては、図2に示すような一般的な信号フォーマ
ットを想定する。図2(a)は入力クロックA(CLK
A)12の模式波形図、図2(b)はデータの先頭を示
すイネーブルA(ENA)13の模式波形図、図2
(c)はn bitのデータA(DATA)10の模式
図である。また、B系にも図2に示したものと同様の入
力クロックB(CLKB)22、イネーブルB(EN
B)23及びデータB(DATB)20がそれぞれ入力
する。また、それぞれのデータA10、データB20
は、m byte集まり、一つのフレームとして意味を
持つとする。このようなデータの例としては、ATMセ
ルデータが該当する。 【0010】次に、本実施形態の多入力データ同期回路
の動作につき説明する。A系のデータA10は、イネー
ブルA13を先頭とし、入力クロックA12により、フ
ァイフォバッファ回路A11に書き込まれる。それと同
時に、イネーブルA13でクリアされたカウンタA14
が入力クロックA12によりデータ数をカウントする。
同様にB系のデータも書き込まれ、かつ、そのデータ数
がカウントされる。すなわち、A系のデータB20は、
イネーブルB23を先頭とし、入力クロックB22によ
り、ファイフォバッファ回路B21に書き込まれ、それ
と同時に、イネーブルB23でクリアされたカウンタB
24が入力クロックB22によりデータ数をカウントす
る。 【0011】カウンタA14及びカウンタB24はそれ
ぞれ、m byte分のデータを受け取ると受信完了信
号A(RCOA)17、受信完了信号B(RCOB)2
7を位相差検出回路30に入力する。図3に、イネーブ
ルA13、受信完了信号A(RCOA)17、イネーブ
ルB23、受信完了信号B(RCOB)27の模式波形
図を示す。受信完了信号A17及び受信完了信号B27
を受けた位相差検出回路30は、入力クロックA12と
入力クロックB22の位相差検出し、その検出結果をデ
ータ読み取り回路32に通知する(PDO33)。 【0012】入力クロックA12と入力クロックB22
の位相差検出結果の通知を受けたデータ読み取り回路3
2は、入力クロックA12の周波数及び入力クロックB
22の周波数の双方より高い周波数のクロックI(CL
KI)31により、それぞれのファイフォバッファ回路
11,12からデータをm byte分取り出す。 【0013】位相差検出回路30はクロックI31若し
くは、入力クロックA12の周波数及び入力クロックB
22の周波数の双方より十分周波数の高いクロックを用
い、イネーブルA13の立上がりから、受信完了信号A
17の立上がりまでをカウントしその間の時間δtaを
求める。同様にして位相差検出回路30は、イネーブル
B23と受信完了信号B27からδtbを求める。その
結果をp周期分それぞれ積分し、Σδta及びΣδtb
を求めそれらの大小関係を比較する。その出力信号をC
OMPとするまた同様にして位相差検出回路30は、イ
ネーブルA13とイネーブルB23の差を検出し、差δ
tenを求める。この算出はCOMPの結果に基づき、
クロック周波数の高い系の方のイネーブルの立ち上がり
エッジを起点とし算出する。 【0014】仮に、B系のクロックB22の方がA系の
クロックA12より周波数が高いと仮定する。図3はB
系のクロックB22の方がA系のクロックA12より周
波数が高い場合を描いた。 (1)差δten≦(m byte分の時間)/2 の
場合 差δtenがm byte分の時間の1/2以下である
という結果を算出された場合、データ読み取り回路32
は、受信完了信号A17を受けた後、イネーブルIA
(ENIA)16と、イネーブルIB(ENIB)26
とを制御し、一回分(1フレーム=m byte)のデ
ータをファイフォバッファ回路A11、B21から読み
出す(DATAO15,DATBO25)。 (2)差δten>(m byte分の時間)/2 の
場合 差δtenがm byte分の時間の1/2を超えてい
るという結果を算出した場合、データ読み取り回路32
は、受信完了信号B27を受けた後、イネーブルIA1
6を制御し、ファイフォバッファ回路A11については
一回分(1フレーム=m byte)の読み出しを行な
わないようにし、イネーブルIB(ENIB)26を制
御してファイフォバッファ回路B21から一回分(1フ
レーム=m byte)のデータの読み出す(DATB
O25)。このように、B系の方が先に1回分のデータ
を取り出されてしまったため、A系のファイフォバッフ
ァ回路A11の方にデータが先に到着し、B系のファイ
フォバッファ回路B21へのデータの到達を待つ格好と
なる。A系のデータの読み出しを一回分休んだ後は、上
記(1)と同様に両系のデータを読み出す(DATAO
15,DATBO25)。但し、何れか後にデータが到
達する系統の受信完了信号(17又は27)を受信した
後に、イネーブルIA(ENIA)16と、イネーブル
IB(ENIB)26とを制御し、一回分(1フレーム
=m byte)のデータをファイフォバッファ回路A
11、B21から読み出す(DATAO15,DATB
O25)。 (3)しかし、B系のクロックB22の方がA系のクロ
ックA12より周波数が高いため、その後、イネーブル
A13とイネーブルB23の位相が同じになる(δte
n=0)、すなわち、おなじタイミングで両系のファイ
フォバッファ回路A11、B21にデータA10、B2
0が到着する。さらに進めば、A系のデータA10の到
着が再び遅れ始める。A系のデータA10の到着の遅れ
が次第に大きくなり、差δtenがm byte分の時
間の1/2を超えた場合、上記(2)に記載の処理をす
る。 【0015】以上の実施形態によれば、データA10と
データB20のフレーム周期が最初に一致した時点か
ら、次に一致する時点までに、2フレーム以上差が出る
ような場合には使用できないが、基本的に二面構成の回
路において、極端に位相が回ることは考えられない。し
たがって、再度フレームが一致するまでに、両者のデー
タの差は高々1フレームである。したがって、本回路を
適用する事により非同期の入力データを、確実に受け取
る事が出来る。 【0016】なお、上記実施の形態においてはデータ読
み取り回路32が読み取る一回分のデータ長を1フレー
ムとしたが、1ビットや数ビットとなる多入力データ同
期回路もあるため、本発明はデータ読み取り回路32が
読み取る一回分のデータ長を1フレームとする場合に限
られない。
路の構成を示すブロック図である。 【図2】 図2(a)は入力クロックA(CLKA)1
2の模式波形図、図2(b)はデータの先頭を示すイネ
ーブルA(ENA)13の模式波形図、図2(c)はn
bitのデータA(DATA)10の模式図である
(本発明の一実施の形態)。 【図3】 イネーブルA13、受信完了信号A(RCO
A)17、イネーブルB23、受信完了信号B(RCO
B)27の模式波形図である(本発明の一実施の形
態)。 【図4】 従来例の多入力データ同期回路の構成を示す
ブロック図である。
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 非同期で動作する同一構成の2系の回路
からの各入力データを一旦保持するファイフォバッファ
回路と、前記ファイフォバッファ回路から共通のクロッ
クにより各入力データを同期して読み取るデータ読み取
り回路とを備える多入力データ同期回路において、一方
の系のクロックによりデータ数をカウントするカウンタ
と、他方の系のクロックによりデータ数をカウントする
カウンタと、前記両カウンタの出力を受け、両系のデー
タが前記ファイフォバッファ回路へ到着する時点の差を
検出する位相差検出回路とを備え、前記差は、前記デー
タ読み取り回路が読み取る一回分のデータ長の2分の1
を超えた場合に、先に前記ファイフォバッファ回路へ到
着するデータを一回分多く読み出すことを特徴とする多
入力データ同期回路。
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