JP3412922B2 - 同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置 - Google Patents
同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置Info
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Description
ラーキ(以下、「SDH」ということがある)でのオー
バヘッド(以下、「OH」ということがある)の終端処
理及びポインタ処理を行なう装置に関する。B−ISD
Nの実現に向けて、ITU−Tでは、国際的に統一され
たディジタルハイアラーキとしてSDHを標準化してい
る。
群側の信号にオーバヘッドをつけては多重化していくと
いう多重化方法を採用しており、このため各速度毎に豊
富なオーバヘッドをもっている。ここで、オーバヘッド
には、伝送路用のセクションオーバヘッド(SOH)と
パス用のパスオーバヘッド(POH)とがあり、一般に
は低次群側の信号にPOHを付加しながら多重化してい
き、最後にSOHを付加するという手法を採用してい
る。
レーム先頭位置(アドレス)を示す情報(ポインタ)を
多重化フレーム内に表示する方式をとっており、このポ
インタの情報はオーバヘッド内に組み込まれている。従
って、SONETあるいはITU−Tに基づく同期端局
網による情報伝達に際して、SDHに基づくOH終端及
びポインタの処理が必要になるのである。
ド)網を模式的に示す図であるが、この図21に示すよ
うに、STMノード100間には、光ファイバからなる
伝送路100A,100Bが介装されており、これらの
STMノード100,伝送路100A,100Bによっ
て、STM網が構成されている。なお、STMノード1
00には、UNI(ユーザ・網インタフェース)を介し
て種々の端末(電話機,ファクシミリ端末,コンピュー
タ端末等)が接続されている。
(ネットワーク・ノードインタフェース)の機能とST
Mスイッチの機能とをそなえているが、概略的には、図
22に示すように、O/E部(光/電気変換部)10
1,SOH処理部102,POH終端・ポインタ処理部
103,スイッチ部104A,104B,SOH処理部
105,E/O部(電気/光変換部)106をそなえて
いる。
からの例えば150Mbpsの光信号(NNIフレーム
信号)は、O/E部101で電気信号に変換され、SO
H処理部102でSOHに関する処理を施され、POH
終端・ポインタ処理部103へ入力され、このPOH終
端・ポインタ処理部103で、SDHでのPOHの終端
処理及びポインタ処理を施される。その後、端末側へ送
られる信号は、スイッチ部104Bを介して端末側へ送
られる一方、スルーあるいは端末からの信号は、スイッ
チ部104Aを介して、POH処理部104Cへ送ら
れ、ここでPOHに関する処理を施され、更にSOH処
理部105へ送られ、ここでSOHに関する処理を施さ
れ、150Mbpsの信号としてE/O部106で再度
光に戻されて対向するSTMノード100へ送られる。
03は、図23に示すように、POH終端処理部20
1,分離部(DMUX部)202,複数(n:2以上の
整数)のポインタ処理部203−1〜203−n,多重
部(MUX部)204をそなえているが、実際は、この
図23に示す回路を3組そなえている。ここで、POH
終端処理部201は、入力データDi1についてPOH
の終端処理を行なうものであるが、その他タイミング信
号(J1バイト)Ti1やクロックCi1も受けてい
る。
1の出力をチャネル数だけ分離するもので、ポインタ処
理部203−k(k=1〜n)は、各チャネル対応に設
けられて、ポインタの付け替え処理を行なうもので、こ
のために各ポインタ処理部203−kは、ポインタ受信
処理部203−k1,エラステックメモリ(ES部)2
03−k2,ポインタ送信処理部203−k3をそなえ
ている。
はV1バイト,V2バイトからV5バイトを見つける処
理(ポインタ受信処理)を施すもので、ES部203−
k2はポインタ受信処理部203−k1で得られたV5
バイト情報と通話情報を入力側クロックCi1のタイミ
ングで書き込み、出力側クロックCo1のタイミングで
読み出す記憶部であり、ポインタ送信処理部203−k
3はES部203−k2で読み出されたV5バイト情報
からV1バイト,V2バイトの検出と書き替え処理(ポ
インタ送信処理)を施すものである。
203−kからのデータを多重化して出力するものであ
る。従って、この図23に示す従来例では、入力データ
の多重度nに応じてDMUX部202により、OH終端
後のデータをS/P(シリアル/パラレル)変換し、各
ポインタ処理部203−kで個別にポインタの付け替え
処理を行ない、各ポインタ処理部203−kの出力をM
UX部204によりP/S(パラレル/シリアル)変換
して、出力していることになる。なお、このときのタイ
ムチャートを示すと、図24のようになる。
入力タイミングは、入力データと共にPOH終端処理部
201からDMUX部202に渡され、このDMUX部
202により各ポインタ処理部203−kへ渡され(図
23のDi11〜Di1n,Ti11〜Ti1n参
照)、ポインタ受信処理部203−k1で、ES部20
3−k2への書き込みタイミングとクロックとして使用
され、出力クロック及び出力タイミングはMUX部20
4から、各ポインタ処理部203−kへ渡され(図23
のTo11〜To1n参照)、ポインタ送信処理部20
3−k3で、ES部203−k2からの読み出しタイミ
ング,クロックとして使用している。
うな従来の手法では、入力データの多重度nが大きくな
ると、それに比例してポインタ処理部203−kの個数
が多くなるため、これに伴い回路規模が大きくなるた
め、この点を考慮すると、あまり多重度nを多くするこ
とができないのが現状である。
03−kに入力クロック・タイミング(図23のCi1
1〜Ci1n,Ti11〜Ti1n参照),出力クロッ
ク・タイミング(図23のCo11〜Co1n,To1
1〜To1n参照)が入力され、ポインタ受信処理部2
03−k1とポインタ送信処理部203−k3とが異な
るクロック(図23のCi11,Co11)で動作する
ことから、入力データを各チャンネル数に分割して、チ
ャンネル毎に処理を行ない、その後再び多重し出力する
という構成をとらざるを得なかった。
タ技術は、多数のチャンネルをパラレルで処理していた
ため、処理回路もそのチャンネル数分必要としており、
よって、回路規模も大きくなり、情報伝送量が莫大にな
ってきた今日での対応が困難であるという課題が生じて
いる。本発明は、このような課題に鑑み創案されたもの
で、LIS開発技術の進歩に伴い高速処理が可能となっ
てきた今、ポインタ処理をパラレルからシリアルに移行
し、より高速でより小規模の回路を実現できるようにし
た、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置を提供することを目的とす
る。
ック図で、この図1において、1はオーバヘッド終端処
理部(OH終端処理部)であり、このOH終端処理部1
は、入力信号に対応して設けられ、オーバヘッド終端処
理側クロックを用いてオーバヘッドの終端処理を行なう
ものである。2はクロック乗換部であり、このクロック
乗換部2は、OH終端処理部1の出力を、オーバヘッド
終端処理側クロックに基づくものからポインタ処理側が
動作する単一クロックとしての出力クロック・タイミン
グに乗せ換えるものである。
処理部3は、クロック乗換部2でポインタ処理側が動作
する単一クロックとしての出力クロック・タイミングに
乗せ換えられたOH終端処理部1の出力について、単一
クロックで動作し時分割によりポインタ処理を行なうも
のである(以上が、請求項1の構成要件)。図2は本発
明の他の態様を示す原理ブロック図で、この図2におい
て、1−1〜1−N(Nは2以上の整数)はオーバヘッ
ド終端処理部であり、各オーバヘッド終端処理部1−j
(j=1〜N)は、複数(N)の入力信号のそれぞれに
対応して設けられ、それぞれ相互に非同期なオーバヘッ
ド終端処理側クロックを用いて各入力信号についてのオ
ーバヘッドの終端処理を行なうものである。
各クロック乗換部2−jは、各OH終端処理部1−jに
対応して設けられ、各OH終端処理部1−jの出力を、
各オーバヘッド終端処理側クロックに基づくものから共
通のポインタ処理側が動作する単一クロックとしての出
力クロック・タイミングに各クロック乗換部2−jが出
力の同期を取るように乗せ換えるものである。4は多重
部であり、この多重部4は、各クロック乗換部2−jで
共通のポインタ処理側が動作する単一クロックとしての
出力クロック・タイミングに乗せ換えられた各OH終端
処理部1−jの出力を多重するものである。
処理部3は、多重部4の出力について、単一クロックで
動作し時分割によりポインタ処理を行なうものである。
5は分離部であり、この分離部5は、ポインタ処理部3
の出力をポインタ処理側が動作する単一クロックとして
の出力クロック・タイミングから出力信号に同期したク
ロックCo,タイミングToに乗り換え複数の出力信号
に分離するものである(以上が、請求項2の構成要
件)。
ー信号を発生するダミー信号発生部をそなえ、多重部4
が、各クロック乗換部2−jで共通のポインタ処理側ク
ロックに基づくものに乗せ換えられた各OH終端処理部
1−jの出力及びこのダミー信号発生部からのダミー信
号を多重するように構成されるとともに、ポインタ処理
側クロックとして、分離部5で使用する分離用のクロッ
クが使用されるようにしてもよい(請求項3)。
て、クロック乗換部2,2−j,ポインタ処理部3を以
下のように構成することもできる。即ち、まず、クロッ
ク乗換部2,2−jを、OH終端処理部1,1−jの出
力を、オーバヘッド終端処理側クロックに基づきラッチ
するラッチ部と、このラッチ部の出力をポインタ処理側
クロックに基づき出力するゲート部とをそなえて構成す
ることができる(請求項4)。
共通のポインタ処理部と、各チャネルのデータを割り当
てられたアドレスに記憶し、この記憶データをポインタ
処理部との間で遣り取りする記憶部とをそなえるように
構成することができる(請求項5)。このとき、共通の
ポインタ処理部を、ノーマルポインタ3回連続受信検出
部として構成するとともに、記憶部を、ノーマルポイン
タ3回連続受信検出部との間で遣り取りすべき各チャネ
ル毎のポインタ情報を記憶するRAMとして構成するこ
とができる(請求項6)。
インタの絶対位置を示すアドレス値と受信ポインタ値と
を比較しながらV5バイトを検出するV5バイト検出部
として構成するとともに、記憶部を、V5バイト検出部
へ供給する各チャネル毎のポインタ情報を記憶するRA
Mとして構成することができる(請求項7)。さらに、
共通のポインタ処理部を、ポインタ値増減を検出した時
はV3バイトタイミングでポインタの書き込み信号を発
生するとともにポインタ値増減情報を発生し、ポインタ
値増減を検出しない時はV2バイトタイミングでポイン
タの書き込み信号を発生するとともに受信ポインタ情報
を発生するアクティブポインタ値更新部として構成する
とともに、記憶部を、アクティブポインタ値更新部でポ
インタ値増減を検出した時はV3バイトタイミングでポ
インタ値増減情報を各チャネルに対応したアドレスに書
き込まれるとともに、該アクティブポインタ値更新部で
ポインタ値増減を検出しない時はV2バイトタイミング
で受信ポインタ情報を各チャネルに対応したアドレスに
書き込まれるRAMとして構成することができる(請求
項8)。
ルハイアラーキに基づくオーバヘッド終端及びポインタ
処理装置では、OH終端処理部1において、入力信号に
対応して設けられ、オーバヘッド終端処理側クロックを
用いてオーバヘッドの終端処理を行ない、クロック乗換
部2で、OH終端処理部1の出力を、オーバヘッド終端
処理側クロックに基づくものからポインタ処理側が動作
する単一クロックとしての出力クロック・タイミングに
乗せ換える。そして、ポインタ処理部3で、クロック乗
換部2でポインタ処理側が動作する単一クロックとして
の出力クロック・タイミングに乗せ換えられたOH終端
処理部1の出力について、単一クロックで動作し時分割
によりポインタ処理を行なう(請求項1)。
タイミング(位相関係)の一例を示すと、図3のように
なる。また、図2に示す上述の本発明の同期ディジタル
ハイアラーキに基づくオーバヘッド終端及びポインタ処
理装置では、各オーバヘッド終端処理部1−jで、それ
ぞれ相互に非同期なオーバヘッド終端処理側クロックを
用いて各入力信号についてのオーバヘッドの終端処理を
行ない、各クロック乗換部2−jで、各OH終端処理部
1−jの出力を、各オーバヘッド終端処理側クロックに
基づくものから共通のポインタ処理側が動作する単一ク
ロックとしての出力クロック・タイミングに、各クロッ
ク乗換部2−jが出力の同期を取るように乗せ換える。
そして、多重部4で、各クロック乗換部2−jで共通の
ポインタ処理側が動作する単一クロックとしての出力ク
ロック・タイミングに乗せ換えられた各OH終端処理部
1−jの出力を多重して、ポインタ処理部3で、多重部
4の出力について、単一クロックで動作し時分割により
ポインタ処理を行なう。更に、分離部5で、ポインタ処
理部3の出力をポインタ処理側が動作する単一クロック
としての出力クロック・タイミングから出力信号に同期
したクロックCo,タイミングToに乗り換え複数の出
力信号に分離する(請求項2)。
タイミング(位相関係)の一例を示すと、図4のように
なる。さらに、この図2に示す装置において、ダミー信
号発生部を設けた場合は、多重部4で、各クロック乗換
部2−jで共通のポインタ処理側クロックに基づくもの
に乗せ換えられた各OH終端処理部1−jの出力及びこ
のダミー信号発生部からのダミー信号を多重するが、こ
のとき、ポインタ処理側クロックとして、分離部5で使
用する分離用のクロックが使用される(請求項3)。
て、クロック乗換部2,2−jをラッチ部とゲート部と
で構成した場合は、ラッチ部で、OH終端処理部1,1
−jの出力をオーバヘッド終端処理側クロックに基づき
ラッチし、ゲート部で、ラッチ部の出力をポインタ処理
側クロックに基づき出力する(請求項4)。また、ポイ
ンタ処理部3を、各チャネルに共通のポインタ処理部と
記憶部とで構成した場合は、記憶部で、各チャネルのデ
ータを割り当てられたアドレスに記憶し、この記憶デー
タをポインタ処理部との間で遣り取りする(請求項
5)。
マルポインタ3回連続受信検出部として構成するととも
に、記憶部をRAMとして構成した場合は、RAMに
て、ノーマルポインタ3回連続受信検出部との間で遣り
取りすべき各チャネル毎のポインタ情報を記憶する(請
求項6)。また、共通のポインタ処理部をV5バイト検
出部として構成するとともに、記憶部をRAMとして構
成した場合は、V5バイト検出部にて、受信側ポインタ
の絶対位置を示すアドレス値と受信ポインタ値とを比較
しながらV5バイトを検出するとともに、RAMにて、
V5バイト検出部へ供給する各チャネル毎のポインタ情
報を記憶する(請求項7)。
ブポインタ値更新部として構成するとともに、記憶部を
RAMとして構成した場合は、アクティブポインタ値更
新部において、ポインタ値増減を検出した時はV3バイ
トタイミングでポインタの書き込み信号を発生するとと
もにポインタ値増減情報を発生し、ポインタ値増減を検
出しない時はV2バイトタイミングでポインタの書き込
み信号を発生するとともに受信ポインタ情報を発生する
とともに、RAMにおいては、アクティブポインタ値更
新部でポインタ値増減を検出した時はV3バイトタイミ
ングでポインタ値増減情報を各チャネルに対応したアド
レスに書き込まれるとともに、該アクティブポインタ値
更新部でポインタ値増減を検出しない時はV2バイトタ
イミングで受信ポインタ情報を各チャネルに対応したア
ドレスに書き込まれる(請求項8)。
する。図5は本発明の一実施例を示すブロック図である
が、この図5には、STMノードにおけるPOH終端及
びポインタ処理装置(これは図22で示したPOH終端
・ポインタ処理部103に相当するもの)が示されてい
る。
装置は、図5に示すように、3つのPOH終端処理部1
1−1〜11−3,3つのクロック乗換部12−1〜1
2−3,多重部(MUX部)14,共通のポインタ処理
部13,分離部(DMUX部)15,ダミー信号発生部
16をそなえて構成されている。ここで、各POH終端
処理部11−jは、3系統の入力信号(50Mbpsの
信号)のそれぞれに対応して設けられ、それぞれ相互に
非同期で各入力信号についてのPOHの終端処理を施す
ものである。
OH終端処理部11−jに対応して設けられ、各OH終
端処理部11−jの出力(入力データDij,タイミン
グTij)を、各オーバヘッド終端処理側クロックCi
jに基づくものから共通のポインタ処理側クロックCo
に基づくものに乗せ換えるものであり、このため、各ク
ロック乗換部12−jは、図8に示すように、POH終
端処理部の出力を、POH終端処理側クロックCij
(POH終端処理側クロックCijを3分周したクロッ
クCij′)に基づきラッチするために3つのラッチ1
2−j−11〜12−j−13を有するラッチ部12−
j−1と、ラッチ部12−j−1の出力をポインタ処理
側クロックCo(ポインタ処理側クロックCoを3分周
したクロックCo′)に基づき出力するために3つのA
NDゲート12−j−21〜12−j−23,ORゲー
ト12−j−24を有するゲート部12−j−2と、ゲ
ート部12−j−2の出力をポインタ処理側クロックC
oに基づきラッチするラッチ部12−j−3とをそなえ
て構成されている。
OH終端処理側クロックCij及びポインタ処理側クロ
ックCoを3分周してラッチ12−j−11〜12−j
−13或いはANDゲート12−j−21〜12−j−
23へ供給するための分周器12−j−4,12−j−
5も設けられている。ダミー信号発生部16はダミー信
号(ダミーデータDM,ダミータイミングTi4)を発
生するものである。
jで共通のポインタ処理側クロックCoに基づくものに
乗せ換えられた各POH終端処理部11−jの出力及び
このダミー信号発生部16からのダミー信号を多重する
ものであり、このために、このMUX部14は、図9に
示すように、各POH終端部11−jのデータDij′
(j=1〜3)とダミー信号発生部16からのダミー信
号(DM)を多重するMUX部14aと、各POH終端
部11−jのタイミングTij′(j=1〜3)とダミ
ー信号発生部16からのダミー信号(Ti4)を多重す
るMUX部14bと、ポインタ処理側のクロックCoと
タイミングToとからMUX部14a,14bへの多重
信号を発生する4分周の分周器14cとをそなえてい
る。
ート14a−1〜14a−4とORゲート14a−5と
をそなえており、MUX部14bは、4つのANDゲー
ト14b−1〜14b−4とORゲート14b−5とを
そなえている。ポインタ処理部13は、MUX部14の
出力について、時分割によりポインタ処理(ポインタの
付け替え処理)を行なうものであり、このためにこのポ
インタ処理部13は、ポインタ受信処理部13−1,エ
ラステックメモリ(ES部)13−2,ポインタ送信処
理部13−3をそなえている。
1バイト,V2バイトからV5バイトを見つける処理
(ポインタ受信処理)を施すもので、ES部13−2は
ポインタ受信処理部13−1で得られたV5バイト情報
と通話情報をクロックCoでMUX部からのタイミング
T14で書き込み、クロックCoでポインタ処理側のタ
イミングToで読み出す記憶部であり、ポインタ送信処
理部13−3はES部13−2で読み出された情報から
V1バイト,V2バイトの書き替え処理(ポインタ送信
処理)を施すものである。そして、これらのポインタ受
信処理部13−1,エラステックメモリ(ES部)13
−2,ポインタ送信処理部13−3は全てチャネル毎に
割り当てられた時間だけ時分割動作している。
出力を複数の出力信号(データDo1〜Do3)に分離
するものである。なお、この例では、ポインタ処理側ク
ロックCoとして、MUX部14及びDMUX部15で
使用する多重・分離用のクロックが使用されている。な
お、ダミー信号をMUX部14で多重しない場合は、D
MUX部15では、ポインタ処理部13の出力をポイン
タ処理側クロック,タイミングから出力信号に同期した
クロック,タイミングに乗り換えることが必要になる。
う。まず、本実施例では、STS−1レベルの信号(デ
ータDi1〜Di3),クロック(クロックCi1〜C
i3),タイミング(タイミングTi1〜Ti3)が3
組あり、各組は互いに非同期に入力されるようになって
おり、STS−1レベルの信号は、2並列の4クロック
周期で1バイトのデータを示しているものとする。
1−1〜11−3で、2対8のS/P(シリアル/パラ
レル)変換され、8並列の1クロックで1バイトのデー
タに変換された後、OH処理とクロック乗換処理が行な
われる。なお、OH処理後の出力データ中のOHデータ
部分は以後の処理においてダミーデータとして扱われ
る。
3では、各STS−1の信号をシステムクロックCoを
もとに、MUX部14で発生するタイミング(クロッ
ク)Co′に乗り換える。また、MUX部14では、各
クロック乗換部12−1〜12−3からの出力にダミー
データ8ビットを付加し、32ビットとし、32対8に
P/S(パラレル/シリアル)変換して、出力する(デ
ータD14,タイミングT14)。
タイミングToで、VTレベルのポインタ付け替えを行
なって出力する(データD13)。DMUX部15で
は、ポインタ処理部13の出力について8対32のS/
P変換を行ない、8ビットのダミーを削減し、各組のポ
インタ処理出力を得る。更に、出力のデータ形式への8
対4のP/S変換も行なう。
と、図6,7のようになる。このようにSDHに基づく
入力データにおいて、データ多重の周期性に着目し、ポ
インタ処理回路を時分割して使用し、更にポインタ処理
部13を、出力クロック・タイミングで動作させるため
に、POH終端処理部11−jの出力を出力クロック・
タイミングに乗り換えるためのクロック乗換部12−j
を設け、各クロック乗換部12−jに共通のポインタ処
理クロックを入力することにより、各クロック乗換部1
2−jの出力の同期を取り、これを多重化し、この多重
化出力に対して、ポインタ処理部13にてポインタ処理
を行ない、この出力を分離することにより、各ポインタ
処理出力を得ているが、これにより次のような効果ない
し利点が得られる。
減することにより、ポインタ処理部13の論理部分が共
有化され、回路規模を削減することができる。 (2)ポインタ処理部13が単一クロックでの動作とな
り、時分割動作を行なう共通のポインタ処理部13の回
路構成を実現できる。 (3)互いに非同期である複数のPOH終端及びポイン
タ処理に対して、時分割動作を行なう共通のポインタ処
理部13の回路構成を適用することが可能となり、更な
る回路規模の削減を実現が可能となる。
で、ポインタ処理部13のクロックを出力クロックと共
有化でき、これによりポインタ処理部用のクロックを発
生する必要がなくなり、回路規模の削減ができる。すな
わち、従来方法によるポインタ処理に対して、同じ多重
度の入力データの場合、より小規模の回路で所望の機能
を実現することができ、また、同等の回路規模で、より
多重度の大きな信号の処理を行なうことができるととも
に、互いに非同期である複数のデータ入力に対して、ポ
インタ処理をシリアル化する回路構成の実現を可能と
し、回路規模を大幅に削減できるほか、ポインタ処理部
専用のシステムクロックを発生する必要がなくなり、こ
れにより回路規模の大幅な削減を実現できるのである。
インタ処理の具体例として、ノーマルポインタ3回連続
受信検出,アクティブポインタ値更新,V5バイト検出
等を挙げることができるが、これらの処理を行なう回路
の一例を示すと、図10のようになる。すなわち、この
図10に示すものでは、ノーマルポインタ3回連続受信
検出回路20,アクティブポインタ値更新回路30,V
5バイト検出回路40が設けられている。
回路20について説明すると、この回路20は、シリア
ル処理でのノーマルポインタ3回連続受信検出の実現を
可能としたもので、このために、図11に示すように、
このノーマルポインタ3回連続受信検出回路20は、ノ
ーマルポインタ検出回路21,比較部22,データオー
ル1変換部23,論理積回路としてのANDゲート2
4,25を共通のポインタ処理部としてそなえており、
更に、ノーマルポインタ3回連続受信検出部(符号22
〜25の部材参照)との間で遣り取りすべき各チャネル
毎のポインタ情報を所要のアドレスに記憶するRAM
(記憶部)26及びこのRAM26からチャネル対応の
ポインタ情報を取り出すためのアドレス発生部(RAM
制御部)27もそなえている。
は、受信ポインタがノーマルポインタであるかないか判
断するもので、比較部22は、RAM26で得られた前
フレームのポインタ値と受信ポインタとの一致を検出す
るものである。また、データオール1変換部23は、受
信ポインタがノーマルポインタでない時にRAM26へ
の入力をALL「1」にするものであり、ノーマルポイ
ンタ検出回路21の出力を反転する反転回路23−1
と、反転回路23−1の出力と受信ポインタとの論理和
をとるORゲート23−2とで構成されている。
回路21の出力と比較部22の出力の論理積をとるもの
で、ANDゲート25はANDゲート24の出力とRA
M26の出力との論理積をとるもので、このANDゲー
ト25の出力がノーマルポインタ3回連続受信検出回路
20の出力となる。したがって、この図11に示す回路
では、受信ポインタが、ノーマルポインタ検出部21と
比較部22に入力されるとともに、比較部22では、受
信ポインタと、RAM26の所定チャネル相当のアドレ
ス部分から読み出された前フレームのポインタ情報との
比較が行なわれる。そして、その結果は次フレームへデ
ータを保持するためにRAM26の所定チャネル相当の
アドレス部分に書き込まれる。また、同時に比較部22
での一致検出と同一ポインタ値検出(RAM26)の論
理積をとったものを、ノーマルポインタ3回連続受信検
出結果としている。
であるが、この図12ののビットは同一ポインタ値の
検出を示し、前フレームのノーマルポインタ値(図12
の)と同じノーマルポインタを受信した時に「H」と
なる。また、図12ののビットは受信ポインタを次の
フレームまで保持するためのものであるが、受信ポイン
タがノーマルポインタであるかないかという情報も保持
する必要があるため、ノーマルポインタ以外のポインタ
を受信した時は、データオール1変換部23にて図12
のの全ビットを「H」にすることで表現している。従
って、新たに図12のの様なビットを追加することを
防いでいる。即ち、RAM26には図12のとの情
報だけがチャネル対応で記憶されていることになる。
信検出を、STS伝送フォーマットのVTポインタ処理
を例にとって説明すると、このノーマルポインタ3回連
続受信検出は、V2バイトのタイミングで行なうことに
なる。タイムチャートを図13に示す。この図13から
次のことがわかる。即ち、フレーム1までは、受信ポイ
ンタ値「α」で動作していたとし、フレーム2で「β」
を受信したとすると、受信ポインタ≠RAM26の出力
(前フレームポインタ値「α」)となり、RAM26
の入力(同一ポインタ検出)は、「0」となる。
ルポインタでないポインタ)を受信すると、データオー
ル1変換部23で受信ポインタを全ビット「1」にし
て、RAM26の入力としてRAM26に書き込まれ
る。その後、フレーム4,5,6と「β」を3回続けて
受信すると、フレーム6にて、受信ポインタ値=RAM
26の出力且つRAM26の出力=1となり、ノー
マルポインタ3回連続受信(NOR×3)が検出される
ことになる。
検出をシリアル処理で行なうに当たり、RAM26の使
用ビット数を少なくすることができ、その結果、できる
だけ回路規模及び消費電力を低下させる手段を提供する
ことができる。次に、アクティブポインタ値更新回路3
0について説明すると、この回路30は、ポインタ値増
減(ポインタ値増をINC、ポインタ値減をDEC、ポ
インタ値増減をINC/DECということがある)を検
出した時はV3バイトタイミングでポインタの書き込み
信号を発生するとともにポインタ値増減情報を発生し、
ポインタ値増減(INC/DEC)を検出しない時はV
2バイトタイミングでポインタの書き込み信号を発生す
るとともに受信ポインタ情報を発生するもので、このた
めに、このアクティブポインタ値更新回路30は、図1
6に示すように、INC/DEC検出回路31,ポイン
タ値増減部32,セレクタ33,34,ANDゲート3
5を共通のポインタ処理部としてそなえており、更に、
アクティブポインタ値更新部(符号31〜35の部材参
照)でポインタ値増減を検出した時(INC/DEC検
出時)はV3バイトタイミングでポインタ値増減情報を
各チャネルに対応したアドレスに書き込まれるととも
に、上記アクティブポインタ値更新部でポインタ値増減
を検出しない時はV2バイトタイミングで受信ポインタ
情報を各チャネルに対応したアドレスに書き込まれるR
AM(記憶部)36及びこのRAM36からチャネル対
応のポインタ情報を取り出すためのアドレス発生部(R
AM制御部)37もそなえている。なお、アドレス発生
部37は後述のポインタ絶対アドレス発生部41がその
機能を兼用している。
受信ポインタ情報を受けてポインタ値の増減を検出する
もので、その検出結果は、ポインタ値増減部32,セレ
クタ33へ入力される。ポインタ値増減部32は、IN
C/DEC検出回路31でポインタ値増減を検出した時
はポインタ値増減情報(前ポインタ値+1又は前ポイン
タ値−1)を発生し、INC/DEC検出回路31でポ
インタ値増減を検出しない時は受信ポインタ情報(前ポ
インタ値+0)を発生するものである。
31でポインタ値増減を検出した時はV3バイトタイミ
ング信号を選択してこれをポインタの書き込み信号とし
てRAM36に供給するとともに、INC/DEC検出
回路31でポインタ値増減を検出しない時はV2バイト
タイミング信号を選択してこれをポインタの書き込み信
号としてRAM36に供給するものである。
信号に応じて受信ポインタ又はポインタ値増減部32か
らの出力を選択するもので、このセレクタ34の出力が
RAM36に書き込まれるようになっている。ANDゲ
ート35は、ノーマルポインタ3連続受信検出信号NO
R×3(この信号はノーマルポインタ3連続受信検出時
は「H」)とV2タイミング信号との論理積をとるもの
で、その出力はセレクタ34の選択制御信号となる。
減部32の入力側へ供給されるとともに、アクティブポ
インタ値(ACT−PTR値)の情報としてV5バイト
検出回路40の比較部42へ供給されるようになってい
る。また、上記のようにINC/DEC時のACT−P
TR値更新をV3のタイミングで行なう理由は次のとお
りである。即ち、V5バイトの検出はACT−PTR値
を元にして行なっているため、V2バイトからV3バイ
トの間では、更新前のACT−PTR値でなければなら
ない。それゆえに、更新するのは更新前のACT−PT
R値の必要がなくなるV3バイト以降に変更するのが好
ましいと考えられるからである(図17参照)。
まず初めに受信ポインタから、INC/DEC検出回路
31でINC/DECの検出を行なう。そして、INC
/DECの検出がされなければ、V2バイトのタイミン
グにて受信ポインタの書き込みがRAM36に対して行
なわれる。逆に、INC/DECの検出がされると、V
2バイトタイミングでは、何も行なわず、V3バイトタ
イミング時にINCならACT−PTR値+1の値を、
DECならACT−PTR値−1の値をRAM36に書
き込むのである。
インタ処理を例にとって図18に示すタイムチャートに
基づいて説明する。現在、ACT−PTR値「α」で動
作中であるとする。そして、次のフレームの受信ポイン
タ値が、「α」に対してINC表示であったとすると、
V2バイトタイミングでのACT−PTR値の更新は行
なわず、V3バイトタイミングでACT−PTR値を
「α+1」に更新する。
「NDF−enable」(即時ポインタ値変更)
「β」だとすると、従来通りV2バイトタイミングでA
CT−PTR値の更新を行ない、「β」となる。上記の
ことから次のことがわかる。すなわち、V5バイト検出
を行なうに当たって、ACT−PTR値を決定しなけれ
ばならないが、ACT−PTR値を決定(更新)する動
作として、ポインタ値が任意の位置に飛ぶ場合と+1
(INC)又は−1(DEC)する場合とがある。従来
のパラレルポインタ処理では、両者ともV2のタイミン
グで更新していたが、シリアルポインタ処理を行なう場
合、後者の方は、V5バイトがV2バイトとV3バイト
の間にあって、このときINC,DECが行なわれる
と、実際より1フレーム早くV5バイトを移動させてし
まう。そこで、上記のようにINC/DEC時のACT
−PTR値の更新タイミングを見直すことにより、適切
なタイミングで更新することができるようになったので
ある。
明すると、この回路40は、受信側ポインタの絶対位置
を示すアドレス値と受信ポインタ値とを比較しながらV
5バイトを検出するもので、このために、このV5バイ
ト検出回路40は、図14に示すように、ACT−PT
R値決定回路30,ポインタ絶対アドレス発生部41,
比較部42を共通のポインタ処理部としてそなえてお
り、更に、V5バイト検出部(符号30等参照)へ供給
する各チャネル毎のポインタ情報を記憶するRAM43
をそなえている。なお、このRAM43は図16で説明
したRAM36と同一のもので、便宜上、異なった符号
を付けている。
ACT−PTR値を更新しながらACT−PTR値を決
定するもので、その構成,動作等については既に説明し
たので、その詳細な説明は省略する。ポインタ絶対アド
レス発生部41は、受信側ポインタの絶対位置を示すア
ドレス値を発生するものである。なお、このポインタ絶
対アドレス発生部41はRAM43のアドレス発生部
(RAM制御部)としても機能している。
部41からの受信側ポインタの絶対位置を示すアドレス
値とRAM43からの受信ポインタ値とを比較しながら
V5バイトを検出するものである。このような構成によ
り、受信ポインタからACT−PTR値決定回路30で
決定されたACT−PTR値は、一旦RAM43で保持
され、必要なタイミングでRAM43より読み出され
る。一方、ポインタ絶対アドレス発生部41は、ACT
−PTR値とは全く関係なく一定の周期で回転してお
り、現在動作中のACT−PTR値と比較され、一致し
たタイミングの入力データをV5バイトと決定するので
ある。
インタ処理を例にとって、図15に示すタイムチャート
を用いて、説明する。まず、ポインタ絶対アドレスは外
部から入力されるFP(フレームパルス)に同期してお
り、V2バイトの次のバイトの位置をアドレス「0」と
なるように発生している。そして、ACT−PTRは、
V2タイミングで更新されるが、図15中では、ポイン
タ値「3」及び「4」でACT−PTR値=ポインタ絶
対アドレスとなり、これによりV5バイトを検出するこ
とができる。
タの絶対的な位置を示したもの)を用意し、ACT−P
TR値と随時比較していき、そして、ACT−PTR値
とポインタ絶対アドレスとが一致した所をV5バイトの
位置と判断しているので、従来の各チャンネル毎にポイ
ンタ値をカウントする方式を見直すことができ、これに
より回路規模及び消費電力の低下を実現することができ
る。
タ処理の具体例として、ノーマルポインタ3回連続受信
検出,アクティブポインタ値更新,V5バイト検出等を
列挙して説明してきたが、一般的に言えば、ポインタ処
理部13を、図19或いは図20に示すように、各チャ
ネルに共通のポインタ処理部50と、各チャネルのデー
タを割り当てられたアドレスに記憶し、この記憶データ
をポインタ処理部50との間で遣り取りする記憶部(R
AM)60と、この記憶部60を制御する記憶部制御部
(書き込み読み出しのためのアドレス発生部)70とを
そなえるように構成することができ、これにより、従来
のチャンネル数個分あったポインタ処理部は1個で共用
することができ、各チャンネルの記憶部を1つにまとめ
ることができる。
シリアルデータは、ポインタ処理部50に入力される一
方、記憶部60から前フレームまでのポインタ情報が読
み出され、ポインタ処理部50に入力され、そして、処
理が行なわれ再び記憶部60に書き込まれる。また、記
憶部制御部70では、各チャンネルのデータを割り当て
られたアドレスにアクセスを行なうように制御してい
る。さらに、チャンネルの管理は、カウンタで構成され
るアドレスを発生させ、必要なRAM60のアドレスに
データを読み書きすることにより、ポインタ処理部50
は各チャンネルで共用し、それぞれ入力されるデータの
順に時分割で使用することができる。
術の進歩に伴い高速処理が可能となってきた今、ポイン
タ処理をパラレルからシリアルに移行し、より高速でよ
り小規模の回路を実現できるのである。
SDHのポインタ処理において、SDHの多重の周期性
に着目し、ポインタ処理回路を時分割に使用し、更にO
H終端及びポインタ処理において、ポインタ処理回路を
単一のクロックで動作させるために、OH終端用クロッ
クとポインタ処理用クロックとを分離し、別にクロック
乗換え回路を置いたので、従来方法によるポインタ処理
に対して、同じ多重度の入力データの場合、より小規模
の回路で所定の機能を実現することができ、また、同等
の回路規模で、より多重度の大きな信号の処理を行なう
ことができる(請求項1)。
数のOH終端及びポインタ処理において、時分割動作し
うる共通のポインタ処理部を用いて、各クロック乗換部
に共通のポインタ処理クロックを入力し、各クロック乗
換部の出力の同期を取り、クロック乗換部の出力に多重
部を設け、ポインタ処理部の出力に分離部を設けること
により、互いに非同期である複数のデータ入力に対し
て、時分割動作しうる共通のポインタ処理部の回路構成
の実現を可能とし、更なる回路規模の削減を実現できる
(請求項2)。
力にダミー信号を付加し、ポインタ処理部のクロックに
多重・分離のクロックを使用するので、ポインタ処理部
専用のシステムクロックを発生する必要がなくなり、回
路規模を削減できる(請求項3)。なお、クロック乗換
部が、OH終端処理部の出力を、OH終端処理側クロッ
クに基づきラッチするラッチ部と、ラッチ部の出力をポ
インタ処理側クロックに基づき出力するゲート部とをそ
なえて構成されるので、クロック乗換を簡素な回路で実
現することができる(請求項4)。
において、SDHの多重の周期性に着目し、ポインタ処
理部を時分割に使用するシリアルポインタ処理の実現に
際し、回路規模削減のため、各チャネルのデータを割り
当てられたアドレスに記憶しこの記憶データをポインタ
処理部との間で遣り取りする記憶部を使用しているの
で、大幅な回路規模の削減を行なうことができ、記憶部
周りの処理回路の共用化及び簡素化が可能になり、更に
は、通信装置の小型化や消費電力の低下及び情報伝送量
の増大化におおいに寄与する(請求項5)。
ノーマルポインタ3回連続受信検出部を共通のポインタ
処理部として採用し、さらにノーマルポインタ3回連続
受信検出部のための記憶部としてRAMを使用すること
と、更にノーマルポインタ以外であるという情報を受信
ポインタ値のビット領域で表現することで、RAMのビ
ット数を削減することができ、これよにより、回路規模
及び消費電力の低下をはかることができる(請求項
6)。
出するに当たり、受信側のポインタの絶対位置を示した
アドレスを用意し、受信ポインタ値と比較しながら検出
を行なうので、従来の各チャンネル毎にポインタ値をカ
ウントする方式を見直すことができ、これにより回路規
模及び消費電力の低下に寄与することができる(請求項
7)。
ンタデクリメントのポインタアクション発生時のアクテ
ィブポインタ値の更新を、V3バイトのタイミングで実
行するので、適切なタイミングでアクティブポインタ値
を更新できる(請求項8)。
る。
る。
る。
ロック図である。
れるRAMのビット構成を説明するための図である。
作を説明するためのタイムチャートである。
タイムチャートである。
である。
するための図である。
するためのタイムチャートである。
ク図である。
ク図である。
ある。
トである。
部) 2,2−j クロック乗換部 3 ポインタ処理部 4 多重部 5 分離部 11−j POH終端処理部 12−j クロック乗換部 12−j−1 ラッチ部 12−j−11〜12−j−13 ラッチ 12−j−2 ゲート部 12−j−21〜12−j−23 ANDゲート 12−j−24 ORゲート 12−j−3 ラッチ部 12−j−4,12−j−5 分周器 13 ポインタ処理部 13−1 ポインタ受信処理部 13−2 エラステックメモリ(ES部) 13−3 ポインタ送信処理部 14,14a,14b 多重部(MUX部) 14a−1〜14a−4,14b−1〜14b−4 A
NDゲート 14a−5,14b−5 ORゲート 15 分離部(DMUX部) 16 ダミー信号発生部 20 ノーマルポインタ3回連続受信検出回路 21 ノーマルポインタ検出回路 22 比較部 23 データオール1変換部 24,25 ANDゲート 26 RAM(記憶部) 30 アクティブポインタ値更新回路 31 INC/DEC検出回路 32 ポインタ値増減部 33,34 セレクタ 35 ANDゲート 36 RAM(記憶部) 37 アドレス発生部(RAM制御部) 40 V5バイト検出回路 41 ポインタ絶対アドレス発生部 42 比較部 43 RAM(記憶部) 50 共通のポインタ処理部 60 記憶部(RAM) 70 記憶部制御部(書き込み読み出しのためのアドレ
ス発生部) 100 STMノード 100A,100B 伝送路 101 O/E部(光/電気変換部) 102 SOH処理部 103 POH終端・ポインタ処理部 104A,104B スイッチ部 104C POH処理部 105 SOH処理部 106 E/O部(電気/光変換部) 201 POH終端処理部 202 分離部(DMUX部) 203−k ポインタ処理部 203−k1 ポインタ受信処理部 203−k2 エラステックメモリ(ES部) 203−k3 ポインタ送信処理部 204 多重部(MUX部)
Claims (8)
- 【請求項1】 同期ディジタルハイアラーキでのオーバ
ヘッドの終端処理及びポインタ処理を行なう装置におい
て、 入力信号に対応して設けられ、オーバヘッド終端処理側
クロックを用いてオーバヘッドの終端処理を行なうオー
バヘッド終端処理部と、 該オーバヘッド終端処理部の出力を、該オーバヘッド終
端処理側クロックに基づくものからポインタ処理側が動
作する単一クロックとしての出力クロック・タイミング
に乗せ換えるクロック乗換部と、 該クロック乗換部でポインタ処理側が動作する該単一ク
ロックとしての出力クロック・タイミングに乗せ換えら
れた該オーバヘッド終端処理部の出力について、該単一
クロックで動作し時分割によりポインタ処理を行なうポ
インタ処理部とをそなえて構成されたことを特徴とす
る、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置。 - 【請求項2】 同期ディジタルハイアラーキでのオーバ
ヘッドの終端処理及びポインタ処理を行なう装置におい
て、 複数の入力信号のそれぞれに対応して設けられ、それぞ
れ相互に非同期なオーバヘッド終端処理側クロックを用
いて各入力信号のオーバヘッドの終端処理を行なう複数
のオーバヘッド終端処理部と、 各オーバヘッド終端処理部に対応して設けられ、各オー
バヘッド終端処理部の出力を、各オーバヘッド終端処理
側クロックに基づくものから共通のポインタ処理側が動
作する単一クロックとしての出力クロック・タイミング
に、各クロック乗換部が出力の同期を取るように乗せ換
える複数のクロック乗換部と、 各クロック乗換部で共通のポインタ処理側が動作する該
単一クロックとしての出力クロック・タイミングに乗せ
換えられた各オーバヘッド終端処理部の出力を多重する
多重部と、 該多重部の出力について、該単一クロックで動作し時分
割によりポインタ処理を行なうポインタ処理部と、 該ポインタ処理部の出力をポインタ処理側が動作する該
単一クロックとしての出力クロック・タイミングから出
力信号に同期したクロックに乗り換え複数の出力信号に
分離する分離部とをそなえて構成されたことを特徴とす
る、同期ディジタルハイアラーキに基づくオーバヘッド
終端及びポインタ処理装置。 - 【請求項3】 ダミー信号を発生するダミー信号発生部
をそなえ、 該多重部が、各クロック乗換部で共通のポインタ処理側
クロックに基づくものに乗せ換えられた各オーバヘッド
終端処理部の出力及び該ダミー信号発生部からのダミー
信号を多重するように構成されるとともに、 該ポインタ処理側クロックとして、該分離部で使用する
分離用のクロックが使用されることを特徴とする請求項
2記載の同期ディジタルハイアラーキに基づくオーバヘ
ッド終端及びポインタ処理装置。 - 【請求項4】 該クロック乗換部が、 該オーバヘッド終端処理部の出力を、該オーバヘッド終
端処理側クロックに基づきラッチするラッチ部と、 該ラッチ部の出力を該ポインタ処理側クロックに基づき
出力するゲート部とをそなえて構成されたことを特徴と
する請求項1又は請求項2に記載の同期ディジタルハイ
アラーキに基づくオーバヘッド終端及びポインタ処理装
置。 - 【請求項5】 該ポインタ処理部が、 各チャネルに共通のポインタ処理部と、 各チャネルのデータを割り当てられたアドレスに記憶
し、この記憶データを該ポインタ処理部との間で遣り取
りする記憶部とをそなえて構成されたことを特徴とする
請求項1又は請求項2に記載の同期ディジタルハイアラ
ーキに基づくオーバヘッド終端及びポインタ処理装置。 - 【請求項6】 該共通のポインタ処理部が、ノーマルポ
インタ3回連続受信検出部として構成されるとともに、 該記憶部が、該ノーマルポインタ3回連続受信検出部と
の間で遣り取りすべき各チャネル毎のポインタ情報を記
憶するRAMとして構成されていることを特徴とする請
求項5記載の同期ディジタルハイアラーキに基づくオー
バヘッド終端及びポインタ処理装置。 - 【請求項7】 該共通のポインタ処理部が、受信側ポイ
ンタの絶対位置を示すアドレス値と受信ポインタ値とを
比較しながらV5バイトを検出するV5バイト検出部と
して構成されるとともに、 該記憶部が、該V5バイト検出部へ供給する各チャネル
毎のポインタ情報を記憶するRAMとして構成されてい
ることを特徴とする請求項5記載の同期ディジタルハイ
アラーキに基づくオーバヘッド終端及びポインタ処理装
置。 - 【請求項8】 該共通のポインタ処理部が、ポインタ値
増減を検出した時はV3バイトタイミングでポインタの
書き込み信号を発生するとともにポインタ値増減情報を
発生し、ポインタ値増減を検出しない時はV2バイトタ
イミングでポインタの書き込み信号を発生するとともに
受信ポインタ情報を発生するアクティブポインタ値更新
部として構成されるとともに、 該記憶部が、該アクティブポインタ値更新部でポインタ
値増減を検出した時はV3バイトタイミングでポインタ
値増減情報を各チャネルに対応したアドレスに書き込ま
れるとともに、該アクティブポインタ値更新部でポイン
タ値増減を検出しない時はV2バイトタイミングで受信
ポインタ情報を各チャネルに対応したアドレスに書き込
まれるRAMとして構成されていることを特徴とする請
求項5記載の同期ディジタルハイアラーキに基づくオー
バヘッド終端及びポインタ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21005394A JP3412922B2 (ja) | 1994-09-02 | 1994-09-02 | 同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21005394A JP3412922B2 (ja) | 1994-09-02 | 1994-09-02 | 同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置 |
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Publication Number | Publication Date |
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JPH0879231A JPH0879231A (ja) | 1996-03-22 |
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Application Number | Title | Priority Date | Filing Date |
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JP21005394A Expired - Fee Related JP3412922B2 (ja) | 1994-09-02 | 1994-09-02 | 同期ディジタルハイアラーキに基づくオーバヘッド終端及びポインタ処理装置 |
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JP2008035318A (ja) * | 2006-07-31 | 2008-02-14 | Nec Corp | 非同期信号の同期化多重方法および装置 |
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