JP3412277B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】薄膜トランジスタとして、逆スタガー構
造と呼ばれるものがある。図１０および図１１は従来の
逆スタガー型薄膜トランジスタの断面図および一部切開
平面図である。
造と呼ばれるものがある。図１０および図１１は従来の
逆スタガー型薄膜トランジスタの断面図および一部切開
平面図である。
【０００３】この薄膜トランジスタは、ガラス等からな
る絶縁性基板１の上に形成されたゲート電極２と、この
ゲート電極２を覆って形成された窒化シリコンからなる
ゲート絶縁膜３と、前記ゲート絶縁膜３の上に設けられ
たアモルファス・シリコンからなるｉ型半導体膜４と、
このｉ型半導体膜４のチャンネル領域の上に設けられた
窒化シリコンからなるブロッキング絶縁膜５と、前記ｉ
型半導体膜４の上に不純物をドープしたアモルファス・
シリコンからなるｎ型半導体膜６を介して形成されたソ
ース電極７ｓおよびドレイン電極７ｄとで構成されてい
る。
る絶縁性基板１の上に形成されたゲート電極２と、この
ゲート電極２を覆って形成された窒化シリコンからなる
ゲート絶縁膜３と、前記ゲート絶縁膜３の上に設けられ
たアモルファス・シリコンからなるｉ型半導体膜４と、
このｉ型半導体膜４のチャンネル領域の上に設けられた
窒化シリコンからなるブロッキング絶縁膜５と、前記ｉ
型半導体膜４の上に不純物をドープしたアモルファス・
シリコンからなるｎ型半導体膜６を介して形成されたソ
ース電極７ｓおよびドレイン電極７ｄとで構成されてい
る。
【０００４】この薄膜トランジスタは、次のような製造
工程で製造されている。
工程で製造されている。
【０００５】まず、図１２に示すように、基板１上にゲ
ート電極２を形成した後、この基板１上に、ゲート絶縁
膜３とｉ型半導体膜４とブロッキング絶縁膜５とを順次
成膜し、その後、前記ブロッキング絶縁膜５を、ｉ型半
導体膜４のチャンネル領域を覆う形状にパターニングす
る。
ート電極２を形成した後、この基板１上に、ゲート絶縁
膜３とｉ型半導体膜４とブロッキング絶縁膜５とを順次
成膜し、その後、前記ブロッキング絶縁膜５を、ｉ型半
導体膜４のチャンネル領域を覆う形状にパターニングす
る。
【０００６】次に、図１３に示すように、ｉ型半導体膜
４およびブロッキング絶縁膜５の上にｎ型半導体膜６を
成膜し、次いで図１４に示すように、ｎ型半導体膜６を
ソース領域およびドレイン領域に対応する形状にパター
ニングするとともに、ｉ型半導体膜４を所定形状にパタ
ーニングする。
４およびブロッキング絶縁膜５の上にｎ型半導体膜６を
成膜し、次いで図１４に示すように、ｎ型半導体膜６を
ソース領域およびドレイン領域に対応する形状にパター
ニングするとともに、ｉ型半導体膜４を所定形状にパタ
ーニングする。
【０００７】なお、この場合、ｉ型半導体膜４のチャン
ネル領域（ソース領域とドレイン領域との間の領域）は
ブロッキング絶縁膜５によって覆われているため、ｎ型
半導体膜６をパタ−ニングするエッチング時に、ｉ型半
導体膜４のチャンネル領域がダメージを受けることはな
い。
ネル領域（ソース領域とドレイン領域との間の領域）は
ブロッキング絶縁膜５によって覆われているため、ｎ型
半導体膜６をパタ−ニングするエッチング時に、ｉ型半
導体膜４のチャンネル領域がダメージを受けることはな
い。
【０００８】また、ｉ型半導体膜４のパターニングは、
一般に、ｎ型半導体膜６のパターニング時にその上に形
成したレジストマスク１０とブロッキング絶縁膜５とを
マスクとしてｉ型半導体膜４をエッチングすることによ
って行なわれており、したがって、ｉ型半導体膜４は、
パターニングされたｎ型半導体膜６およびブロッキング
絶縁膜５の輪郭と同じ外形にパターニングされる。
一般に、ｎ型半導体膜６のパターニング時にその上に形
成したレジストマスク１０とブロッキング絶縁膜５とを
マスクとしてｉ型半導体膜４をエッチングすることによ
って行なわれており、したがって、ｉ型半導体膜４は、
パターニングされたｎ型半導体膜６およびブロッキング
絶縁膜５の輪郭と同じ外形にパターニングされる。
【０００９】次に、上記レジストマスク１０を剥離し
て、図１５に示すようにソース，ドレイン電極用金属膜
７を成膜し、その後、この金属膜７を図１６に示すよう
にパターニングしてソース電極７ｓおよびドレイン電極
７ｄを形成し、薄膜トランジスタを完成する。
て、図１５に示すようにソース，ドレイン電極用金属膜
７を成膜し、その後、この金属膜７を図１６に示すよう
にパターニングしてソース電極７ｓおよびドレイン電極
７ｄを形成し、薄膜トランジスタを完成する。
【００１０】
【発明が解決しようとする課題】しかし、上記従来の薄
膜トランジスタは、図１０および図１１に示したよう
に、ｉ型半導体膜４の周面にメタルシリサイド層ｍがあ
り、そのために、ソース，ドレイン間にリーク電流が発
生するという問題をもっていた。
膜トランジスタは、図１０および図１１に示したよう
に、ｉ型半導体膜４の周面にメタルシリサイド層ｍがあ
り、そのために、ソース，ドレイン間にリーク電流が発
生するという問題をもっていた。
【００１１】このメタルシリサイド層ｍは、薄膜トラン
ジスタの製造におけるソース，ドレイン電極用金属膜７
の成膜時に形成されたものであり、ｎ型半導体膜６およ
びｉ型半導体膜４を図１４に示したようにパターニング
した状態で前記金属膜７を成膜すると、ｉ型半導体膜４
の周面（露出面）に直接金属膜７が接するため、シリコ
ンからなるｉ型半導体膜４の周面と金属膜７との界面
に、図１５に示したようにメタルシリサイド層ｍが生成
する。
ジスタの製造におけるソース，ドレイン電極用金属膜７
の成膜時に形成されたものであり、ｎ型半導体膜６およ
びｉ型半導体膜４を図１４に示したようにパターニング
した状態で前記金属膜７を成膜すると、ｉ型半導体膜４
の周面（露出面）に直接金属膜７が接するため、シリコ
ンからなるｉ型半導体膜４の周面と金属膜７との界面
に、図１５に示したようにメタルシリサイド層ｍが生成
する。
【００１２】なお、上記ソース，ドレイン電極用金属膜
７は、その成膜後に図１６に示したようにパターニング
されるが、メタルシリサイドは容易にはエッチングされ
ないため、ｉ型半導体膜４の周面にメタルシリサイド層
ｍが残ってしまう。
７は、その成膜後に図１６に示したようにパターニング
されるが、メタルシリサイドは容易にはエッチングされ
ないため、ｉ型半導体膜４の周面にメタルシリサイド層
ｍが残ってしまう。
【００１３】そして、上記メタルシリサイド層ｍは導電
性をもっているため、ｉ型半導体膜４の周面にメタルシ
リサイド層ｍがあると、このメタルシリサイド層ｍのう
ちのソース，ドレイン間の領域の両側部のメタルシリサ
イド層部分が電流の経路となって、ソース，ドレイン間
にリーク電流が発生する。
性をもっているため、ｉ型半導体膜４の周面にメタルシ
リサイド層ｍがあると、このメタルシリサイド層ｍのう
ちのソース，ドレイン間の領域の両側部のメタルシリサ
イド層部分が電流の経路となって、ソース，ドレイン間
にリーク電流が発生する。
【００１４】本発明は、ｉ型半導体膜の周面の少なくと
もソース，ドレイン間の領域の両側部にはメタルシリサ
イド層を生じさせないようにしてソース，ドレイン間の
リーク電流の発生を防ぐことができる薄膜トランジスタ
を提供するとともに、あわせてその製造方法を提供する
ことを目的としたものである。
もソース，ドレイン間の領域の両側部にはメタルシリサ
イド層を生じさせないようにしてソース，ドレイン間の
リーク電流の発生を防ぐことができる薄膜トランジスタ
を提供するとともに、あわせてその製造方法を提供する
ことを目的としたものである。
【００１５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ゲート電極と、このゲート電極を覆うゲート絶縁
膜と、前記ゲート絶縁膜の上に設けられたシリコンから
なるｉ型半導体膜と、このｉ型半導体膜のチャンネル領
域の上に設けられたブロッキング絶縁膜と、前記ｉ型半
導体膜の上にブロッキング絶縁膜に跨って設けられたｎ
型半導体膜と、前記ｎ型半導体膜を介して設けられたソ
ース電極およびドレイン電極とを備え、前記ｉ型半導体
膜と前記ｎ型半導体膜の周面の少なくともソース，ドレ
イン間の領域の両側部を含む全周に酸化膜が形成されて
いることを特徴とするものである。
タは、ゲート電極と、このゲート電極を覆うゲート絶縁
膜と、前記ゲート絶縁膜の上に設けられたシリコンから
なるｉ型半導体膜と、このｉ型半導体膜のチャンネル領
域の上に設けられたブロッキング絶縁膜と、前記ｉ型半
導体膜の上にブロッキング絶縁膜に跨って設けられたｎ
型半導体膜と、前記ｎ型半導体膜を介して設けられたソ
ース電極およびドレイン電極とを備え、前記ｉ型半導体
膜と前記ｎ型半導体膜の周面の少なくともソース，ドレ
イン間の領域の両側部を含む全周に酸化膜が形成されて
いることを特徴とするものである。
【００１６】また、本発明の薄膜トランジスタの製造方
法は、ゲート電極を覆うゲート絶縁膜の上にシリコンか
らなるｉ型半導体膜を成膜し、その上にブロッキング絶
縁膜を成膜するとともに、このブロッキング絶縁膜を前
記ｉ型半導体膜のチャンネル領域を覆う形状にパターニ
ングする工程と、前記ｉ型半導体膜およびブロッキング
絶縁膜の上にｎ型半導体膜を成膜し、このｎ型半導体膜
をソース領域およびドレイン領域に対応する形状にパタ
ーニングする工程と、前記ｉ型半導体膜を所定形状にパ
ターニングする工程と、パターニングされた前記ｉ型半
導体膜とｎ型半導体膜の周面の少なくともソース，ドレ
イン間の領域の両側部を含む全周に酸化膜を形成する工
程と、前記ｉ型半導体膜の周面が酸化させた後にソー
ス，ドレイン電極用金属膜を成膜し、この金属膜をパタ
ーニングしてソース電極およびドレイン電極を形成する
工程と、からなることを特徴とするものである
法は、ゲート電極を覆うゲート絶縁膜の上にシリコンか
らなるｉ型半導体膜を成膜し、その上にブロッキング絶
縁膜を成膜するとともに、このブロッキング絶縁膜を前
記ｉ型半導体膜のチャンネル領域を覆う形状にパターニ
ングする工程と、前記ｉ型半導体膜およびブロッキング
絶縁膜の上にｎ型半導体膜を成膜し、このｎ型半導体膜
をソース領域およびドレイン領域に対応する形状にパタ
ーニングする工程と、前記ｉ型半導体膜を所定形状にパ
ターニングする工程と、パターニングされた前記ｉ型半
導体膜とｎ型半導体膜の周面の少なくともソース，ドレ
イン間の領域の両側部を含む全周に酸化膜を形成する工
程と、前記ｉ型半導体膜の周面が酸化させた後にソー
ス，ドレイン電極用金属膜を成膜し、この金属膜をパタ
ーニングしてソース電極およびドレイン電極を形成する
工程と、からなることを特徴とするものである
【００１７】この薄膜トランジスタの製造方法におい
て、前記ｉ型半導体膜のパターニングは、例えば、ｎ型
半導体膜のパターニング時にその上に形成したレジスト
マスクとブロッキング絶縁膜とをマスクとしてｉ型半導
体膜をエッチングすることにより行なえばよく、その場
合は、前記レジストマスクを除去する前に、酸素プラズ
マによって前記ｉ型半導体膜の周面を酸化させればよ
い。
て、前記ｉ型半導体膜のパターニングは、例えば、ｎ型
半導体膜のパターニング時にその上に形成したレジスト
マスクとブロッキング絶縁膜とをマスクとしてｉ型半導
体膜をエッチングすることにより行なえばよく、その場
合は、前記レジストマスクを除去する前に、酸素プラズ
マによって前記ｉ型半導体膜の周面を酸化させればよ
い。
【００１８】
【作用】本発明の薄膜トランジスタにおいては、ｉ型半
導体膜の周面の少なくともソース，ドレイン間の領域の
両側部が酸化されているため、ソース，ドレイン電極の
形成に際して金属膜を成膜しても、前記ｉ型半導体膜の
周面の少なくともソース，ドレイン間の領域の両側部に
はメタルシリサイド層は生成せず、したがって、ソー
ス，ドレイン間にリーク電流が発生することはない。
導体膜の周面の少なくともソース，ドレイン間の領域の
両側部が酸化されているため、ソース，ドレイン電極の
形成に際して金属膜を成膜しても、前記ｉ型半導体膜の
周面の少なくともソース，ドレイン間の領域の両側部に
はメタルシリサイド層は生成せず、したがって、ソー
ス，ドレイン間にリーク電流が発生することはない。
【００１９】また、本発明の薄膜トランジスタの製造方
法は、パターニングしたｉ型半導体膜の周面の少なくと
もソース，ドレイン間の領域の両側部を酸化させてか
ら、ソース，ドレイン電極用金属膜を成膜しているた
め、このソース，ドレイン電極用金属膜を成膜しても、
前記ｉ型半導体膜の周面の少なくともソース，ドレイン
間の領域の両側部にはメタルシリサイド層は生成せず、
したがって、ソース，ドレイン間にリーク電流が発生す
ることのない薄膜トランジスタを製造することができ
る。
法は、パターニングしたｉ型半導体膜の周面の少なくと
もソース，ドレイン間の領域の両側部を酸化させてか
ら、ソース，ドレイン電極用金属膜を成膜しているた
め、このソース，ドレイン電極用金属膜を成膜しても、
前記ｉ型半導体膜の周面の少なくともソース，ドレイン
間の領域の両側部にはメタルシリサイド層は生成せず、
したがって、ソース，ドレイン間にリーク電流が発生す
ることのない薄膜トランジスタを製造することができ
る。
【００２０】さらに、この薄膜トランジスタの製造方法
において、前記ｉ型半導体膜のパターニングを、ｎ型半
導体膜のパターニング時にその上に形成したレジストマ
スクとブロッキング絶縁膜とをマスクとしてｉ型半導体
膜をエッチングすることにより行ない、前記レジストマ
スクを除去する前に、酸素プラズマによって前記ｉ型半
導体膜の周面を酸化させれば、ｎ型半導体膜とｉ型半導
体膜のパターニングおよびｉ型半導体膜の周面の酸化を
一連の工程で能率よく行なうことができるし、またｉ型
半導体膜の周面を酸化させる際にｎ型半導体膜の表面が
酸素プラズマにさらされて酸化されることがないから、
このｎ型半導体膜とその上に形成するソース，ドレイン
電極との良好なオーミックコンタクトを得ることができ
る。
において、前記ｉ型半導体膜のパターニングを、ｎ型半
導体膜のパターニング時にその上に形成したレジストマ
スクとブロッキング絶縁膜とをマスクとしてｉ型半導体
膜をエッチングすることにより行ない、前記レジストマ
スクを除去する前に、酸素プラズマによって前記ｉ型半
導体膜の周面を酸化させれば、ｎ型半導体膜とｉ型半導
体膜のパターニングおよびｉ型半導体膜の周面の酸化を
一連の工程で能率よく行なうことができるし、またｉ型
半導体膜の周面を酸化させる際にｎ型半導体膜の表面が
酸素プラズマにさらされて酸化されることがないから、
このｎ型半導体膜とその上に形成するソース，ドレイン
電極との良好なオーミックコンタクトを得ることができ
る。
【００２１】
【実施例】以下、本発明の一実施例を図１〜図９を参照
して説明する。図１はこの実施例の薄膜トランジスタの
斜視図、図２および図３はその断面図および一部切開平
面図である。
して説明する。図１はこの実施例の薄膜トランジスタの
斜視図、図２および図３はその断面図および一部切開平
面図である。
【００２２】この薄膜トランジスタは、ガラス等からな
る絶縁性基板１１の上に形成されたゲート電極１２と、
このゲート電極１２を覆って形成された窒化シリコンか
らなるゲート絶縁膜１３と、前記ゲート絶縁膜１３の上
に設けられたアモルファス・シリコンからなるｉ型半導
体膜１４と、このｉ型半導体膜１４のチャンネル領域の
上に設けられた窒化シリコンからなるブロッキング絶縁
膜１５と、前記ｉ型半導体膜１４の上に不純物をドープ
したアモルファス・シリコンからなるｎ型半導体膜１６
を介して形成されたソース電極１７ｓおよびドレイン電
極１７ｄとで構成されている。なお、この実施例では、
前記ｉ型半導体膜１４を、ソース，ドレイン領域のｎ型
半導体膜１６およびブロッキング絶縁膜１５の輪郭と同
じ外形に形成している。
る絶縁性基板１１の上に形成されたゲート電極１２と、
このゲート電極１２を覆って形成された窒化シリコンか
らなるゲート絶縁膜１３と、前記ゲート絶縁膜１３の上
に設けられたアモルファス・シリコンからなるｉ型半導
体膜１４と、このｉ型半導体膜１４のチャンネル領域の
上に設けられた窒化シリコンからなるブロッキング絶縁
膜１５と、前記ｉ型半導体膜１４の上に不純物をドープ
したアモルファス・シリコンからなるｎ型半導体膜１６
を介して形成されたソース電極１７ｓおよびドレイン電
極１７ｄとで構成されている。なお、この実施例では、
前記ｉ型半導体膜１４を、ソース，ドレイン領域のｎ型
半導体膜１６およびブロッキング絶縁膜１５の輪郭と同
じ外形に形成している。
【００２３】そして、この薄膜トランジスタにおいて
は、前記ｉ型半導体膜１４の周面を、その全周にわたっ
て酸化させている。図において、１４ａはｉ型半導体膜
１４の周面の酸化膜であり、この酸化膜１４ａは酸化シ
リコン膜である。
は、前記ｉ型半導体膜１４の周面を、その全周にわたっ
て酸化させている。図において、１４ａはｉ型半導体膜
１４の周面の酸化膜であり、この酸化膜１４ａは酸化シ
リコン膜である。
【００２４】なお、この実施例では、ソース領域および
ドレイン領域のｎ型半導体膜１６の周面もその全周にわ
たって酸化されている。図において、１６ａはｎ型半導
体膜１６の周面の酸化膜である。
ドレイン領域のｎ型半導体膜１６の周面もその全周にわ
たって酸化されている。図において、１６ａはｎ型半導
体膜１６の周面の酸化膜である。
【００２５】図４〜図９は上記薄膜トランジスタの製造
方法を示す各製造工程での断面図であり、この薄膜トラ
ンジスタは次のような製造工程で製造する。
方法を示す各製造工程での断面図であり、この薄膜トラ
ンジスタは次のような製造工程で製造する。
【００２６】［工程１］まず、図４に示すように、基板
１１上にゲート電極１２を形成した後、この基板１１上
に、ゲート絶縁膜１３とｉ型半導体膜１４とブロッキン
グ絶縁膜１５とをプラズマＣＶＤ装置により順次成膜
し、その後、前記ブロッキング絶縁膜１５を、フォトリ
ソグラフィ法によってｉ型半導体膜１４のチャンネル領
域を覆う形状にパターニングする。なお、前記ゲート電
極１２は、基板１１上にスパッタ装置等によって金属膜
を成膜し、この金属膜をフォトリソグラフィ法によりパ
ターニングして形成する。
１１上にゲート電極１２を形成した後、この基板１１上
に、ゲート絶縁膜１３とｉ型半導体膜１４とブロッキン
グ絶縁膜１５とをプラズマＣＶＤ装置により順次成膜
し、その後、前記ブロッキング絶縁膜１５を、フォトリ
ソグラフィ法によってｉ型半導体膜１４のチャンネル領
域を覆う形状にパターニングする。なお、前記ゲート電
極１２は、基板１１上にスパッタ装置等によって金属膜
を成膜し、この金属膜をフォトリソグラフィ法によりパ
ターニングして形成する。
【００２７】［工程２］次に、図５に示すように、前記
ｉ型半導体膜１４およびブロッキング絶縁膜１５の上
に、プラズマＣＶＤ装置によってｎ型半導体膜１６を成
膜する。
ｉ型半導体膜１４およびブロッキング絶縁膜１５の上
に、プラズマＣＶＤ装置によってｎ型半導体膜１６を成
膜する。
【００２８】［工程３］次に、図６に示すように、ｎ型
半導体膜１６をフォトリソグラフィ法によりソース領域
およびドレイン領域に対応する形状にパターニングする
とともに、続いてｉ型半導体膜１４を所定形状にパター
ニングする。
半導体膜１６をフォトリソグラフィ法によりソース領域
およびドレイン領域に対応する形状にパターニングする
とともに、続いてｉ型半導体膜１４を所定形状にパター
ニングする。
【００２９】この場合、前記ｉ型半導体膜１４のチャン
ネル領域（ソース領域とドレイン領域との間の領域）は
ブロッキング絶縁膜１５によって覆われているため、ｎ
型半導体膜１６をパタ−ニングするエッチング時に、ｉ
型半導体膜１４のチャンネル領域がダメージを受けるこ
とはない。
ネル領域（ソース領域とドレイン領域との間の領域）は
ブロッキング絶縁膜１５によって覆われているため、ｎ
型半導体膜１６をパタ−ニングするエッチング時に、ｉ
型半導体膜１４のチャンネル領域がダメージを受けるこ
とはない。
【００３０】また、ｉ型半導体膜１４のパターニング
は、ｎ型半導体膜１６のパターニング時にその上に形成
したレジストマスク２０とブロッキング絶縁膜１５とを
マスクとしてｉ型半導体膜１４をエッチングすることに
よって行なう。
は、ｎ型半導体膜１６のパターニング時にその上に形成
したレジストマスク２０とブロッキング絶縁膜１５とを
マスクとしてｉ型半導体膜１４をエッチングすることに
よって行なう。
【００３１】このように、前記レジストマスク２０とブ
ロッキング絶縁膜１５とをマスクとしてｉ型半導体膜１
４をエッチングすると、ｉ型半導体膜１４が、ソース，
ドレイン領域のｎ型半導体膜１６およびブロッキング絶
縁膜１５の輪郭と同じ外形にパターニングされる。
ロッキング絶縁膜１５とをマスクとしてｉ型半導体膜１
４をエッチングすると、ｉ型半導体膜１４が、ソース，
ドレイン領域のｎ型半導体膜１６およびブロッキング絶
縁膜１５の輪郭と同じ外形にパターニングされる。
【００３２】［工程４］次に、図７に示すように、上記
ｎ型半導体膜１６の上のレジストマスク２０を除去せず
にそのまま残しておき、その状態で、酸素プラズマによ
りｉ型半導体膜１４の周面を酸化させる。
ｎ型半導体膜１６の上のレジストマスク２０を除去せず
にそのまま残しておき、その状態で、酸素プラズマによ
りｉ型半導体膜１４の周面を酸化させる。
【００３３】このように、ｎ型半導体膜１６の上のレジ
ストマスク２０をそのまま残しておいて、酸素プラズマ
によりｉ型半導体膜１４を酸化処理すると、ｉ型半導体
膜１４の露出している周面が酸素プラズマにさらされて
酸化され、その周面に、全周および全高さにわたって酸
化シリコンからなる酸化膜１４ａが形成される。
ストマスク２０をそのまま残しておいて、酸素プラズマ
によりｉ型半導体膜１４を酸化処理すると、ｉ型半導体
膜１４の露出している周面が酸素プラズマにさらされて
酸化され、その周面に、全周および全高さにわたって酸
化シリコンからなる酸化膜１４ａが形成される。
【００３４】なお、このとき、ｎ型半導体膜１６の露出
している周面も酸素プラズマにさらされて酸化されるた
め、このｎ型半導体膜１６の周面にも酸化膜１６ａが形
成される。
している周面も酸素プラズマにさらされて酸化されるた
め、このｎ型半導体膜１６の周面にも酸化膜１６ａが形
成される。
【００３５】［工程５］次に、上記レジストマスク２０
を剥離し、その後、図８に示すように、ソース，ドレイ
ン電極用金属膜１７をスパッタ装置により成膜する。
を剥離し、その後、図８に示すように、ソース，ドレイ
ン電極用金属膜１７をスパッタ装置により成膜する。
【００３６】この場合、上記ｉ型半導体膜１４の露出し
ている周面は、その全周および全高さにわたって酸化シ
リコンからなる酸化膜１４ａとなっているため、ソー
ス，ドレイン電極用金属膜１７を成膜したときに、ｉ型
半導体膜１４の周囲にメタルシリサイドが生成すること
はない。
ている周面は、その全周および全高さにわたって酸化シ
リコンからなる酸化膜１４ａとなっているため、ソー
ス，ドレイン電極用金属膜１７を成膜したときに、ｉ型
半導体膜１４の周囲にメタルシリサイドが生成すること
はない。
【００３７】［工程６］次に、図９に示すように、上記
ソース，ドレイン電極用金属膜１７をフォトリソグラフ
ィ法によりパターニングしてソース電極１７ｓおよびド
レイン電極１７ｄを形成し、薄膜トランジスタを完成す
る。
ソース，ドレイン電極用金属膜１７をフォトリソグラフ
ィ法によりパターニングしてソース電極１７ｓおよびド
レイン電極１７ｄを形成し、薄膜トランジスタを完成す
る。
【００３８】すなわち、上記薄膜トランジスタは、ｉ型
半導体膜１４の周面を酸化させた後にソース，ドレイン
電極用金属膜１７を成膜してソース，ドレイン電極１７
ａ，１７ｄを形成する方法で製造されるものであり、こ
の薄膜トランジスタにおいては、ｉ型半導体膜１４の周
面がその全周および全高さにわたって酸化されているた
め、ソース，ドレイン電極１７ｓ，１７ｄの形成に際し
て前記ソース，ドレイン電極用金属膜１７を成膜して
も、ｉ型半導体膜１４の周面にメタルシリサイドの層が
生成することはない。
半導体膜１４の周面を酸化させた後にソース，ドレイン
電極用金属膜１７を成膜してソース，ドレイン電極１７
ａ，１７ｄを形成する方法で製造されるものであり、こ
の薄膜トランジスタにおいては、ｉ型半導体膜１４の周
面がその全周および全高さにわたって酸化されているた
め、ソース，ドレイン電極１７ｓ，１７ｄの形成に際し
て前記ソース，ドレイン電極用金属膜１７を成膜して
も、ｉ型半導体膜１４の周面にメタルシリサイドの層が
生成することはない。
【００３９】このため、上記薄膜トランジスタは、従来
の薄膜トランジスタのようにｉ型半導体膜の周面に形成
されたメタルシリサイド層によってソース，ドレイン間
にリーク電流が発生することはない。
の薄膜トランジスタのようにｉ型半導体膜の周面に形成
されたメタルシリサイド層によってソース，ドレイン間
にリーク電流が発生することはない。
【００４０】また、上記薄膜トランジスタの製造方法
は、パターニングしたｉ型半導体膜１４の周面を酸化さ
せてから、ソース，ドレイン電極用金属膜１７を成膜し
ているため、このソース，ドレイン電極用金属膜１７を
成膜しても、ｉ型半導体膜１４の周面にはメタルシリサ
イド層は生成せず、したがって、ソース，ドレイン間に
リーク電流が発生することのない薄膜トランジスタを製
造することができる。
は、パターニングしたｉ型半導体膜１４の周面を酸化さ
せてから、ソース，ドレイン電極用金属膜１７を成膜し
ているため、このソース，ドレイン電極用金属膜１７を
成膜しても、ｉ型半導体膜１４の周面にはメタルシリサ
イド層は生成せず、したがって、ソース，ドレイン間に
リーク電流が発生することのない薄膜トランジスタを製
造することができる。
【００４１】さらに、この薄膜トランジスタの製造方法
において、上記実施例のように、ｉ型半導体膜１４のパ
ターニングを、ｎ型半導体膜１６のパターニング時にそ
の上に形成したレジストマスク２０とブロッキング絶縁
膜１５とをマスクとしてｉ型半導体膜１４をエッチング
することにより行ない、前記レジストマスク２０を除去
する前に、酸素プラズマによってｉ型半導体膜１４の周
面を酸化させれば、ｎ型半導体膜１６とｉ型半導体膜１
４のパターニングおよびｉ型半導体膜１４の周面の酸化
を一連の工程で能率よく行なうことができるし、またｎ
型半導体膜１６の表面が前記レジストマスク２０で覆わ
れているために、ｉ型半導体膜１４の周面を酸化させる
際にｎ型半導体膜１６の表面が酸素プラズマにさらされ
て酸化されることがないから、このｎ型半導体膜１６と
その上に形成するソース，ドレイン電極１７ｓ，１７ｂ
との良好なオーミックコンタクトを得ることができる。
において、上記実施例のように、ｉ型半導体膜１４のパ
ターニングを、ｎ型半導体膜１６のパターニング時にそ
の上に形成したレジストマスク２０とブロッキング絶縁
膜１５とをマスクとしてｉ型半導体膜１４をエッチング
することにより行ない、前記レジストマスク２０を除去
する前に、酸素プラズマによってｉ型半導体膜１４の周
面を酸化させれば、ｎ型半導体膜１６とｉ型半導体膜１
４のパターニングおよびｉ型半導体膜１４の周面の酸化
を一連の工程で能率よく行なうことができるし、またｎ
型半導体膜１６の表面が前記レジストマスク２０で覆わ
れているために、ｉ型半導体膜１４の周面を酸化させる
際にｎ型半導体膜１６の表面が酸素プラズマにさらされ
て酸化されることがないから、このｎ型半導体膜１６と
その上に形成するソース，ドレイン電極１７ｓ，１７ｂ
との良好なオーミックコンタクトを得ることができる。
【００４２】なお、上記実施例では、ｉ型半導体膜１４
の周面全体を酸化させているが、ｉ型半導体膜１４の周
面のメタルシリサイド層によるソース，ドレイン間の電
流のリークは、ｉ型半導体膜１４の周面のうちのソー
ス，ドレイン間の領域に対応する側部（ブロッキング絶
縁膜１５の両端に対応する部分）にその全長にわたって
メタルシリサイド層があるときに発生するだけであり、
ｉ型半導体膜１４の周面にメタルシリサイド層があって
も、このメタルシリサイド層が、ソース，ドレイン間の
領域に対応する部分において切れていれば、ソース，ド
レイン間にリーク電流が発生することはない。
の周面全体を酸化させているが、ｉ型半導体膜１４の周
面のメタルシリサイド層によるソース，ドレイン間の電
流のリークは、ｉ型半導体膜１４の周面のうちのソー
ス，ドレイン間の領域に対応する側部（ブロッキング絶
縁膜１５の両端に対応する部分）にその全長にわたって
メタルシリサイド層があるときに発生するだけであり、
ｉ型半導体膜１４の周面にメタルシリサイド層があって
も、このメタルシリサイド層が、ソース，ドレイン間の
領域に対応する部分において切れていれば、ソース，ド
レイン間にリーク電流が発生することはない。
【００４３】したがって、メタルシリサイド層によるソ
ース，ドレイン間のリーク電流の発生を防ぐには、ｉ型
半導体膜１４の周面のうちのソース，ドレイン間の領域
の両側部の少なくとも一部分にそれぞれメタルシリサイ
ド層が形成されない部分があればよく、したがって、ｉ
型半導体膜１４の周面のうちの少なくともソース，ドレ
イン間の領域の両側部を、全体的または部分的に、その
全高さにわたって酸化させておけばよい。
ース，ドレイン間のリーク電流の発生を防ぐには、ｉ型
半導体膜１４の周面のうちのソース，ドレイン間の領域
の両側部の少なくとも一部分にそれぞれメタルシリサイ
ド層が形成されない部分があればよく、したがって、ｉ
型半導体膜１４の周面のうちの少なくともソース，ドレ
イン間の領域の両側部を、全体的または部分的に、その
全高さにわたって酸化させておけばよい。
【００４４】なお、ｉ型半導体膜１４の周面のうちのソ
ース，ドレイン間の領域の両側部だけを酸化させる場合
は、ｉ型半導体膜１４の周面のうちの酸化させない部分
をレジストでマスクしておいて、酸素プラズマによる酸
化処理を行なえばよい。
ース，ドレイン間の領域の両側部だけを酸化させる場合
は、ｉ型半導体膜１４の周面のうちの酸化させない部分
をレジストでマスクしておいて、酸素プラズマによる酸
化処理を行なえばよい。
【００４５】また、上記実施例の製造方法では、ｎ型半
導体膜１６をソース領域およびドレイン領域に対応する
形状にパターニングした後に、このｎ型半導体膜１６の
パターニング時にその上に形成したレジストマスク２０
とブロッキング絶縁膜１５とをマスクとしてｉ型半導体
膜１４をパターニングしているが、このｉ型半導体膜１
４のパターニングは、ｎ型半導体膜１６の成膜前に行な
ってもよく、その場合は、ｉ型半導体膜１４の周面を酸
化させてからｎ型半導体膜１６を成膜してもよい。な
お、この場合のｉ型半導体膜１４の周面の酸化は、ｉ型
半導体膜１４のパターニング時にその上に形成したレジ
ストマスクとブロッキング絶縁膜１５とをマスクとして
酸素プラズマにより行なえばよい。
導体膜１６をソース領域およびドレイン領域に対応する
形状にパターニングした後に、このｎ型半導体膜１６の
パターニング時にその上に形成したレジストマスク２０
とブロッキング絶縁膜１５とをマスクとしてｉ型半導体
膜１４をパターニングしているが、このｉ型半導体膜１
４のパターニングは、ｎ型半導体膜１６の成膜前に行な
ってもよく、その場合は、ｉ型半導体膜１４の周面を酸
化させてからｎ型半導体膜１６を成膜してもよい。な
お、この場合のｉ型半導体膜１４の周面の酸化は、ｉ型
半導体膜１４のパターニング時にその上に形成したレジ
ストマスクとブロッキング絶縁膜１５とをマスクとして
酸素プラズマにより行なえばよい。
【００４６】さらに、上記実施例では、ｉ型半導体膜１
４およびｎ型半導体膜１６にアモルファス・シリコンを
用いているが、このｉ型半導体膜１４およびｎ型半導体
膜１６はポリ・シリコンで形成してもよい。
４およびｎ型半導体膜１６にアモルファス・シリコンを
用いているが、このｉ型半導体膜１４およびｎ型半導体
膜１６はポリ・シリコンで形成してもよい。
【００４７】
【発明の効果】本発明の薄膜トランジスタによれば、ｉ
型半導体膜の周面の少なくともソース，ドレイン間の領
域の両側部が酸化されているため、ソース，ドレイン電
極の形成に際して金属膜を成膜しても、前記ｉ型半導体
膜の周面の少なくともソース，ドレイン間の領域の両側
部にはメタルシリサイド層は生成せず、したがって、ソ
ース，ドレイン間にリーク電流が発生することはない。
型半導体膜の周面の少なくともソース，ドレイン間の領
域の両側部が酸化されているため、ソース，ドレイン電
極の形成に際して金属膜を成膜しても、前記ｉ型半導体
膜の周面の少なくともソース，ドレイン間の領域の両側
部にはメタルシリサイド層は生成せず、したがって、ソ
ース，ドレイン間にリーク電流が発生することはない。
【００４８】また、本発明の薄膜トランジスタの製造方
法は、パターニングしたｉ型半導体膜の周面の少なくと
もソース，ドレイン間の領域の両側部を酸化させてか
ら、ソース，ドレイン電極用金属膜を成膜しているた
め、このソース，ドレイン電極用金属膜を成膜しても、
前記ｉ型半導体膜の周面の少なくともソース，ドレイン
間の領域の両側部にはメタルシリサイド層は生成せず、
したがって、ソース，ドレイン間にリーク電流が発生す
ることのない薄膜トランジスタを製造することができ
る。
法は、パターニングしたｉ型半導体膜の周面の少なくと
もソース，ドレイン間の領域の両側部を酸化させてか
ら、ソース，ドレイン電極用金属膜を成膜しているた
め、このソース，ドレイン電極用金属膜を成膜しても、
前記ｉ型半導体膜の周面の少なくともソース，ドレイン
間の領域の両側部にはメタルシリサイド層は生成せず、
したがって、ソース，ドレイン間にリーク電流が発生す
ることのない薄膜トランジスタを製造することができ
る。
【００４９】さらに、この薄膜トランジスタの製造方法
において、前記ｉ型半導体膜のパターニングを、ｎ型半
導体膜のパターニング時にその上に形成したレジストマ
スクとブロッキング絶縁膜とをマスクとしてｉ型半導体
膜をエッチングすることにより行ない、前記レジストマ
スクを除去する前に、酸素プラズマによって前記ｉ型半
導体膜の周面を酸化させれば、ｎ型半導体膜とｉ型半導
体膜のパターニングおよびｉ型半導体膜の周面の酸化を
一連の工程で能率よく行なうことができるし、またｉ型
半導体膜の周面を酸化させる際にｎ型半導体膜の表面が
酸素プラズマにさらされて酸化されることがないから、
このｎ型半導体膜とその上に形成するソース，ドレイン
電極との良好なオーミックコンタクトを得ることができ
る。できる。
において、前記ｉ型半導体膜のパターニングを、ｎ型半
導体膜のパターニング時にその上に形成したレジストマ
スクとブロッキング絶縁膜とをマスクとしてｉ型半導体
膜をエッチングすることにより行ない、前記レジストマ
スクを除去する前に、酸素プラズマによって前記ｉ型半
導体膜の周面を酸化させれば、ｎ型半導体膜とｉ型半導
体膜のパターニングおよびｉ型半導体膜の周面の酸化を
一連の工程で能率よく行なうことができるし、またｉ型
半導体膜の周面を酸化させる際にｎ型半導体膜の表面が
酸素プラズマにさらされて酸化されることがないから、
このｎ型半導体膜とその上に形成するソース，ドレイン
電極との良好なオーミックコンタクトを得ることができ
る。できる。
【図１】本発明の一実施例による薄膜トランジスタの斜
視図。
視図。
【図２】同薄膜トランジスタの断面図。
【図３】同薄膜トランジスタの一部切開平面図。
【図４】本発明の一実施例による薄膜トランジスタの製
造方法を示すブロッキング絶縁膜をパターニングした状
態の断面図。
造方法を示すブロッキング絶縁膜をパターニングした状
態の断面図。
【図５】同じくｎ型半導体膜を成膜した状態の断面図。
【図６】同じくｎ型半導体膜およびｉ型半導体膜をパタ
ーニングした状態の断面図。
ーニングした状態の断面図。
【図７】同じくｉ型半導体膜の周面を酸化させた状態の
断面図。
断面図。
【図８】同じくソース，ドレイン電極用金属膜を成膜し
た状態の断面図。
た状態の断面図。
【図９】同じくソース，ドレイン電極用金属膜をパター
ニングした状態の断面図。
ニングした状態の断面図。
【図１０】従来の薄膜トランジスタの断面図。
【図１１】従来の薄膜トランジスタの一部切開平面図。
【図１２】従来の薄膜トランジスタの製造方法を示すブ
ロッキング絶縁膜をパターニングした状態の断面図。
ロッキング絶縁膜をパターニングした状態の断面図。
【図１３】同じくｎ型半導体膜を成膜した状態の断面
図。
図。
【図１４】同じくｎ型半導体膜およびｉ型半導体膜をパ
ターニングした状態の断面図。
ターニングした状態の断面図。
【図１５】同じくソース，ドレイン電極用金属膜を成膜
した状態の断面図。
した状態の断面図。
【図１６】同じくソース，ドレイン電極用金属膜をパタ
ーニングした状態の断面図。
ーニングした状態の断面図。
１１…基板
１２…ゲート電極
１３…ゲート絶縁膜
１４…ｉ型半導体膜
１５…ブロッキング絶縁膜
１６…ｎ型半導体膜
１７…ソース，ドレイン電極用金属膜
１７ｓ…ソース電極
１７ｄ…ドレイン電極
２０…レジストマスク
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−151834（ＪＰ，Ａ)
特開 平２−43739（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (3)
- 【請求項１】ゲート電極と、このゲート電極を覆うゲー
ト絶縁膜と、前記ゲート絶縁膜の上に設けられたシリコ
ンからなるｉ型半導体膜と、このｉ型半導体膜のチャン
ネル領域の上に設けられたブロッキング絶縁膜と、前記
ｉ型半導体膜の上にブロッキング絶縁膜に跨って設けら
れたｎ型半導体膜と、前記ｎ型半導体膜を介して設けら
れたソース電極およびドレイン電極とを備え、前記ｉ型
半導体膜と前記ｎ型半導体膜の周面の少なくともソー
ス，ドレイン間の領域の両側部を含む全周に酸化膜が形
成されていることを特徴とする薄膜トランジスタ。 - 【請求項２】ゲート電極を覆うゲート絶縁膜の上にシリ
コンからなるｉ型半導体膜を成膜し、その上にブロッキ
ング絶縁膜を成膜するとともに、このブロッキング絶縁
膜を前記ｉ型半導体膜のチャンネル領域を覆う形状にパ
ターニングする工程と、 前記ｉ型半導体膜およびブロッキング絶縁膜の上にｎ型
半導体膜を成膜し、このｎ型半導体膜をソース領域およ
びドレイン領域に対応する形状にパターニングする工程
と、 前記ｉ型半導体膜を所定形状にパターニングする工程
と、 パターニングされた前記ｉ型半導体膜とｎ型半導体膜の
周面の少なくともソース，ドレイン間の領域の両側部を
含む全周に酸化膜を形成する工程と、 前記ｉ型半導体膜の周面が酸化させた後にソース，ドレ
イン電極用金属膜を成膜し、この金属膜をパターニング
してソース電極およびドレイン電極を形成する工程と、
からなることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項３】ｉ型半導体膜のパターニングは、ｎ型半導
体膜のパターニング時にその上に形成したレジストマス
クとブロッキング絶縁膜とをマスクとしてｉ型半導体膜
をエッチングすることにより行ない、前記レジストマス
クを除去する前に、酸素プラズマによって前記ｉ型半導
体膜の周面を酸化させることを特徴とする請求項２に記
載の薄膜トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956794A JP3412277B2 (ja) | 1994-08-23 | 1994-08-23 | 薄膜トランジスタおよびその製造方法 |
| KR1019950025448A KR100200512B1 (ko) | 1994-08-23 | 1995-08-18 | 박막트랜지스터 및 그 제조방법 |
| TW084108715A TW278249B (ja) | 1994-08-23 | 1995-08-21 | |
| US08/937,891 US5757028A (en) | 1994-08-23 | 1997-09-25 | Thin film transistor with reduced leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21956794A JP3412277B2 (ja) | 1994-08-23 | 1994-08-23 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864835A JPH0864835A (ja) | 1996-03-08 |
| JP3412277B2 true JP3412277B2 (ja) | 2003-06-03 |
Family
ID=16737541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21956794A Expired - Lifetime JP3412277B2 (ja) | 1994-08-23 | 1994-08-23 | 薄膜トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5757028A (ja) |
| JP (1) | JP3412277B2 (ja) |
| KR (1) | KR100200512B1 (ja) |
| TW (1) | TW278249B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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