JP3408363B2 - 伝送回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを備えた伝送回路の改良に関し、詳しくは、信号の
伝送速度の高速化に関する。

【０００２】

【従来の技術】近年、半導体集積回路における伝送回路
の信号伝送の高速化及び低消費電力化が益々要求されて
いる。

【０００３】ＭＯＳ型の半導体メモリにおいて動作速度
の高速化と回路の低消費電力化とを同時に実現した例と
して、従来、Ooishiほか"A Well-Synchronized Sensing
/Equalizing Method for Sub-1.0v Operating Advanced
DRAMs"(Symposium on VLSICircuits Digest of Techni
cal Papers,pp.81- 82,1993)に示されている。この回路
技術は、スタンバイ時のトランジスタのリーク電流を抑
えると共に、アクティブ時には差動信号のセンス速度を
高速化する回路技術である。

【０００４】前記の技術を図９に示す。同図はＤＲＡＭ
（ダイナミックランダムアクセスメモリ）の要部構成を
示し、１５０はＮ型ＭＯＳセンスアンプトランジスタ、
１５１はＰ型ＭＯＳリストアトランジスタ、１５２はイ
コライザである。また、ＢＬ、／ＢＬは一対のビット
線、ＳＮはセンスアンプ駆動線、ＳＰはリストアアンプ
駆動線である。

【０００５】同図では、スタンバイ状態、即ちメモリセ
ルが非選択状態にある場合には、ＭＯＳトランジスタの
基板電圧を深くし、即ち、Ｎ型ＭＯＳセンスアンプトラ
ンジスタ１５０の基板電圧を接地電圧ＧＮＤより低い電
圧に、Ｐ型ＭＯＳリストアトランジスタ１５１の基板電
圧を電源電圧より高い電圧に各々制御することにより、
センスアンプトランジスタ１５０及びリストアトランジ
スタ１５１のしきい値電圧を高くして、これ等トランジ
スタのリーク電流を減少させて、低消費電力化を図り、
一方、アクティブ状態、即ち、メモリセルの選択状態で
センスアンプを活性化させる場合には、ＭＯＳトランジ
スタの基板電圧を浅くし、即ち、Ｎ型ＭＯＳセンスアン
プトランジスタ１５０の基板電圧を接地電圧ＧＮＤに、
Ｐ型ＭＯＳリストアトランジスタ１５１の基板電圧を電
源電圧に各々制御することにより、これ等ＭＯＳトラン
ジスタのしきい値電圧を低くして、これ等ＭＯＳトラン
ジスタのドレイン電流を増大させて、センス速度を高速
化している。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、ＤＲＡＭのセンスアンプのように、ビッ
ト線上にメモリセルの信号電荷が現われるのを待って所
定のタイミングでセンスアンプを活性化させるダイナミ
ック型の回路では、センスアンプを活性化するタイミン
グが予知されているため、そのタイミングに合わせて基
板電圧をダイナミック信号で制御することができるもの
の、ゲートに入力信号を受けてドレインから信号を出力
するスタティック型の回路では、入力信号の入力タイミ
ングが予知されないため、ＭＯＳトランジスタの基板電
圧を入力信号の入力タイミングに合わせて変化させるこ
とは困難である。従って、スタティック型の回路に対し
て、前記従来の基板電圧の変更制御の技術を適用するこ
とは困難であった。

【０００７】今後、半導体集積回路の低電圧化が進行す
るに従い、ＭＯＳトランジスタのしきい値電圧を固定し
たままスタンバイ時のトランジスタのリーク電流を抑
え、且つアクティブ時の電流駆動能力を上げることは増
々困難となってくる。ＭＯＳトランジスタのドレイン電
流を増大させるためには、そのしきい値電圧を低くする
必要があるが、このしきい値電圧を低く設定すると、ス
タンバイ時のリーク電流が増大してしまう欠点が生じ
る。従って、スタティック型の回路に対しても前記従来
の基板電圧の変更制御を適用できる構成を採用すること
が望まれる。

【０００８】本発明は上記従来の問題点を解決するもの
であり、その目的は、ゲートで入力信号を受け且つドレ
インから信号を出力するＭＯＳトランジスタを備えたス
タティック型の伝送回路において、そのＭＯＳトランジ
スタの基板電圧を、そのゲートに入力される信号の入力
タイミングに同期してスタティックに変化させることに
より、しきい値電圧をスタンバイ時に高く、アクティブ
時に低く変更して、スタンバイ時のＭＯＳトランジスタ
のリーク電流を抑えると共に、アクティブ時にはドレイ
ン電流の増大により信号の伝送速度を高速化する伝送回
路を提供することにある。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、本発明の伝送回路では、伝送ＭＯＳトランジスタ、
即ち、ゲートで入力信号を受け、ソースが電源に接続さ
れ、ドレインから出力信号を出力するＭＯＳトランジス
タを備えた伝送回路において、前記伝送ＭＯＳトランジ
スタのゲートと基板との間に容量素子を挿入し、ゲート
- 基板間のカップリング容量を用いて入力信号の変化に
応じて伝送ＭＯＳトランジスタの基板電圧を制御する。

【００１０】即ち、請求項１記載の発明の伝送回路は、
入力信号をゲートで受け、ソースが第１の電源に接続さ
れ、ドレインから出力信号を出力するＰ型の伝送ＭＯＳ
トランジスタを備えた伝送回路において、前記伝送ＭＯ
Ｓトランジスタのゲートと基板との間に配置された容量
素子を備えると共に、ゲートで前記第１の電源の電圧よ
りも高い電圧を受け、ソース及び基板が前記第１の電源
の電圧よりも高い電圧を有する第２の電源に接続され、
ドレインが前記伝送ＭＯＳトランジスタの基板に接続さ
れた他のＰ型ＭＯＳトランジスタを備えることを特徴と
する。

【００１１】更に加えて、請求項２記載の発明は、前記
請求項１記載の伝送回路において、他のＰ型ＭＯＳトラ
ンジスタがゲートで受ける電圧は、第１の電源の電圧よ
りも高い電圧を有する第２の電源の電圧であることを特
徴とする。

【００１２】更にまた、請求項３記載の発明は、前記請
求項１記載の伝送回路において、他のＰ型ＭＯＳトラン
ジスタがゲートで受ける電圧は、入力信号の入力後に第
１の電源の電圧よりも高い電圧となる制御信号の電圧で
あることを特徴とする。

【００１３】請求項４記載の発明は、前記請求項１記載
の伝送回路において、容量素子の容量値は、伝送ＭＯＳ
トランジスタのソース又はドレインの拡散層の容量をＣ
ｓｄ、第１の電源の電圧をＶｃｃ、第１の電源の電圧よ
りも高い電圧をＶｐｐ、前記伝送ＭＯＳトランジスタの
ゲート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２Ｖｐｐ−Ｖｃｃ）｝／（２Ｖｃｃ−Ｖｐｐ）−Ｃｇ で表現される値以上に設定されることを特徴とする。

【００１４】また、請求項５記載の発明は、前記請求項
１記載の伝送回路において、ゲートが第１の電源に接続
され、ソースが伝送ＭＯＳトランジスタの基板に接続さ
れ、ドレインが前記第１の電源に接続されるＮ型ＭＯＳ
トランジスタを有することを特徴とする。

【００１５】更に、請求項６記載の発明の伝送回路は、
入力信号をゲートで受け、ソースが第１の電源に接続さ
れ、ドレインから出力信号を出力するＮ型ＭＯＳトラン
ジスタを備えた伝送回路において、前記伝送ＭＯＳトラ
ンジスタのゲートと基板との間に配置された容量素子を
備えると共に、ゲートで前記第１の電源の電圧よりも低
い電圧を受け、ソース及び基板が前記第１の電源の電圧
よりも低い電圧を有する第２の電源に接続され、ドレイ
ンが前記伝送ＭＯＳトランジスタの基板に接続された他
のＮ型ＭＯＳトランジスタを備えることを特徴とする。

【００１６】加えて、請求項７記載の発明は、前記請求
項６記載の伝送回路において、他のＮ型ＭＯＳトランジ
スタがゲートで受ける電圧は、第１の電源の電圧よりも
低い電圧を有する第２の電源の電圧であることを特徴と
する。

【００１７】更に加えて、請求項８記載の発明は、前記
請求項６記載の伝送回路において、他のＮ型ＭＯＳトラ
ンジスタがゲートで受ける電圧は、入力信号の入力後に
第１の電源の電圧よりも低い電圧となる制御信号の電圧
であることを特徴としている。

【００１８】更にまた、請求項９記載の発明は、前記請
求項６記載の伝送回路において、容量素子の容量値は、
伝送ＭＯＳトランジスタのソース又はドレインの拡散層
の容量をＣｓｄ、第１の電源の電圧をＶｓｓ、第１の電
源の電圧よりも低い電圧をＶＢＢ、前記伝送ＭＯＳトラ
ンジスタのゲート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２ＶＢＢ−Ｖｓｓ）｝／（２Ｖｓｓ−ＶＢＢ）−Ｃｇ で表現される値以上に設定されることを特徴とする。

【００１９】請求項１０記載の発明は、前記請求項６記
載の伝送回路において、ゲートが第１の電源に接続さ
れ、ソースが伝送ＭＯＳトランジスタの基板に接続さ
れ、ドレインが前記第１の電源に接続されるＰ型ＭＯＳ
トランジスタを有することを特徴とする。

【００２０】また、請求項１１記載の発明の伝送回路
は、相補な入力信号線の一方にゲートが接続され、ソー
スが第１の電源に接続され、相補な出力信号線の一方に
ドレインが接続されたＰ型の第１の伝送ＭＯＳトランジ
スタと、ゲートが前記相補な入力信号線の他方に接続さ
れ、ソースが前記第１の電源に接続され、ドレインが前
記相補な出力信号線の他方に接続されたＰ型の第２の伝
送ＭＯＳトランジスタとを備えた伝送回路において、前
記第１の伝送ＭＯＳトランジスタのゲートと基板との間
に配置された第１の容量素子と、前記第２の伝送ＭＯＳ
トランジスタのゲートと基板との間に配置された第２の
容量素子とを備えると共に、ゲートでプリチャージ信号
を受け、ソース及び基板が前記第１の電源の電圧よりの
高い電圧を有する第２の電源に接続され、ドレインが前
記第１の伝送ＭＯＳトランジスタの基板に接続された第
３のＰ型ＭＯＳトランジスタと、ゲートで前記プリチャ
ージ信号を受け、ソース及び基板が前記第２の電源に接
続され、ドレインが前記第２の伝送ＭＯＳトランジスタ
の基板に接続された第４のＰ型ＭＯＳトランジスタとを
備えたことを特徴とする。

【００２１】更に、請求項１２記載の発明は、前記請求
項１１記載の伝送回路において、更に、プリチャージ信
号を受けて、相補な入力信号線を第１の電源の電圧にプ
リチャージする入力信号線プリチャージ手段と、相補な
出力信号線を前記第１の電源電圧よりも低い電圧を有す
る第３の電源の電圧にプリチャージする出力信号線プリ
チャージ手段とを備えたことを特徴とする。

【００２２】加えて、請求項１３記載の発明は、前記請
求項１１記載の伝送回路において、各々、ゲート及びソ
ースが第１の電源に接続され、ドレインが各々第１及び
第２の伝送ＭＯＳトランジスタの基板に接続された第１
及び第２のＮ型ＭＯＳトランジスタを別途備えたことを
特徴とする。

【００２３】更に加えて、請求項１４記載の発明は、前
記請求項１１記載の伝送回路において、第１及び第２の
容量素子の容量値は、各々、第１及び第２の伝送ＭＯＳ
トランジスタのソース又はドレインの拡散層の容量をＣ
ｓｄ、第１の電源の電圧をＶｃｃ、第２の電源の電圧を
Ｖｐｐ、前記第１及び第２の伝送ＭＯＳトランジスタの
ゲート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２Ｖｐｐ−Ｖｃｃ）｝／（２Ｖｃｃ−Ｖｐｐ）−Ｃｇ で表現される値以上に設定されることを特徴とする。

【００２４】請求項１５記載の発明の伝送回路は、相補
な入力信号線の一方にゲートが接続され、ソースが第１
の電源に接続され、相補な出力信号線の一方にドレイン
が接続されたＮ型の第１の伝送ＭＯＳトランジスタと、
ゲートが前記相補な入力信号線の他方に接続され、ソー
スが前記第１の電源に接続され、ドレインが前記相補な
出力信号線の他方に接続されたＮ型の第２の伝送ＭＯＳ
トランジスタとを備えた伝送回路において、前記第１の
伝送ＭＯＳトランジスタのゲートと基板との間に配置さ
れた第１の容量素子と、前記第２の伝送ＭＯＳトランジ
スタのゲートと基板との間に配置された第２の容量素子
とを備えると共に、ゲートでプリチャージ信号を受け、
ソース及び基板が前記第１の電源の電圧よりに低い電圧
を有する第２の電源に接続され、ドレインが前記第１の
伝送ＭＯＳトランジスタの基板に接続された第３のＮ型
ＭＯＳトランジスタと、ゲートで前記プリチャージ信号
を受け、ソース及び基板が前記第２の電源に接続され、
ドレインが前記第２の伝送ＭＯＳトランジスタの基板に
接続された第４のＮ型ＭＯＳトランジスタとを備えたこ
とを特徴とする。

【００２５】また、請求項１６記載の発明は、前記請求
項１５記載の伝送回路において、更に、プリチャージ信
号を受けて、相補な入力信号線を第１の電源の電圧にプ
リチャージする入力信号線プリチャージ手段と、前記相
補な出力信号線を前記第１の電源の電圧よりも高い第３
の電源の電圧にプリチャージする出力信号線プリチャー
ジ手段とを備えたことを特徴とする。

【００２６】更に、請求項１７記載の発明は、前記請求
項１５記載の伝送回路において、各々、ゲート及びソー
スが第１の電源に接続され、ドレインが各々第１及び第
２の伝送ＭＯＳトランジスタの基板に接続された第１及
び第２のＰ型ＭＯＳトランジスタを別途備えたことを特
徴とする。

【００２７】加えて、請求項１８記載の発明は、前記請
求項１５記載の伝送回路において、第１及び第２の容量
素子の容量値は、各々、第１及び第２の伝送ＭＯＳトラ
ンジスタのソース又はドレインの拡散層の容量をＣｓ
ｄ、第１の電源の電圧をＶｓｓ、第２の電源の電圧をＶ
ＢＢ、前記第１及び第２の伝送ＭＯＳトランジスタのゲ
ート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２ＶＢＢ−Ｖｓｓ）｝／（２Ｖｓｓ−ＶＢＢ）−Ｃｇ で表現される値以上に設定されることを特徴とする。

【００２８】以上の構成により、請求項１ないし請求項
１８記載の発明では、伝送ＭＯＳトランジスタのゲート
の電圧の変化と同じタイミングでその基板の電圧を制御
するので、伝送ＭＯＳトランジスタのオフ時には、基板
電圧を深く（しきい値電圧を大きく）し、ＭＯＳトラン
ジスタのオン時には、基板電圧を浅く（しきい値電圧を
小さく）して、信号の伝送時にスタティックに基板電圧
を制御することができる。その結果、スタンバイ時に
は、伝送ＭＯＳトランジスタの大きなしきい値電圧によ
りリーク電流を抑え、アクティブ時には、伝送ＭＯＳト
ランジスタのドレイン電流を増大させて、信号の伝送速
度を高速化することが可能になる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。先ず最初に、本願発明
に関連する基礎的な技術を説明する。

【００３０】（関連技術） 図１及び図２は本願発明に関連する基礎技術の伝送回路
を示す。

【００３１】図１（ａ）において、１はＰ型の伝送ＭＯ
Ｓトランジスタ、１００は基板電圧制御手段を構成する
スイッチ回路であって、このスイッチ回路１００は、Ｐ
型のＭＯＳトランジスタ２と、他のＰ型のＭＯＳトラン
ジスタ３とを備える。

【００３２】前記Ｐ型の伝送ＭＯＳトランジスタ１は、
そのゲートで入力信号ＩＮを受け、そのソースが第１の
電源Ｖｃｃ（以下、第１の電源の電圧（正電位の所定電
圧値）もＶｃｃで示す）に接続され、そのドレインから
出力信号ＯＵＴを出力する。

【００３３】前記スイッチ回路１００において、Ｐ型Ｍ
ＯＳトランジスタ２は、入力信号ＩＮとは反対の位相で
且つ振幅が第１の電源Ｖｃｃの電圧よりも高い電圧の昇
圧電源（第２の電源）Ｖｐｐ（以下、昇圧電源の電圧も
Ｖｐｐで示す）の信号（第２の信号）ＸＩＮＰを入力
し、この信号ＸＩＮＰをゲートで受け、ソースが前記昇
圧電源Ｖｐｐに接続され、ドレインが前記Ｐ型の伝送Ｍ
ＯＳトランジスタ１の基板に接続される。また、他のＰ
型ＭＯＳトランジスタ３は、ゲートで前記入力信号ＩＮ
を受け、ソースが第１の電源Ｖｃｃに接続され、ドレイ
ンが前記Ｐ型の伝送ＭＯＳトランジスタ１の基板に接続
されている。

【００３４】以上のように構成された伝送回路につい
て、以下、図２を用いてその動作を説明する。

【００３５】図２（ａ）は、図１（ａ）の入力信号Ｉ
Ｎ、ＸＩＮＰ及びＰ型の伝送ＭＯＳトランジスタ１の基
板電圧ＶＮＷの関係を示す。入力信号ＩＮがハイレベ
ル、即ちＰ型の伝送ＭＯＳトランジスタ１がオフ状態の
場合は、スイッチ回路１００のＰ型ＭＯＳトランジスタ
２がオンし、他のＰ型ＭＯＳトランジスタ３がオフする
ので、伝送ＭＯＳトランジスタ１の基板電圧ＶＮＷは昇
圧電源の電圧Ｖｐｐである。入力信号ＩＮがロウレベ
ル、即ち伝送ＭＯＳトランジスタ１がオン状態の場合
は、スイッチ回路１００のＰ型ＭＯＳトランジスタ２が
オフし、他のＰ型ＭＯＳトランジスタ３がオンするの
で、伝送ＭＯＳトランジスタ１の基板電圧ＶＮＷは第１
の電源電圧Ｖｃｃになる。

【００３６】Ｐ型ＭＯＳトランジスタでは、その基板電
圧が高い方がしきい値電圧の絶対値Ｖｔｈｐは高く、ド
レイン電流は小さくなる。従って、Ｐ型の伝送ＭＯＳト
ランジスタ１のオフ状態、即ち伝送回路のスタンバイ状
態では、Ｐ型伝送ＭＯＳトランジスタ１のしきい値電圧
が大きいので、この伝送ＭＯＳトランジスタ１のリーク
電流を抑えることができる一方、Ｐ型の伝送ＭＯＳトラ
ンジスタ１のオン状態、即ち伝送回路のアクティブ状態
では、Ｐ型伝送ＭＯＳトランジスタ１のしきい値電圧が
小さくなって、伝送ＭＯＳトランジスタ１のドレイン電
流が増大し、信号の高速伝送が行われる。

【００３７】よって、伝送ＭＯＳトランジスタ１の基板
電圧をそのゲート電圧と同じタイミングで、そのゲート
電圧の変化方向と同じ方向に変化させることにより、ス
タンバイ時における伝送ＭＯＳトランジスタのリーク電
流を抑えると共に、アクティブ時には信号の伝送速度の
高速化を図ることができる。

【００３８】図１（ｂ）は、同図（ａ）のＰ型ＭＯＳト
ランジスタをＮ型ＭＯＳトランジスタで構成した場合の
伝送回路を示す。即ち、同図（ｂ）において、４はゲー
トが入力信号ＩＮに接続され、ソースが例えば零電圧の
第１の電源Ｖｓｓに接続され、ドレインから出力信号を
出力するＮ型の伝送ＭＯＳトランジスタである。

【００３９】また、１０１はスイッチ回路である。この
スイッチ回路１０１において、５はゲートが入力信号Ｉ
Ｎとは反対の位相で振幅が第１の電源電圧Ｖｓｓよりも
低い例えば負値の電圧を有する第２の電源（降圧電源）
ＶＢＢの電圧である信号ＸＩＮＢを受け、ソースが降圧
電源の電圧ＶＢＢに接続され、ドレインが前記Ｎ型の伝
送ＭＯＳトランジスタ４の基板に接続されたＮ型ＭＯＳ
トランジスタ、６はゲートで入力信号ＩＮを受け、ソー
スが第１の電源Ｖｓｓに接続され、ドレインが前記Ｎ型
の伝送ＭＯＳトランジスタ４の基板に接続されている他
のＮ型ＭＯＳトランジスタである。

【００４０】図２（ｂ）は、本関連技術の伝送回路の動
作を示す。Ｎ型ＭＯＳトランジスタでは、その基板電圧
が低い方がしきい値電圧の絶対値Ｖｔｈｐは高く、ドレ
イン電流は小さくなる。Ｎ型ＭＯＳトランジスタを用い
た本関連技術では、同図（ａ）との比較から判るよう
に、信号ＩＮ、ＸＩＮＢのレベル変化が逆になるのみで
あり、同図（ａ）の場合と同様にスタンバイ時に伝送Ｍ
ＯＳトランジスタ４の基板電圧を降圧電源の電圧ＶＢＢ
に、アクティブ時には基板電圧を第１の電源電圧Ｖｓｓ
に制御することにより、スタンバイ時での伝送ＭＯＳト
ランジスタ４のリーク電流を抑えると共に、アクティブ
時ではＮ型伝送ＭＯＳトランジスタ４のドレイン電流を
増大させて、信号の伝送速度の高速化を図ることができ
る。

【００４１】（第１の実施の形態） 図３は本発明の第１の実施の形態の伝送回路を示す。

【００４２】図３（ａ）において、７はＰ型の伝送ＭＯ
Ｓトランジスタ、８は容量素子、９は他のＰ型ＭＯＳト
ランジスタ、１０はＮ型ＭＯＳトランジスタである。

【００４３】前記Ｐ型の伝送ＭＯＳトランジスタ７は、
ゲートで入力信号ＩＮを受け、ソースが第１の電源Ｖｃ
ｃに接続され、ドレインから出力信号ＯＵＴを出力す
る。前記容量素子８は、前記伝送ＭＯＳトランジスタ７
のゲートと基板との間に接続される。前記他のＰ型ＭＯ
Ｓトランジスタ９は、ゲート、ソース及び基板が前記第
１の電源電圧よりも高い電圧を有する第２の電源（昇圧
電源）Ｖｐｐに接続され、ドレインが前記伝送ＭＯＳト
ランジスタ７の基板に接続される。前記Ｎ型ＭＯＳトラ
ンジスタ１０は、ゲート及びソースが第１の電源Ｖｃｃ
に接続され、ドレインが前記伝送ＭＯＳトランジスタ７
の基板に接続される。

【００４４】図４（ａ）は、前記図３（ａ）のＰ型の伝
送ＭＯＳトランジスタ７の断面及び容量素子８を示す。
同図（ａ）において、１５はＰ型の伝送ＭＯＳトランジ
スタ７のゲート、１６はそのソース、１７はそのドレイ
ン、１８は基板である。また、Ｃｇはその基板- ゲート
間の寄生容量、Ｃｓは基板ーソース間寄生容量、Ｃｄは
基板- ドレイン間の寄生容量、Ｃｃは容量素子８の容量
である。

【００４５】以上のように構成された伝送回路について
図４を用いて、以下、その動作を説明する。

【００４６】伝送ＭＯＳトランジスタ７の基板電圧ＶＮ
Ｗは、昇圧電源の電圧Ｖｐｐと、第１の電源電圧Ｖｃｃ
よりもＮ型ＭＯＳトランジスタ１０のしきい値電圧Ｖｔ
ｈｎ分だけ低い電圧Ｖｃｃ−Ｖｔｈｎとの間の電圧範囲
で保たれる。なぜなら、基板電圧ＶＮＷが昇圧電源の電
圧Ｖｐｐよりも高くなった場合には、他のＰ型ＭＯＳト
ランジスタ９がオンして、基板電圧ＶＮＷを昇圧電源の
電圧Ｖｐｐまで下げる。一方、基板電圧ＶＮＷが電圧Ｖ
ｃｃ−Ｖｔｈｎよりも低くなった場合には、Ｎ型ＭＯＳ
トランジスタ１０がオンして、基板電圧ＶＮＷをこの電
圧Ｖｃｃ−Ｖｔｈｎまで上げるからである。このこと
は、基板電圧ＶＮＷが高くなって、伝送トランジスタ７
のソース- 基板間に高電圧が印加されることに起因する
伝送トランジスタ７の破壊を防ぎ、一方、基板電圧ＶＮ
Ｗが低くなって、伝送トランジスタ７のソース（第１の
電源Ｖｃｃ）から基板へのキャリアの注入に起因するラ
ッチアップが生じることを防ぐ。このように、伝送ＭＯ
Ｓトランジスタ７の基板電圧ＶＮＷは昇圧電源の電圧Ｖ
ｐｐから電圧Ｖｃｃ−Ｖｔｈｎの間に保たれる。

【００４７】Ｐ型の伝送ＭＯＳトランジスタ７のゲート
電圧、即ち入力信号ＩＮの電圧レベルが第１の電源電圧
Ｖｃｃの時、基板電圧ＶＮＷが昇圧電源の電圧Ｖｐｐで
あったと仮定する。入力信号ＩＮの電圧レベルが第１の
電源電圧Ｖｃｃから下がった場合、電圧Ｖｃｃ−Ｖｔｈ
ｐで伝送ＭＯＳトランジスタ７はオンする。この時、Ｐ
型ＭＯＳトランジスタ９及びＮ型ＭＯＳトランジスタ１
０はオフ状態であり、伝送ＭＯＳトランジスタ７の基板
ノードはハイインピーダンス状態になる（従って、この
両ＭＯＳトランジスタ９、１０により、伝送ＭＯＳトラ
ンジスタ７の基板ノードをハイインピーダンスにする調
整手段を構成する）。従って、この時には、基板電圧Ｖ
ＮＷは、容量素子８とのカップリングによってゲートの
電圧と同一方向にシフト、即ち昇圧電源の電圧Ｖｐｐか
ら低い電圧側に変化する。

【００４８】次に、ゲート電圧が第１の電源電圧Ｖｃｃ
から零値に変化した場合、伝送ＭＯＳトランジスタ７の
基板１８の電圧ＶＮＷは、基板ノードの電荷保存則によ
り、 VPP-Vcc ×(Cc+Cb-Cd)/(Cc+Cb+Cs+Cd)(=VNWL) となるか、又は前記基板電圧ＶＮＷＬが電圧Ｖｃｃ−Ｖ
ｔｈｎより低い値のときには、Ｎ型ＭＯＳトランジスタ
１０がオンして、電圧Ｖｃｃ−Ｖｔｈｎ付近の値にな
る。この時、基板電圧がゲート電圧に連動して下がるの
で、伝送ＭＯＳトランジスタ７のしきい値電圧Ｖｔｈｐ
は小さくなり、ドレイン電流は増大し、従って、信号の
伝送速度は高速化する。

【００４９】前記関連技術のように伝送ＭＯＳトランジ
スタ７のゲートに入力される入力信号ＩＮとは別の制御
信号ＸＩＮＰで基板電圧を制御するのではなく、本実施
の形態では、入力信号ＩＮ自体で基板電圧を変化させる
ことにより、伝送回路が非活性（オフ）状態の時は、伝
送ＭＯＳトランジスタ７のしきい値電圧を大きくし、リ
ーク電流を抑えて、低消費電力化を図る一方、伝送回路
が活性（オン）状態の時は、伝送ＭＯＳトランジスタの
しきい値電圧を小さくし、ドレイン電流を増大させて、
信号伝送の高速化を達成することができる。

【００５０】ここで、伝送ＭＯＳトランジスタ７のラッ
チアップの防止のためには、そのソース- 基板間のｐｎ
接合に順方向のバイアスが印加されないように、伝送Ｍ
ＯＳトランジスタ７がオン状態の時の基板電圧ＶＮＷの
値は、ソース電圧（第１の電源電圧Ｖｃｃ）以上である
ことが望ましい。入力信号ＩＮが第１の電源電圧Ｖｃｃ
から零値に変化する場合、基板電圧ＶＮＷが昇圧電源の
電圧Ｖｐｐから第１の電源電圧Ｖｃｃの範囲で変化する
ためには、基板ノードの電荷保存則により、ゲート- 基
板間のカップリング容量である容量素子８の値は、ソー
ス及びドレインの拡散層の容量がほぼ等しい（Ｃｓ＝Ｃ
ｄ＝Ｃｓｄ）として、 Cc(VPP-VCC)+Cs(VPP-VCC)+Cd(VPP-0)+Cg(VPP-VCC) ≦Cc(VCC-0)+Cg(VCC-0) 即ち、Cc≧Csd ×(2VPP-VCC)/(2VCC-VPP)-Cg となる。例えば、Ｖｃｃ＝３ｖ、Ｖｐｐ＝４．５ｖの場
合には、Cc≧4Csd-Cg である。従って、伝送ＭＯＳトラ
ンジスタ７のゲート- 基板間に挿入する容量素子８の容
量値が、 [Csd ×(2VPP-VCC)]/(2VCC-VPP)-Cg 以上であれば、伝送ＭＯＳトランジスタ７の信頼性が保
たれたまま、前記の高速化、低消費電力化の効果を実現
することができる。

【００５１】尚、本実施の形態では、図３（ａ）の他の
Ｐ型ＭＯＳトランジスタ９のゲートを昇圧電源Ｖｐｐに
接続したが、入力信号ＩＮの入力前（即ち、入力信号Ｉ
Ｎが図２（ａ）に示す電圧レベルＶｃｃにある期間）に
Ｐ型ＭＯＳトランジスタ９をオンさせて、伝送ＭＯＳト
ランジスタ７の基板電圧を昇圧電源の電圧Ｖｐｐに調整
する観点から、入力信号ＩＮの入力後（図２（ａ）に示
す電圧レベルＶｓｓに変化後）に昇圧電源の電圧Ｖｐｐ
となる制御信号を前記他のＰ型ＭＯＳトランジスタ９の
ゲートに入力する構成としてもよい。

【００５２】図３（ｂ）及び図４（ｂ）は、伝送ＭＯＳ
トランジスタの導電型がＮ型である場合の伝送回路の構
成を示す。この伝送回路では、Ｎ型の伝送ＭＯＳトラン
ジスタ１１と、容量素子１２と、他のＮ型ＭＯＳトラン
ジスタ１３と、Ｐ型ＭＯＳトランジスタ１４とを備え
る。この伝送回路では、前記図１（ｂ）の回路と同様
に、入力信号ＩＮが第１の電源電圧（接地電圧）Ｖｓｓ
の場合、即ち伝送ＭＯＳトランジスタ１１がオフ状態の
場合は、Ｎ型の伝送ＭＯＳトランジスタ１１の基板電圧
Ｖｐｗは第１の電源電圧Ｖｓｓよりも低い第２の電源
（降圧電源）の電圧ＶＢＢに、入力信号ＩＮが上昇遷移
して、伝送ＭＯＳトランジスタ１１がオン状態の場合に
は、Ｎ型の伝送ＭＯＳトランジスタ１１の基板電圧Ｖｐ
ｗは第１の電源電圧Ｖｓｓに各々遷移するので、その構
成の詳細な説明を省略する。この伝送回路でも図３
（ａ）及び図４（ａ）の伝送回路と同様の効果を奏す
る。

【００５３】（第２の実施の形態） 図５は本発明の第２の実施の形態の伝送回路であって、
Ｐ型ＭＯＳトランジスタのアンプで構成された差動伝送
回路を示す。

【００５４】図５において、ＤＩＮ、ＸＤＩＮは相補な
入力信号線、ＤＯＵＴ、ＸＤＯＵＴは相補な出力信号
線、５１、５２はＰ型の第１及び第２の伝送ＭＯＳトラ
ンジスタで構成されたアンプ、５３、５４は第１及び第
２の容量素子、５５、５６は各々第３及び第４のＰ型Ｍ
ＯＳトランジスタ、５７、５８は各々第１及び第２のＮ
型ＭＯＳトランジスタ、５９は入力信号線プリチャージ
回路（入力信号線プリチャージ手段）、６０は出力信号
線プリチャージ回路（出力信号線プリチャージ手段）、
６５、６６はＮ型ＭＯＳトランジスタより成るラッチ回
路である。

【００５５】前記Ｐ型の第１の伝送ＭＯＳトランジスタ
５１は、ゲートが一方の入力信号線ＤＩＮに接続され、
ソースが第１の電源Ｖｃｃに接続され、ドレインが一方
の出力信号線ＤＯＵＴに接続される。前記Ｐ型の第２の
伝送ＭＯＳトランジスタ５２は、ゲートが他方の入力信
号線ＸＤＩＮに接続され、ソースが第１の電源Ｖｃｃに
接続され、ドレインが他方の出力信号線ＸＤＯＵＴに接
続される。前記第１の容量素子５３は、第１の伝送ＭＯ
Ｓトランジスタ５１のゲートと基板との間に配置され、
第２の容量素子５４は第２の伝送ＭＯＳトランジスタ５
２のゲートと基板との間に配置される。

【００５６】また、前記第３のＰ型ＭＯＳトランジスタ
５５は、ゲートで図６に示すプリチャージ信号ＸＰＲＥ
Ｐを受け、ソース及び基板が昇圧電源（第２の電源）Ｖ
ｐｐに接続され、ドレインが前記第１の伝送ＭＯＳトラ
ンジスタ５１の基板に接続される。前記第４のＰ型ＭＯ
Ｓトランジスタ５６も同様に、ゲートで前記プリチャー
ジ信号ＸＰＲＥＰを受け、ソース及び基板が昇圧電源Ｖ
ｐｐに接続され、ドレインが前記第２の伝送ＭＯＳトラ
ンジスタ５２の基板に接続される。従って、この両Ｐ型
ＭＯＳトランジスタ５５、５６は、プリチャージ信号Ｘ
ＰＲＥＰの受信時（即ち、後述する入力信号線ＤＩＮ、
ＸＤＩＮのプリチャージ時）に、各伝送ＭＯＳトランジ
スタ５１、５２の基板電圧ＶＮＷを昇圧電源の電圧Ｖｐ
ｐに制御する。

【００５７】前記第１及び第２のＮ型ＭＯＳトランジス
タ５７、５８は、各々、ゲート及びソースが第１の電源
Ｖｃｃに接続され、ドレインが各々前記第１及び第２の
伝送ＭＯＳトランジスタ５１、５２の基板に接続され
る。従って、この両ＭＯＳトランジスタ５７、５８は、
各々、第１及び第２の伝送ＭＯＳトランジスタ５１、５
２の基板電圧ＶＮＷが電圧Ｖｃｃ−Ｖｔｈｎ（Ｖｔｈｎ
はＮ型ＭＯＳトランジスタ５７、５８のしきい値電圧）
よりも下がらないように制御する。

【００５８】前記入力信号線プリチャージ回路５９は、
２個のＰ型ＭＯＳトランジスタ６１、６２から成り、図
６に示すプリチャージ信号ＰＲＥの反転信号ＸＰＲＥを
受けてオンし、相補な入力信号線ＤＩＮ、ＸＤＩＮを第
１の電源電圧Ｖｃｃにプリチャージする。

【００５９】前記出力信号線プリチャージ回路６０は、
２個のＮ型ＭＯＳトランジスタ６３、６４から成り、図
６に示すプリチャージ信号ＰＲＥを受けてオンし、相補
な出力信号線ＤＯＵＴ、ＸＤＯＵＴを第３の電源の電圧
Ｖｓｓ（第１の電源の電圧Ｖｃｃより低い電圧、例えば
接地電圧）にプリチャージする。

【００６０】前記ラッチ回路６５、６６は、出力信号線
ＤＯＵＴ、ＸＤＯＵＴの信号をラッチする。

【００６１】以下、本実施の形態の差動伝送回路の動作
を図６を用いて説明する。

【００６２】図６は図５の差動伝送回路の動作波形を示
し、入力信号線用のプリチャージ信号ＰＲＥ、その反転
信号ＸＰＲＥ、出力信号線用のプリチャージ信号ＸＰＲ
ＥＰ、及び２個の伝送ＭＯＳトランジスタ（アンプ）５
１、５２のオンする側の基板電圧ＶＮＷを示している。

【００６３】差動伝送回路がスタンバイ状態のとき、即
ちプリチャージ時には、相補の入力信号線ＤＩＮ、ＸＤ
ＩＮは第１の電源電圧Ｖｃｃに、相補の出力信号線ＤＯ
ＵＴ、ＸＤＯＵＴは第３の電源電圧（接地電圧）Ｖｓｓ
に、各々プリチャージされる。この時、伝送ＭＯＳトラ
ンジスタ５１、５２の基板ノードも各々第３及び第４の
Ｐ型ＭＯＳトランジスタ５５、５６により昇圧電源の電
圧Ｖｐｐにプリチャージされる。このプリチャージ終了
後、各伝送ＭＯＳトランジスタ５１、５２の基板ノード
はハイインピーダンス状態となる。

【００６４】次に、入力信号が入力されて、相補の入力
信号線ＤＩＮ、ＸＤＩＮの一方（例えば入力信号線ＤＩ
Ｎ）がロウレベルに下がると、第１の容量素子５３によ
り、このロウレベルに下がった入力信号線ＤＩＮ側の伝
送ＭＯＳトランジスタ５１の基板電圧も、第１の容量素
子５３によるカップリングで、昇圧電源の電圧Ｖｐｐか
ら下がる。即ち、オンする側の伝送ＭＯＳトランジスタ
５１のしきい値電圧が入力信号ＤＩＮの遷移に従って小
さくなる。その結果、このオンする側の伝送ＭＯＳトラ
ンジスタ５１では、基板電圧が昇圧電源の電圧Ｖｐｐに
固定される場合に比べて、ドレイン電流が増大する。よ
って、出力信号線ＤＯＵＴのドライブ能力が高まるの
で、出力信号線ＤＯＵＴを第１の電源電圧Ｖｃｃに高速
に引き上げることができる。図６において、出力信号線
ＤＯＵＴ、ＸＤＯＵＴの電圧波形では、このように基板
電圧を変化させた場合の記号Ａで示す波形は、基板電圧
を昇圧電源の電圧Ｖｐｐに固定した場合の記号Ｂで示す
波形に比べて、信号伝送速度の高速化が図られているこ
とが判る。

【００６５】このように、プリチャージ時には伝送ＭＯ
Ｓトランジスタの基板電圧を上げてリーク電流を減少さ
せる一方、入力信号の入力時には、その入力と同時に基
板電圧を下げることにより、信号伝送の高速化を実現で
きる。

【００６６】尚、第１及び第２の容量素子５３、５４の
容量値を既述の通り、 [Csd×(2VPP-VCC)]/(2VCC-VPP)-Cg 以上に設定すれば、Ｐ型の伝送トランジスタ５１、５２
のラッチアップを防止でき、より信頼性の高まった伝送
回路を実現できるのは言うまでもない。

【００６７】図７は、前記図５のＰ型ＭＯＳトランジス
タ５１、５２をＮ型ＭＯＳトランジスタで構成する場合
の差動伝送回路を示す。この差動伝送回路は、相補な入
力信号線ＤＩＮ、ＸＤＩＮ、相補な出力信号線ＤＯＵ
Ｔ、ＸＤＯＵＴ、Ｎ型の第１及び第２の伝送ＭＯＳトラ
ンジスタ８１、８２で構成されたアンプ、第１及び第２
の容量素子８３、８４、第３及び第４のＮ型ＭＯＳトラ
ンジスタ８５、８６、第１及び第２のＰ型ＭＯＳトラン
ジスタ８７、８８、２個のＮ型ＭＯＳトランジスタ９
１、９２により構成される入力信号線プリチャージ回路
（入力信号線プリチャージ手段）８９、２個のＰ型ＭＯ
Ｓトランジスタ９３、９４により構成される出力信号線
プリチャージ回路（出力信号線プリチャージ手段）９
０、及びＮ型ＭＯＳトランジスタ８１、８２より成るラ
ッチ回路とを備える。

【００６８】前記Ｎ型の伝送ＭＯＳトランジスタで構成
される差動伝送回路は、各信号の電圧レベル変化が、図
８に示すように、図５に示す差動伝送回路についての図
６の動作波形とは反対の関係になるだけであるので、そ
の構成の詳細な説明を省略する。この差動伝送回路にお
いても、図５に示した差動伝送回路と同様の効果を奏す
る。

【００６９】

【発明の効果】以上説明したように、請求項１ないし請
求項１８記載の伝送回路によれば、伝送ＭＯＳトランジ
スタのゲート電圧の変化と同じタイミングでその基板電
圧を制御したので、伝送ＭＯＳトランジスタのオフ時に
はその基板電圧を深く（しきい値電圧を大きく）する一
方、伝送ＭＯＳトランジスタのオン時にはその基板電圧
を浅く（しきい値電圧を小さく）して、信号の伝送時に
スタティックに基板電圧を制御することができ、よっ
て、スタンバイ時の伝送ＭＯＳトランジスタのリーク電
流を小さく抑制できると共に、アクティブ時には伝送Ｍ
ＯＳトランジスタのドレイン電流を増大させて、信号の
伝送速度を高速化することができる。

【図面の簡単な説明】

【図１】本願発明に関連する基礎技術の伝送回路を示す
回路図である。

【図２】同関連技術の伝送回路の動作を説明する信号波
形図である。

【図３】本発明の第１の実施の形態の伝送回路を示す回
路図である。

【図４】本発明の第１の実施の形態の伝送回路の動作を
説明する信号波形図である。

【図５】本発明の第２の実施の形態の伝送回路を示す回
路図である。

【図６】本発明の第２の実施の形態の伝送回路の動作を
説明する信号波形図である。

【図７】本発明の第２の実施の形態の伝送回路の伝送Ｍ
ＯＳトランジスタの導電型をＮ型とした場合の伝送回路
を示す回路図である。

【図８】図７の伝送回路の動作を説明する信号波形図で
ある。

【図９】従来の伝送回路を示す回路図である。

【符号の説明】

ＩＮ 入力信号 １、７ Ｐ型の伝送ＭＯＳトランジス
タ ２、１４ Ｐ型ＭＯＳトランジスタ ＸＩＮＰ 信号（第２の信号） ３ 他のＰ型ＭＯＳトランジスタ ４、１１ Ｎ型の伝送ＭＯＳトランジス
タ ６、１３ 他のＮ型のＭＯＳトランジス
タ ８、１２ 容量素子 ９ 他のＰ型ＭＯＳトランジスタ
（調整手段） １０ Ｎ型のＭＯＳトランジスタ
（調整手段） ５１ Ｐ型の第１の伝送ＭＯＳトラ
ンジスタ ５２ Ｐ型の第２の伝送ＭＯＳトラ
ンジスタ ５３、８３ 第１の容量素子 ５４、８４ 第２の容量素子 ＸＰＲＥＰ、ＸＰＲＥ ＰＲＥＢ、ＰＲＥ プリチャージ信号 ５５ 第３のＰ型ＭＯＳトランジス
タ ５６ 第４のＰ型ＭＯＳトランジス
タ ５７ 第１のＮ型ＭＯＳトランジス
タ ５８ 第２のＮ型ＭＯＳトランジス
タ ５９、８９ 入力信号線プリチャージ回路 （入力信号線プリチャージ手段） ６０、９０ 出力信号線プリチャージ回路 （出力信号線プリチャージ手段） ８１ Ｎ型の第１の伝送ＭＯＳトラ
ンジスタ ８２ Ｎ型の第２の伝送ＭＯＳトラ
ンジスタ ８５ 第３のＮ型ＭＯＳトランジス
タ ８６ 第４のＮ型ＭＯＳトランジス
タ ８７ 第１のＰ型ＭＯＳトランジス
タ ８８ 第２のＰ型ＭＯＳトランジス
タ １００、１０１ スイッチ回路（基板電圧制御
手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−95046（ＪＰ，Ａ) 特開 平７−95032（ＪＰ，Ａ) 特開 平７−86917（ＪＰ，Ａ) 特開 平９−8642（ＪＰ，Ａ) 特開 平８−228145（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号をゲートで受け、ソースが第１
   の電源に接続され、ドレインから出力信号を出力するＰ
   型の伝送ＭＯＳトランジスタを備えた伝送回路におい
   て、 前記伝送ＭＯＳトランジスタのゲートと基板との間に配
   置された容量素子を備えると共に、 ゲートで前記第１の電源の電圧よりも高い電圧を受け、
   ソース及び基板が前記第１の電源の電圧よりも高い電圧
   を有する第２の電源に接続され、ドレインが前記伝送Ｍ
   ＯＳトランジスタの基板に接続された他のＰ型ＭＯＳト
   ランジスタを備えることを特徴とする伝送回路。
2. 【請求項２】 他のＰ型ＭＯＳトランジスタがゲートで
   受ける電圧は、第１の電源の電圧よりも高い電圧を有す
   る第２の電源の電圧であることを特徴とする請求項１記
   載の伝送回路。
3. 【請求項３】 他のＰ型ＭＯＳトランジスタがゲートで
   受ける電圧は、入力信号の入力後に第１の電源の電圧よ
   りも高い電圧となる制御信号の電圧であることを特徴と
   する請求項１記載の伝送回路。
4. 【請求項４】 容量素子の容量値は、 伝送ＭＯＳトランジスタのソース又はドレインの拡散層
   の容量をＣｓｄ、第１の電源の電圧をＶｃｃ、第１の電
   源の電圧よりも高い電圧をＶｐｐ、前記伝送ＭＯＳトラ
   ンジスタのゲート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２Ｖｐｐ−Ｖｃｃ）｝／（２Ｖｃｃ−Ｖｐｐ）−Ｃｇ で表現される値以上に設定されることを特徴とする請求
   項１記載の伝送回路。
5. 【請求項５】 ゲートが第１の電源に接続され、ソース
   が伝送ＭＯＳトランジスタの基板に接続され、ドレイン
   が前記第１の電源に接続されるＮ型ＭＯＳトランジスタ
   を有することを特徴とする請求項１記載の伝送回路。
6. 【請求項６】 入力信号をゲートで受け、ソースが第１
   の電源に接続され、ドレインから出力信号を出力するＮ
   型の伝送ＭＯＳトランジスタを備えた伝送回路におい
   て、 前記伝送ＭＯＳトランジスタのゲートと基板との間に配
   置された容量素子を備えると共に、 ゲートで前記第１の電源の電圧よりも低い電圧を受け、
   ソース及び基板が前記第１の電源の電圧よりも低い電圧
   を有する第２の電源に接続され、ドレインが前記伝送Ｍ
   ＯＳトランジスタの基板に接続された他のＮ型ＭＯＳト
   ランジスタを備えることを特徴とする伝送回路。
7. 【請求項７】 他のＮ型ＭＯＳトランジスタがゲートで
   受ける電圧は、第１の電源の電圧よりも低い電圧を有す
   る第２の電源の電圧であることを特徴とする請求項６記
   載の伝送回路。
8. 【請求項８】 他のＮ型ＭＯＳトランジスタがゲートで
   受ける電圧は、入力信号の入力後に第１の電源の電圧よ
   りも低い電圧となる制御信号の電圧であることを特徴と
   する請求項６記載の伝送回路。
9. 【請求項９】 容量素子の容量値は、 伝送ＭＯＳトランジスタのソース又はドレインの拡散層
   の容量をＣｓｄ、第１の電源の電圧をＶｓｓ、第１の電
   源の電圧よりも低い電圧をＶＢＢ、前記伝送ＭＯＳトラ
   ンジスタのゲート- 基板間容量をＣｇとして、 ｛Ｃｓｄ・（２ＶＢＢ−Ｖｓｓ）｝／（２Ｖｓｓ−ＶＢＢ）−Ｃｇ で表現される値以上に設定されることを特徴とする請求
   項６記載の伝送回路。
10. 【請求項１０】 ゲートが第１の電源に接続され、ソー
    スが伝送ＭＯＳトランジスタの基板に接続され、ドレイ
    ンが前記第１の電源に接続されるＰ型ＭＯＳトランジス
    タを有することを特徴とする請求項６記載の伝送回路。
11. 【請求項１１】 相補な入力信号線の一方にゲートが接
    続され、ソースが第１の電源に接続され、相補な出力信
    号線の一方にドレインが接続されたＰ型の第１の伝送Ｍ
    ＯＳトランジスタと、 ゲートが前記相補な入力信号線の他方に接続され、ソー
    スが前記第１の電源に接続され、ドレインが前記相補な
    出力信号線の他方に接続されたＰ型の第２の伝送ＭＯＳ
    トランジスタとを備えた伝送回路において、 前記第１の伝送ＭＯＳトランジスタのゲートと基板との
    間に配置された第１の容量素子と、 前記第２の伝送ＭＯＳトランジスタのゲートと基板との
    間に配置された第２の容量素子とを備えると共に、 ゲートでプリチャージ信号を受け、ソース及び基板が前
    記第１の電源の電圧よりの高い電圧を有する第２の電源
    に接続され、ドレインが前記第１の伝送ＭＯＳトランジ
    スタの基板に接続された第３のＰ型ＭＯＳトランジスタ
    と、 ゲートで前記プリチャージ信号を受け、ソース及び基板
    が前記第２の電源に接続され、ドレインが前記第２の伝
    送ＭＯＳトランジスタの基板に接続された第４のＰ型Ｍ
    ＯＳトランジスタとを備えたことを特徴とする伝送回
    路。
12. 【請求項１２】 更に、プリチャージ信号を受けて、相
    補な入力信号線を第１の電源の電圧にプリチャージする
    入力信号線プリチャージ手段と、 相補な出力信号線を前記第１の電源電圧よりも低い電圧
    を有する第３の電源の電圧にプリチャージする出力信号
    線プリチャージ手段とを備えたことを特徴とする請求項
    １１記載の伝送回路。
13. 【請求項１３】 各々、ゲート及びソースが第１の電源
    に接続され、ドレインが各々第１及び第２の伝送ＭＯＳ
    トランジスタの基板に接続された第１及び第２のＮ型Ｍ
    ＯＳトランジスタを別途備えたことを特徴とする請求項
    １１記載の伝送回路。
14. 【請求項１４】 第１及び第２の容量素子の容量値は、
    各々、 第１及び第２の伝送ＭＯＳトランジスタのソース又はド
    レインの拡散層の容量をＣｓｄ、第１の電源の電圧をＶ
    ｃｃ、第２の電源の電圧をＶｐｐ、前記第１及び第２の
    伝送ＭＯＳトランジスタのゲート- 基板間容量をＣｇと
    して、 ｛Ｃｓｄ・（２Ｖｐｐ−Ｖｃｃ）｝／（２Ｖｃｃ−Ｖｐｐ）−Ｃｇ で表現される値以上に設定されることを特徴とする請求
    項１１記載の伝送回路。
15. 【請求項１５】 相補な入力信号線の一方にゲートが接
    続され、ソースが第１の電源に接続され、相補な出力信
    号線の一方にドレインが接続されたＮ型の第１の伝送Ｍ
    ＯＳトランジスタと、 ゲートが前記相補な入力信号線の他方に接続され、ソー
    スが前記第１の電源に接続され、ドレインが前記相補な
    出力信号線の他方に接続されたＮ型の第２の伝送ＭＯＳ
    トランジスタとを備えた伝送回路において、 前記第１の伝送ＭＯＳトランジスタのゲートと基板との
    間に配置された第１の容量素子と、 前記第２の伝送ＭＯＳトランジスタのゲートと基板との
    間に配置された第２の容量素子とを備えると共に、 ゲートでプリチャージ信号を受け、ソース及び基板が前
    記第１の電源の電圧よりに低い電圧を有する第２の電源
    に接続され、ドレインが前記第１の伝送ＭＯＳトランジ
    スタの基板に接続された第３のＮ型ＭＯＳトランジスタ
    と、 ゲートで前記プリチャージ信号を受け、ソース及び基板
    が前記第２の電源に接続され、ドレインが前記第２の伝
    送ＭＯＳトランジスタの基板に接続された第４のＮ型Ｍ
    ＯＳトランジスタとを備えたことを特徴とする伝送回
    路。
16. 【請求項１６】 更に、プリチャージ信号を受けて、相
    補な入力信号線を第１の電源の電圧にプリチャージする
    入力信号線プリチャージ手段と、 前記相補な出力信号線を前記第１の電源の電圧よりも高
    い第３の電源の電圧にプリチャージする出力信号線プリ
    チャージ手段とを備えたことを特徴とする請求項１５記
    載の伝送回路。
17. 【請求項１７】 各々、ゲート及びソースが第１の電源
    に接続され、ドレインが各々第１及び第２の伝送ＭＯＳ
    トランジスタの基板に接続された第１及び第２のＰ型Ｍ
    ＯＳトランジスタを別途備えたことを特徴とする請求項
    １５記載の伝送回路。
18. 【請求項１８】 第１及び第２の容量素子の容量値は、
    各々、 第１及び第２の伝送ＭＯＳトランジスタのソース又はド
    レインの拡散層の容量をＣｓｄ、第１の電源の電圧をＶ
    ｓｓ、第２の電源の電圧をＶＢＢ、前記第１及び第２の
    伝送ＭＯＳトランジスタのゲート- 基板間容量をＣｇと
    して、 ｛Ｃｓｄ・（２ＶＢＢ−Ｖｓｓ）｝／（２Ｖｓｓ−ＶＢＢ）−Ｃｇ で表現される値以上に設定されることを特徴とする請求
    項１５記載の伝送回路。