JP3407516B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
- Publication number
- JP3407516B2 JP3407516B2 JP33169595A JP33169595A JP3407516B2 JP 3407516 B2 JP3407516 B2 JP 3407516B2 JP 33169595 A JP33169595 A JP 33169595A JP 33169595 A JP33169595 A JP 33169595A JP 3407516 B2 JP3407516 B2 JP 3407516B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring layer
- aluminum
- tungsten
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】本発明は、アルミニウム配線
層などのいわゆるエレクトロマイグレーション（以下、
ＥＭという）耐性を高めた半導体装置及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to so-called electromigration (hereinafter
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having improved resistance and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】半導体デバイスの高集積化に伴い、寸法
ルールは微細化し、アルミニウム（Ａｌ）及びアルミニ
ウム合金配線においては、高い信頼性、特にＥＭ耐性が
求められている。2. Description of the Related Art As semiconductor devices become more highly integrated, dimensional rules are becoming finer, and aluminum (Al) and aluminum alloy wirings are required to have high reliability, especially EM resistance.
【０００３】アルミニウムのＥＭ耐性は、形成したアル
ミニウム薄膜結晶の、（１１１）面への配向性に強く依
存することが確認されている。即ち、アルミニウムの結
晶が強い（１１１）配向性を示すと、ＥＭ耐性が向上す
ることが確認されている。そして、この結晶配向性は、
下地材料やその表面状態に大きく依存する。It has been confirmed that the EM resistance of aluminum strongly depends on the orientation of the formed aluminum thin film crystal in the (111) plane. That is, it has been confirmed that when the aluminum crystal exhibits a strong (111) orientation, the EM resistance is improved. And this crystal orientation is
It depends largely on the underlying material and its surface condition.
【０００４】一方、寸法ルールの微細化に伴い、配線間
を電気的に接続するコンタクトホールやビアホール（以
下、これらを総称して接続孔と呼ぶ）が狭くて深いもの
になり（アスペクト比が高い）、配線材料による接続技
術が重要となっている。ところが、従来のスパッタリン
グ法によるアルミニウム合金の成膜では、アルミニウム
スパッタ粒子が接続孔の側壁の陰になって内部に多く入
射しないシャドウウイング効果のために、接続孔内での
アルミニウムカバレッジが悪くなり、接続孔底部近くで
断線不良が発生しやすいという問題が生じている。この
ため、この接続孔内部を配線材料で埋め込む別のプロセ
ス技術が要求されている。On the other hand, as the dimensional rule becomes finer, contact holes and via holes (hereinafter collectively referred to as connection holes) for electrically connecting wirings become narrower and deeper (high aspect ratio). ), The connection technology by wiring material is important. However, in the film formation of the aluminum alloy by the conventional sputtering method, due to the shadow wing effect that aluminum sputtered particles do not enter much inside the shadow of the side wall of the connection hole, the aluminum coverage in the connection hole deteriorates, There is a problem that a disconnection defect is likely to occur near the bottom of the connection hole. Therefore, another process technique for filling the inside of the connection hole with a wiring material is required.
【０００５】この手段として研究、開発が進んでいる技
術としては、主に次の３つのプロセスがある。まず、第
１に、ＣＶＤ等でタングステンを堆積して接続孔を埋め
込み、その後、余分のタングステンをエッチバックによ
り除去する方法である。Techniques that are being researched and developed as means for this are mainly the following three processes. First, there is a method in which tungsten is deposited by CVD or the like to fill the connection hole, and then excess tungsten is removed by etchback.
【０００６】第２は、ＣＶＤなどでチタンナイトライド
（ＴｉＮ）で接続孔を埋め込む方法である。第３は、ア
ルミニウムリフロー法で、堆積したアルミニウムを軟化
させて接続孔を埋め込む方法であり、高圧でリフローす
る場合がある。The second method is to fill the contact hole with titanium nitride (TiN) by CVD or the like. A third method is an aluminum reflow method, in which deposited aluminum is softened to fill a connection hole, and reflow may be performed at high pressure.
【０００７】なお、最近では、第１の方法において、タ
ングステン層をそのまま残して配線層の一部として利用
する場合がある。このようなプロセスで製造した半導体
装置の断面構造を図４に示す。図４に示す構造を得るプ
ロセスは、例えばシリコン基板１０上に、素子分離領域
（フィールド酸化膜）２１、図示しないゲート配線、そ
してソース・ドレイン領域１２を形成した後、層間絶縁
膜２５を成膜し、次いで、リソグラフィとＲＩＥ（Reac
tive Ion Etching）により、コンタクトホール４を開孔
する。Recently, in the first method, the tungsten layer may be left as it is and used as a part of the wiring layer. FIG. 4 shows a sectional structure of a semiconductor device manufactured by such a process. In the process of obtaining the structure shown in FIG. 4, for example, an element isolation region (field oxide film) 21, a gate wiring (not shown), and source / drain regions 12 are formed on a silicon substrate 10, and then an interlayer insulating film 25 is formed. Next, lithography and RIE (Reac
The contact hole 4 is opened by tive ion etching.
【０００８】次に、前処理の後、Ｔｉ２０ｎｍ＋ＴｉＮ
５０ｎｍ層を成膜してタングステンの密着層３２を形成
する。密着層の成膜後、場合によってはＲＴＡ（Rapid
Thermal Anneal）処理を行って膜質を安定させる。その
後、ブランケットタングステン（Ｂｌｋ−Ｗ）３３ａ
を、ＣＶＤなどで例えば２００ｎｍ成膜し、接続孔４を
埋め込む。その後、配線主材料として、Ａｌ−０．５％
Ｃｕ膜３５を、例えば３００ｎｍ程度スパッタ成膜し
て、図４に示すような構造を得ることができる。Next, after pretreatment, Ti20 nm + TiN
A 50 nm layer is formed to form a tungsten adhesion layer 32. After forming the adhesion layer, RTA (Rapid
Thermal Anneal) is performed to stabilize the film quality. Then, blanket tungsten (Blk-W) 33a
Is formed to a thickness of, for example, 200 nm by CVD, and the connection hole 4 is embedded. After that, as a wiring main material, Al-0.5%
The Cu film 35 can be formed by sputtering, for example, to a thickness of about 300 nm to obtain a structure as shown in FIG.
【０００９】また、上記の方法を組み合わせたプロセス
も盛んに研究されている。例えば、第２の方法と第３の
方法を組み合わせる場合がある。この組み合わせた例を
示す構造の一例を図５に示す。この構造を得るプロセス
は、層間絶縁膜２５に接続孔４を形成するまでは、上記
図４で説明した工程と同様であり、次に前処理の後、下
地バリア層として、ＥＣＲ−ＣＶＤ法により、Ｔｉを例
えば２０ｎｍ程度成膜し、次にＴｉＮを５０ｎｍ程度成
膜し、下地配線層としてのバリア膜３２ｂを成膜する。
次いで、アルミニウム成膜後、表面酸化を防止（なるべ
く大気に晒さない）しながらアルミニウム高圧リフロー
を行い、アルミニウム３８を軟化させながら高圧下で接
続孔内部に押し込む。このようにして図５に示す構造を
得ることができる。Further, a process in which the above methods are combined has also been actively studied. For example, the second method and the third method may be combined. An example of the structure showing this combined example is shown in FIG. The process for obtaining this structure is the same as the process described with reference to FIG. 4 above until the connection hole 4 is formed in the interlayer insulating film 25. Next, after pretreatment, a base barrier layer is formed by ECR-CVD. , Ti is deposited to a thickness of about 20 nm, TiN is deposited to a thickness of about 50 nm, and a barrier film 32b as a base wiring layer is deposited.
Next, after the aluminum film is formed, aluminum high pressure reflow is performed while preventing surface oxidation (exposure to the atmosphere as much as possible), and the aluminum 38 is softened and pushed into the inside of the connection hole under high pressure. In this way, the structure shown in FIG. 5 can be obtained.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、ＣＶＤ
タングステン膜３３ａは（１１０）面、ＣＶＤＴｉＮ膜
は（２００）面が優先配向になっており、アルミニウム
（１１１）面との格子整合が悪いことが明らかになって
おり、成膜されたアルミニウム膜の結晶配向性が悪いこ
とが認められている。このため、下地配線層をエッチオ
フせずに残してその上にアルミニウムなどの主配線層を
形成した場合、アルミニウム配線層のＥＭ耐性が不十分
となっており、かかるＥＭ耐性の改良が要望されてい
る。[Problems to be Solved by the Invention] However, CVD
The (110) plane of the tungsten film 33a and the (200) plane of the CVDTiN film are preferentially oriented, and it is clear that the lattice matching with the aluminum (111) plane is poor. It is recognized that the crystal orientation is poor. Therefore, when the underlying wiring layer is left without being etched off and a main wiring layer made of aluminum or the like is formed on the underlying wiring layer, the EM resistance of the aluminum wiring layer becomes insufficient, and improvement of such EM resistance is desired. ing.
【００１１】本発明は、上記要望に鑑みなされたもの
で、下地配線層がアルミニウムと格子整合性が悪い場合
であっても、結晶配向性が良好で、ＥＭ耐性に優れたア
ルミニウムなどの主配線層を有する半導体装置及びその
製造方法を提供することを目的とする。The present invention has been made in view of the above demands, and even if the underlying wiring layer has a poor lattice matching with aluminum, the main wiring made of aluminum or the like having good crystal orientation and excellent EM resistance. An object of the present invention is to provide a semiconductor device having a layer and a manufacturing method thereof.
【００１２】上記の目的を達成するため、本発明の半導
体装置は、下地配線層と主配線層との積層配線層を有す
る半導体装置であって、基板上に形成された接続孔を有
する層間絶縁膜と、上記接続孔の全部を埋め込んで上記
層間絶縁膜上に形成されたタングステンを含む上記下地
配線層と、上記下地配線層上に形成されたアルミニウム
を含む上記主配線層と、上記下地配線層と上記主配線層
との間に形成された導電性アモルファス層とを有する。
上記導電層アモルファス層は、アモルファスカーボン、
タングステンナイトライド、タンタルナイトライドのい
ずれかを含む。さらに、上記の目的を達成するため、本
発明の半導体装置の製造方法は、基板上に接続孔を有す
る層間絶縁膜を形成する工程と、上記接続孔の全部を埋
め込むように上記層間絶縁膜上にタングステンを含む下
地配線層を形成する工程と、上記下地配線層上に導電性
アモルファス層を形成する工程と、上記導電性アモルフ
ァス層上にアルミニウムを含む主配線層を形成する工程
と、上記主配線層、上記導電性アモルファス層および上
記下地配線層をパターニングする工程とを有する。上記
導電性アモルファス層を形成する工程において、アモル
ファスカーボン、タングステンナイトライド、タンタル
ナイトライドの何れかを含む上記導電層アモルファス層
を形成する。In order to achieve the above object, a semiconductor device of the present invention is a semiconductor device having a laminated wiring layer of a base wiring layer and a main wiring layer, which is an interlayer insulating film having a connection hole formed on a substrate. A film, the underlying wiring layer containing tungsten formed on the interlayer insulating film by filling all of the connection holes, the main wiring layer containing aluminum formed on the underlying wiring layer, and the underlying wiring A conductive amorphous layer formed between the layer and the main wiring layer.
The conductive layer amorphous layer is amorphous carbon,
Includes either tungsten nitride or tantalum nitride. Further, in order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming an interlayer insulating film having a connection hole on a substrate, and a step of forming an interlayer insulating film on the interlayer insulating film so as to fill the entire connection hole. Forming a base wiring layer containing tungsten, forming a conductive amorphous layer on the base wiring layer, forming a main wiring layer containing aluminum on the conductive amorphous layer, And a step of patterning the wiring layer, the conductive amorphous layer, and the underlying wiring layer. In the step of forming the conductive amorphous layer, the conductive layer amorphous layer containing any of amorphous carbon, tungsten nitride, and tantalum nitride is formed.
【００１３】本発明の半導体装置は、下地配線層の上
に、アルミニウムなどの主配線層を導電性アモルファス
層を介して積層した構造の積層配線層を有する。従っ
て、下地配線層がタングステンなどのアルミニウムと格
子整合性が悪い材料で構成されていたとしても、下地配
線層の格子整合性の影響を導電性アモルファス層が遮断
し、主配線層は下地配線層の影響を受けずに形成される
ため、その本来の（１１１）面等の配向性を保った状態
で結晶化する。このため、ＥＭ耐性が良好になり、アル
ミニウムなどの積層配線層の信頼性が向上する。The semiconductor device of the present invention has a laminated wiring layer having a structure in which a main wiring layer made of aluminum or the like is laminated on a base wiring layer via a conductive amorphous layer. Therefore, even if the underlying wiring layer is made of a material having poor lattice matching with aluminum such as tungsten, the conductive amorphous layer blocks the influence of the lattice matching of the underlying wiring layer, and the main wiring layer is Since it is formed without being affected by, it crystallizes while maintaining its original orientation such as the (111) plane. Therefore, the EM resistance is improved, and the reliability of the laminated wiring layer made of aluminum or the like is improved.
【００１４】また、本発明の半導体装置の製造方法によ
れば、下地配線層と主配線層との間に導電性アモルファ
ス層を形成するので、上記構造を確実に実現することが
できる。この場合、下地配線層としては、アスペクト比
の高い接続孔を埋めるのに好都合で、アルミニウムと格
子整合性の良くないタングステンが好ましい。これによ
り、接続孔を埋めたタングステン層をエッチオフせずに
そのまま主配線層をその上に形成することが可能にな
り、工程を簡略化することができる。Further, according to the method of manufacturing a semiconductor device of the present invention, since the conductive amorphous layer is formed between the underlying wiring layer and the main wiring layer, the above structure can be realized reliably. In this case, the underlying wiring layer is preferably made of tungsten, which is convenient for filling the connection hole having a high aspect ratio and has poor lattice matching with aluminum. As a result, the main wiring layer can be directly formed on the tungsten layer filling the connection hole without being etched off, and the process can be simplified.
【００１５】[0015]
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て、具体的に説明する。本発明の半導体装置は、上述し
たように、下地配線層と主配線層との間に導電性アモル
ファス層を介在させ、主配線層をこの導電性アモルファ
ス層に積層した構造の積層配線層を有する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be specifically described below. As described above, the semiconductor device of the present invention has a laminated wiring layer having a structure in which a conductive amorphous layer is interposed between a base wiring layer and a main wiring layer, and the main wiring layer is laminated on this conductive amorphous layer. .
【００１７】この場合、下地配線層は、半導体装置に用
いられるいかなる配線層でも良いが、接続孔（コンタク
トホールやビアホール）の一部又は全部を埋め込んだ材
料で構成された配線層とすることが好ましい。例えば、
ブランケットタングステン（接続孔のみを埋め込んであ
る場合や、配線層として利用する場合の両方を包含す
る）、ＣＶＤなどで形成されたＴｉＮ埋め込み層、タン
グステンプラグの密着層として用いられるＣＶＤ−Ｔｉ
Ｎ／Ｔｉ層等は、アルミニウムと格子整合性が悪いた
め、特にアモルファス層を介在させることに効果があ
る。In this case, the underlying wiring layer may be any wiring layer used in a semiconductor device, but may be a wiring layer made of a material in which some or all of connection holes (contact holes or via holes) are embedded. preferable. For example,
Blanket tungsten (including both the case where only the contact hole is buried and the case where it is used as a wiring layer), a TiN buried layer formed by CVD, etc., and CVD-Ti used as an adhesion layer for a tungsten plug.
Since the N / Ti layer and the like have poor lattice matching with aluminum, they are particularly effective in interposing an amorphous layer.
【００１８】また、導電性アモルファス層としては、例
えばアモルファスカーボン、あるいはタングステンナイ
トライド（ＷＮX ）、タンタルナイトライド（Ｔａ
ＮX ）等の常温形成でもほとんど結晶化しない窒化物を
挙げることができる。これらの導電性アモルファス層の
形成は、例えばＣＶＤ、スパッタリング等で導電性アモ
ルファス層を成膜する方法、あるいは、下地配線層がタ
ングステンやタンタルであれば、表面を窒化することに
より形成することができる。導電性アモルファス層の厚
さは、厚すぎると、後の配線層のエッチングや層間絶縁
膜の平坦化等に悪影響が生じるため、できる限り薄くす
ることが好ましく、具体的には１〜３０ｎｍ、特に制御
性を考え５〜１０ｎｍ程度とすることが好ましい。As the conductive amorphous layer, for example, amorphous carbon, tungsten nitride (WN x ), tantalum nitride (Ta) is used.
It can be mentioned hardly crystallized nitride even at room temperature the formation of N X) or the like. The conductive amorphous layer can be formed by, for example, a method of forming the conductive amorphous layer by CVD, sputtering, or by nitriding the surface if the underlying wiring layer is tungsten or tantalum. . If the thickness of the conductive amorphous layer is too thick, it adversely affects etching of the wiring layer and flattening of the interlayer insulating film, and therefore it is preferable to make the thickness as thin as possible, specifically 1 to 30 nm, particularly Considering the controllability, the thickness is preferably about 5 to 10 nm.
【００１９】主配線層としては、アルミニウム、アルミ
ニウム合金、銅、銅合金等の（１１１）面配向性等の金
属で構成することができる。その厚さは、例えば２００
〜８００ｎｍ程度とすることができる。次に、本発明の
半導体装置の製造プロセスについて具体的に説明する
が、本発明は下記の実施例に限定されるものではない。
［実施例１］本例は、接続孔埋込のプロセスとしてブラ
ンケットＣＶＤタングステン膜を用い、余分のタングス
テン層をエッチオフせずに、導電性アモルファス層とし
てアモルファスカーボン（α−Ｃ）をその上に成膜し、
更に主配線層としてＡｌ−０．５％Ｃｕを用いるもの
で、図１で説明する。The main wiring layer can be made of a metal having a (111) plane orientation such as aluminum, aluminum alloy, copper, copper alloy or the like. The thickness is, for example, 200
It can be about 800 nm. Next, the manufacturing process of the semiconductor device of the present invention will be specifically described, but the present invention is not limited to the following examples. [Embodiment 1] In this embodiment, a blanket CVD tungsten film is used as a process for burying a connection hole, and an amorphous carbon (α-C) layer is formed on it as a conductive amorphous layer without etching off an extra tungsten layer. Film formation,
Further, Al-0.5% Cu is used as the main wiring layer, which will be described with reference to FIG.
【００２０】まず、図１（Ａ）に示すような構造に至る
工程を説明する。シリコン基板１０上に、素子分離領域
（フィールド酸化膜）２１、図示しないゲート配線、そ
してソース・ドレイン領域１２を形成した後、層間絶縁
膜２５を成膜し、次いで、リソグラフィとＲＩＥによ
り、コンタクトホール（接続孔）４を開孔する。First, steps required to reach a structure as shown in FIG. 1A will be described. After forming an element isolation region (field oxide film) 21, a gate wiring (not shown), and a source / drain region 12 on a silicon substrate 10, an interlayer insulating film 25 is formed, and then a contact hole is formed by lithography and RIE. (Connecting hole) 4 is opened.
【００２１】次に、前処理の後、タングステンの密着層
としてコリメートスパッタ法により、Ｔｉ２０ｎｍ＋Ｔ
ｉＮ５０ｎｍ層３２を成膜する。なお、コリメートスパ
ッタ法は、スパッタターゲットと基板（ウエハ）間にす
のこ状の治具を配置し、スパッタ粒子の指向性を高め
て、基板に対する垂直入射成分を多くし、アスペクト比
の高い接続孔の底部に対するカバレッジを向上させる方
法である。密着層の成膜後、場合によってはＲＴＡ処理
を行って膜質を安定させる。これらの処理の条件は、例
えば次の通りである。
Ｔｉスパッタ条件
ガス：Ａｒ＝１００ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：５ｋＷ
基板加熱温度：１５０℃
ＴｉＮスパッタ条件
ガス：Ａｒ／Ｎ２＝３０／８０ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：５ｋＷ
基板加熱温度：１５０℃
ＲＴＡ条件
６５０℃、６０ｓｅｃ
その後、ブランケットタングステン（Ｂｌｋ−Ｗ）３３
ａを、ＣＶＤなどで次にような条件で例えば２００ｎｍ
成膜し、接続孔４を埋め込み、図１（Ａ）に示すような
構造を得る。
Ｂｌｋ−Ｗ膜ＣＶＤ条件
ガス：ＷＦ6 ／Ｈ2 ／Ａｒ＝８０／５００／２８００ｓ
ｃｃｍ
圧力：１０６４０Ｐａ
基板加熱温度：４５０℃
実際にはこの後、タングステン膜３３ａ、又はタングス
テン膜と密着層とをエッチオフする方が一般的である
が、エッチオフするときのタングステンの窪み（プラグ
ロス）を防止するため、あるいはコスト削減のために、
エッチオフを省略する場合が増加している。本例におい
ても、エッチオフを省略する方法で説明する。Then, after pretreatment, Ti 20 nm + T is formed as a tungsten adhesion layer by collimating sputtering.
The iN 50 nm layer 32 is formed. In the collimated sputtering method, a saw-like jig is placed between the sputtering target and the substrate (wafer) to enhance the directivity of sputtered particles, increase the vertical incident component on the substrate, and increase the aspect ratio of connection holes. This is a method of improving the coverage on the bottom. After forming the adhesion layer, RTA treatment is performed in some cases to stabilize the film quality. The conditions of these processes are as follows, for example. Ti sputtering condition gas: Ar = 100 sccm Pressure: 0.4 Pa DC power: 5 kW Substrate heating temperature: 150 ° C. TiN sputtering condition gas: Ar / N2 = 30/80 sccm Pressure: 0.4 Pa DC power: 5 kW Substrate heating temperature: 150 ° C. RTA conditions 650 ° C., 60 seconds, and then blanket tungsten (Blk-W) 33
a is, for example, 200 nm under the following conditions by CVD, etc.
A film is formed and the connection hole 4 is buried, and a structure as shown in FIG. Blk-W film CVD condition gas: WF 6 / H 2 / Ar = 80/500 / 2800s
ccm Pressure: 10640 Pa Substrate heating temperature: 450 ° C. In practice, the tungsten film 33a or the tungsten film and the adhesion layer are generally etched off thereafter. To prevent or reduce costs,
The number of cases in which etch-off is omitted is increasing. Also in this example, the method of omitting the etch-off will be described.
【００２２】そして、本発明の特徴である導電性アモル
ファス層としてαーＣ膜を、例えば下記に示す条件で、
例えば５ｎｍスパッタ法などで成膜する。この場合、下
地タングステン層表面の酸化層を除去するために、α−
Ｃ成膜前に、例えば下記に示す条件で、スパッタエッチ
クリーニングをすることが望ましい。その後、配線主材
料として、Ａｌ−０．５％Ｃｕ膜を、例えば下記に示す
ような条件で、例えば３００ｎｍ程度スパッタ成膜す
る。なお、タングステン層とアルミニウム層との間に、
他のプロセス上の目的で、α−Ｃ以外の材料（例えばＴ
ｉ等）をα−Ｃ層とタングステン層との間に成膜するの
は差し支えない。また、本例においては、アルミニウム
層の上に反射防止膜などの別の積層メタル３６を形成し
た場合を示しているが、この積層メタルは勿論省略可能
である。
スパッタエッチクリーニング条件
ガス：Ａｒ＝５０ｓｃｃｍ
圧力：０．４Ｐａ
ＲＦパワー：０．４ｋＷ
基板加熱温度：４００℃
α−Ｃスパッタ条件
ガス：Ａｒ＝１００ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：２ｌｋＷ
基板加熱温度：１５０℃
Ａｌ−０．５％スパッタ条件
ガス：Ａｒ＝１００ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：２０ｋＷ
基板加熱温度：１５０℃
次に、フォトリソグラフィーを行い、アルミニウム層を
例えば下記に示すようなエッチング条件で、また、タン
グステン層は、例えば下記に示すようなエッチング条件
で、エッチングを行い、第１アルミニウム配線層全体を
パターニングし、これにより図１（Ｂ）に示すような構
造を得ることができる。アルミニウム層とタングステン
層のエッチングは、途中でエッチングガスを変更するこ
とで、連続的に行う。なお、アモルファス層は薄いの
で、Ａｌエッチング中スパッタエッチによって除去可能
である。
Ａｌエッチング条件
ガス：ＢＣｌ3 ／Ｃｌ2 ＝６０／９０ｓｃｃｍ
圧力：２Ｐａ
ＲＦパワー：５０Ｗ
μ波：３００ｍＡ
Ｗエッチング条件
ガス：ＳＦ6 ／Ｃｌ2 ＝２５／２０ｓｃｃｍ
圧力：１Ｐａ
ＲＦパワー：５０Ｗ
μ波：３００ｍＡ
この方法によれば、タングステンをエッチオフしない場
合でも、その上に形成されるアルミニウム層は、αーＣ
層の上に形成されているので、（１１１）配向性の良い
アルミニウム膜となる。従って、ＥＭ耐性が高く、信頼
性の高いアルミニウム・タングステン構造配線を有する
半導体を得ることができる。
［実施例２］本例においては、接続孔埋込プロセスとし
てブランケットＣＶＤタングステンを用い、その表面に
タングステンナイトライド層を形成してから、エッチオ
フせずに、アルミニウム配線層を成膜する例を、図２で
説明する。Then, an α-C film is used as the conductive amorphous layer which is a feature of the present invention, for example, under the following conditions:
For example, the film is formed by a 5 nm sputtering method or the like. In this case, in order to remove the oxide layer on the surface of the underlying tungsten layer, α-
Before forming the C film, it is desirable to perform sputter etch cleaning under the following conditions, for example. Then, an Al-0.5% Cu film is formed as a main wiring material by, for example, a sputtering process under the conditions shown below, for example, about 300 nm. In addition, between the tungsten layer and the aluminum layer,
For other process purposes, materials other than α-C (eg T
i) may be formed between the α-C layer and the tungsten layer. Further, in this example, the case where another laminated metal 36 such as an antireflection film is formed on the aluminum layer is shown, but this laminated metal can of course be omitted. Sputter etch cleaning condition gas: Ar = 50 sccm Pressure: 0.4 Pa RF power: 0.4 kW Substrate heating temperature: 400 ° C. α-C Sputter condition gas: Ar = 100 sccm Pressure: 0.4 Pa DC power: 2 kW Substrate heating temperature: 150 C Al-0.5% Sputtering conditions Gas: Ar = 100 sccm Pressure: 0.4 Pa DC power: 20 kW Substrate heating temperature: 150 ° C. Next, photolithography is performed to etch the aluminum layer under the etching conditions as shown below, for example. The tungsten layer is etched under the following etching conditions, for example, to pattern the entire first aluminum wiring layer, whereby a structure as shown in FIG. 1B can be obtained. The etching of the aluminum layer and the tungsten layer is continuously performed by changing the etching gas during the etching. Since the amorphous layer is thin, it can be removed by sputter etching during Al etching. Al Etching condition gas: BCl 3 / Cl 2 = 60/90 sccm Pressure: 2 Pa RF power: 50 W μ wave: 300 mA W Etching condition gas: SF 6 / Cl 2 = 25/20 sccm Pressure: 1 Pa RF power: 50 W μ wave: 300 mA According to this method, even if tungsten is not etched off, the aluminum layer formed on the aluminum layer is α-C.
Since it is formed on the layer, the aluminum film has a good (111) orientation. Therefore, a semiconductor having aluminum / tungsten structure wiring having high EM resistance and high reliability can be obtained. [Embodiment 2] In this embodiment, an example of using blanket CVD tungsten as a contact hole burying process, forming a tungsten nitride layer on the surface thereof, and then forming an aluminum wiring layer without etching off 2 will be described.
【００２３】図２に至る工程は、図１（Ａ）の構造を得
るところまでは同様の工程、条件で行うことができる。
即ち、シリコン基板１０上に、素子分離領域（フィール
ド酸化膜）２１、図示しないゲート配線、そしてソース
・ドレイン領域１２を形成した後、層間絶縁膜２５を成
膜し、次いで、リソグラフィとＲＩＥにより、コンタク
トホール４を開孔する。次に、前処理の後、タングステ
ンの密着層としてコリメートスパッタ法により、Ｔｉ２
０ｎｍ＋ＴｉＮ５０ｎｍ層３２を成膜する。その後、ブ
ランケットタングステン（Ｂｌｋ−Ｗ）３３ａを、ＣＶ
Ｄなどで例えば２００ｎｍ成膜して接続孔４を埋め込
み、図１（Ａ）に示したような構造を得る。The steps up to FIG. 2 can be performed under the same steps and conditions until the structure shown in FIG. 1A is obtained.
That is, after forming an element isolation region (field oxide film) 21, a gate wiring (not shown), and a source / drain region 12 on a silicon substrate 10, an interlayer insulating film 25 is formed, and then by lithography and RIE. The contact hole 4 is opened. Next, after pretreatment, Ti 2 is formed as an adhesion layer of tungsten by a collimating sputtering method.
A 0 nm + TiN 50 nm layer 32 is formed. Then, the blanket tungsten (Blk-W) 33a is CV
For example, a film having a thickness of 200 nm is formed by using D or the like, and the connection hole 4 is buried, so that a structure as shown in FIG.
【００２４】そして、タングステン層３３ａ表面を窒素
雰囲気、又はアンモニアガス雰囲気中で熱処理すること
によって、アモルファスタングステンナイトライド（α
−ＷＮX ）層３４ｂを数ｎｍ形成する。この時の熱処理
条件は、例えば窒素ガス中で、６００℃で６０秒程度の
ＲＴＡ処理を採用することができる。その後、配線主材
料としてのＡｌ−０．５％Ｃｕ膜３５を例えば３００ｎ
ｍ程度、実施例１と同様の条件でスパッタ成膜する。ま
た、本例においてもアルミニウム膜３５に例えば反射防
止膜などの別の積層メタル３６を形成するが、この工程
は省略可能である。なお、タングステンナイトライド層
３４ｂとアルミニウム膜３５との間に例えばＴｉ等のア
ルミニウムの配向性を、さらに向上させる金属膜を介在
させても良い。Then, the surface of the tungsten layer 33a is heat-treated in a nitrogen atmosphere or an ammonia gas atmosphere to obtain amorphous tungsten nitride (α
-WN X) layer 34b to a several nm formed. As the heat treatment condition at this time, for example, RTA treatment at 600 ° C. for about 60 seconds in nitrogen gas can be adopted. After that, an Al-0.5% Cu film 35 as a wiring main material is formed to, for example, 300 n.
The film is formed by sputtering under the same conditions as in Example 1 for about m. Also in this example, another laminated metal 36 such as an antireflection film is formed on the aluminum film 35, but this step can be omitted. It should be noted that a metal film that further improves the orientation of aluminum such as Ti may be interposed between the tungsten nitride layer 34b and the aluminum film 35.
【００２５】次に、フォトリソグラフィーを行い、アル
ミニウム層３５を例えば実施例１と同様のエッチング条
件で、また、タングステン層３３ａは、例えば実施例１
に示したようなエッチング条件で、エッチングを行う。
アルミニウム層とタングステン層のエッチングは、途中
でエッチングガスを変更することで、連続的に行う。こ
れにより、第１アルミニウム配線層全体をパターニング
し、図２に示すような構造を得ることができる。Next, photolithography is performed to etch the aluminum layer 35 under the same etching conditions as in Example 1, and the tungsten layer 33a is etched in Example 1, for example.
Etching is performed under the etching conditions as shown in FIG.
The etching of the aluminum layer and the tungsten layer is continuously performed by changing the etching gas during the etching. As a result, the entire first aluminum wiring layer can be patterned to obtain the structure shown in FIG.
【００２６】本例の方法によれば、タングステンをエッ
チオフしない場合でも、その上に形成されるアルミニウ
ム層は、αーＷＮX 層の上に形成されているので、（１
１１）配向性の良いアルミニウム膜となる。従って、Ｅ
Ｍ耐性が高く、信頼性の高いアルミニウム・タングステ
ン構造配線を有する半導体を得ることができる。
［実施例３］本例は、接続孔埋込プロセスとして、ＣＶ
Ｄ−ＴｉＮＴｉ膜とアルミニウムの高圧リフロー法を組
み合わせ、これらの層の間にアモルファスＴａＮX を介
在させるもので、図３で説明する。According to the method of this example, even if tungsten is not etched off, the aluminum layer formed thereon is formed on the α-WN x layer.
11) The aluminum film has a good orientation. Therefore, E
A semiconductor having aluminum / tungsten structure wiring having high M resistance and high reliability can be obtained. [Embodiment 3] In this embodiment, a CV is used as a connection hole burying process.
Combining D-Tinti film and a high-pressure reflow of aluminum, in which is interposed the amorphous TaN X between these layers is described in FIG.
【００２７】まず、図３（Ａ）に示す構造に至る工程を
説明する。シリコン基板１０上に、素子分離領域（フィ
ールド酸化膜）２１、図示しないゲート配線、そしてソ
ース・ドレイン領域１２を形成した後、層間絶縁膜２５
を成膜し、次いで、リソグラフィとＲＩＥにより、コン
タクトホール４を開孔する。First, steps required to reach the structure shown in FIG. 3A will be described. After forming an element isolation region (field oxide film) 21, a gate wiring (not shown), and a source / drain region 12 on a silicon substrate 10, an interlayer insulating film 25 is formed.
Then, the contact hole 4 is formed by lithography and RIE.
【００２８】次に、前処理の後、下地バリア層として、
ＥＣＲ−ＣＶＤ法により、Ｔｉを例えば下記に示す条件
で２０ｎｍ程度成膜し、次にＴｉＮを下記に示すような
条件で、５０ｎｍ程度成膜し、下地配線層としてのバリ
ア膜３２ｂを成膜する。アスペクト比の高い接続孔にお
いても、ＣＶＤでカバレッジよくＴｉＮを成膜すること
により、その後のアルミニウム埋込プロセスに耐える良
好なバリア性が得られる。
ＴｉＣＶＤ条件
ガス：ＴｉＣｌ4 ／Ｈ2 ／Ａｒ＝３／１００／１７０ｓ
ｃｃｍ
圧力：０．４Ｐａ
基板加熱温度：４６０℃
μ波：２．８ｋＷ
ＴｉＮＣＶＤ条件
ガス：ＴｉＣｌ4 ／Ｈ2 ／Ｎ2 ／Ａｒ＝２０／２６／８
／１７０ｓｃｃｍ
圧力：０．４Ｐａ
基板加熱温度：４６０℃
μ波：２．８ｋＷ
次に、必要により、下地のＴｉＮ膜表面の酸化層を除去
するために、ＴｉＮ表面をスパッタエッチクリーニング
を行い、その後、導電性アモルファス層３４Ｃとして、
ＴａＮX を、下記に示すような条件で、５ｎｍ程度スパ
ッタ成膜する。また、配線主材料としてのＡｌ−０．５
％Ｃｕ膜を、下記に示すような条件で、例えば５００ｎ
ｍ程度スパッタ成膜する。
ＴａＮX スパッタ条件（ＴａＮX 燒結ターゲット利用）
ガス：Ａｒ＝１００ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：２ｋＷ
基板加熱温度：１５０℃
Ａｌ−０．５％Ｃｕスパッタ条件
ガス：Ａｒ＝１００ｓｃｃｍ
圧力：０．４Ｐａ
ＤＣパワー：２０ｋＷ
基板加熱温度：４００℃
このような条件でアルミニウムを成膜すると、図３
（Ａ）に示すような構造を得ることができる。この構造
では、アルミニウム膜はブリッジ状となり、ボイド５が
生じている。このような構造となることが好ましく、そ
のため本例においては、アルミニウム成膜温度を４００
℃と高めに設定してある。Next, after pretreatment, as a base barrier layer,
By the ECR-CVD method, for example, Ti is deposited to a thickness of about 20 nm under the conditions shown below, and then TiN is deposited to a thickness of about 50 nm under the conditions shown below to form a barrier film 32b as a base wiring layer. . By forming a TiN film with good coverage by CVD even in a contact hole having a high aspect ratio, good barrier properties that can withstand the subsequent aluminum burying process can be obtained. TiCVD condition gas: TiCl 4 / H 2 / Ar = 3/100 / 170s
ccm Pressure: 0.4 Pa Substrate heating temperature: 460 ° C. μ wave: 2.8 kW TiNCVD condition gas: TiCl 4 / H 2 / N 2 / Ar = 20/26/8
/ 170 sccm Pressure: 0.4 Pa Substrate heating temperature: 460 ° C. μ wave: 2.8 kW Next, if necessary, the TiN surface is sputter-etch cleaned in order to remove the oxide layer on the underlying TiN film surface. As the conductive amorphous layer 34C,
TaN x is deposited by sputtering to a thickness of about 5 nm under the following conditions. Also, Al-0.5 as the main wiring material
% Cu film under the following conditions, for example 500n
A film is formed by sputtering for about m. TaN X sputtering conditions (using TaN X sintered target) Gas: Ar = 100 sccm Pressure: 0.4 Pa DC power: 2 kW Substrate heating temperature: 150 ° C. Al-0.5% Cu Sputtering condition gas: Ar = 100 sccm Pressure: 0.4 Pa DC power: 20 kW Substrate heating temperature: 400 ° C. When an aluminum film is formed under such conditions, FIG.
A structure as shown in (A) can be obtained. In this structure, the aluminum film has a bridge shape and voids 5 are formed. It is preferable to have such a structure. Therefore, in this example, the aluminum film formation temperature is 400
It is set at a high temperature of ℃.
【００２９】アルミニウム成膜後、表面酸化を防止（な
るべく大気に晒さない）しながらアルミニウム高圧リフ
ローを、例えば次の条件で行う。このアルミニウム高圧
リフロー法は、アルミニウム及びアルミニウム合金を成
膜後、高圧の不活性ガス雰囲気中で再結晶温度以上（合
金によって異なるが、通常３５０℃程度以上）、共晶温
度以下（Ａｌ−Ｃｕ系の場合は５４８℃以下）で加熱
し、Ａｌを軟化させながら、ガスの圧力によってアルミ
ニウムを接続孔内部に押し込む技術である。
Ａｌ高圧リフロー
基板加熱温度：４５０℃
加熱時間：２ｍｉｎ
圧力：Ａｒガス中で１０6 Ｐａ以上
アルミニウムのリフローは、上記のような高圧下でなく
とも、加熱のみによってアルミニウムは流動させ、ある
程度の埋込特性を得ることもできる（これを通常アルミ
ニウムリフローという）。また、高温スパッタ法を適用
しても良い。アルミニウム層の上に反射防止膜などの別
の積層メタル３６を形成する場合は、リフロー処理後に
成膜する。After forming the aluminum film, aluminum high pressure reflow is performed under the following conditions, for example, while preventing surface oxidation (exposure to the atmosphere as much as possible). In this aluminum high pressure reflow method, after forming aluminum and an aluminum alloy, the recrystallization temperature or higher (depending on the alloy, usually about 350 ° C. or higher) and the eutectic temperature or lower (Al—Cu system) in a high-pressure inert gas atmosphere. In the case of (5) or lower), aluminum is pressed into the connection hole by the pressure of gas while softening Al. Al high pressure reflow substrate Heating temperature: 450 ° C. Heating time: 2 min Pressure: 10 6 Pa or more in Ar gas Aluminum reflow can be carried out by heating only, even if it is not under a high pressure as described above, and is buried to some extent. Properties can also be obtained (this is usually referred to as aluminum reflow). Alternatively, a high temperature sputtering method may be applied. When another laminated metal 36 such as an antireflection film is formed on the aluminum layer, it is formed after the reflow process.
【００３０】最後に、フォトリソグラフィーとエッチン
グ工程によって、第１アルミニウム配線層をパターニン
グして、図３（Ｂ）に示すような構造を得ることができ
る。この時のエッチング条件は、実施例１のアルミニウ
ムのエッチング条件で全層をエッチングすることができ
る。Finally, the first aluminum wiring layer can be patterned by a photolithography and etching process to obtain a structure as shown in FIG. 3 (B). As for the etching conditions at this time, all layers can be etched under the aluminum etching conditions of Example 1.
【００３１】本例の方法によれば、リフローされ、コン
タクトホールを埋めたアルミニウム層が再結晶化する際
に、このアルミニウム層は、アモルファス層であるＴａ
ＮX層と接しているので、下地のＴｉＮ層の配向性の影
響を受けず、結晶配向性が良好になり、ＥＭ耐性が良好
になる。According to the method of this example, when the aluminum layer which is reflowed and fills the contact hole is recrystallized, the aluminum layer is an amorphous layer Ta.
Since it is in contact with the N x layer, it is not affected by the orientation of the underlying TiN layer, the crystal orientation is good, and the EM resistance is good.
【００３２】[0032]
【発明の効果】本発明の半導体装置は、アルミニウムな
どの主配線層と下地配線層との積層配線層を有し、この
主配線層の結晶配向性が良好であるので、エレクトロマ
イグレーション耐性が高く、このため信頼性に優れた配
線層を有するものである。The semiconductor device of the present invention has a laminated wiring layer of a main wiring layer of aluminum or the like and a base wiring layer, and the crystal orientation of this main wiring layer is good, so that the electromigration resistance is high. Therefore, it has a wiring layer excellent in reliability.
【００３３】また、本発明の半導体装置の製造方法によ
れば、結晶配向性が良好なアルミニウムなどの主配線層
と、下地配線層との積層配線層を有する半導体装置を確
実に製造することができる。According to the method of manufacturing a semiconductor device of the present invention, it is possible to reliably manufacture a semiconductor device having a laminated wiring layer including a main wiring layer of aluminum or the like having a good crystal orientation and a base wiring layer. it can.
【図１】（Ａ）、（Ｂ）は実施例１の工程を示すフロー
チャートである。1A and 1B are flow charts showing steps of Example 1. FIG.
【図２】実施例２で製造した半導体装置の構造を示す概
略断面図である。FIG. 2 is a schematic cross-sectional view showing the structure of a semiconductor device manufactured in Example 2.
【図３】（Ａ）、（Ｂ）は、実施例３の工程を示すフロ
ーチャートである。FIGS. 3A and 3B are flowcharts showing steps of Example 3. FIGS.
【図４】従来のブランケットタングステンを用いて接続
孔を埋めた構造の半導体装置の構造を示す概略断面図で
ある。FIG. 4 is a schematic cross-sectional view showing a structure of a semiconductor device having a structure in which a connection hole is filled with a conventional blanket tungsten.
【図５】従来のアルミニウムリフローで接続孔を埋めた
構造の半導体装置の構造を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a structure of a conventional semiconductor device having a structure in which a connection hole is filled with aluminum reflow.
４ 接続孔
１０ 基板
２１ 素子分離膜
３２、３２ｂ 密着層
３３ タングステン層（下地配線
層）
３４ａ、３４ｂ 導電性アモルファス層
３５ アルミニウム層（主配線層）
３８ アルミニウムリフロー層4 Connection Hole 10 Substrate 21 Element Separation Film 32, 32b Adhesion Layer 33 Tungsten Layer (Base Wiring Layer) 34a, 34b Conductive Amorphous Layer 35 Aluminum Layer (Main Wiring Layer) 38 Aluminum Reflow Layer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−148328（ＪＰ，Ａ) 特開 平９−102544（ＪＰ，Ａ) 特開 平８−274173（ＪＰ，Ａ) 特開 平６−333927（ＪＰ，Ａ) 特開 平５−226337（ＪＰ，Ａ) 特開 平５−182926（ＪＰ，Ａ) 特開 平４−267359（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-9-148328 (JP, A) JP-A-9-102544 (JP, A) JP-A-8-274173 (JP, A) JP-A-6- 333927 (JP, A) JP 5-226337 (JP, A) JP 5-182926 (JP, A) JP 4-267359 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (4)
する半導体装置であって、 基板上に形成された接続孔を有する層間絶縁膜と、 上記接続孔の全部を埋め込んで上記層間絶縁膜上に形成
されたタングステンを含む上記下地配線層と、 上記下地配線層上に形成されたアルミニウムを含む上記
主配線層と、 上記下地配線層と上記主配線層との間に形成された導電
性アモルファス層とを有する半導体装置。1. A semiconductor device having a laminated wiring layer including a base wiring layer and a main wiring layer, comprising: an interlayer insulating film having a connection hole formed on a substrate; The underlying wiring layer containing tungsten formed on the insulating film, the main wiring layer containing aluminum formed on the underlying wiring layer, and formed between the underlying wiring layer and the main wiring layer. A semiconductor device having a conductive amorphous layer.
スカーボン、タングステンナイトライド、タンタルナイ
トライドのいずれかを含む請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the conductive layer amorphous layer contains any of amorphous carbon, tungsten nitride and tantalum nitride.
する工程と、 上記接続孔の全部を埋め込むように上記層間絶縁膜上に
タングステンを含む下地配線層を形成する工程と、 上記下地配線層上に導電性アモルファス層を形成する工
程と、 上記導電性アモルファス層上にアルミニウムを含む主配
線層を形成する工程と、 上記主配線層、上記導電性アモルファス層および上記下
地配線層をパターニングする工程とを有する半導体装置
の製造方法。3. A step of forming an interlayer insulating film having a connection hole on a substrate, a step of forming an underlying wiring layer containing tungsten on the interlayer insulating film so as to fill the entire connection hole, and the underlying layer. Forming a conductive amorphous layer on the wiring layer; forming a main wiring layer containing aluminum on the conductive amorphous layer; patterning the main wiring layer, the conductive amorphous layer and the underlying wiring layer And a method of manufacturing a semiconductor device.
において、アモルファスカーボン、タングステンナイト
ライド、タンタルナイトライドの何れかを含む上記導電
層アモルファス層を形成する請求項３記載の半導体装置
の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein in the step of forming the conductive amorphous layer, the conductive layer amorphous layer containing any of amorphous carbon, tungsten nitride and tantalum nitride is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169595A JP3407516B2 (en) | 1995-12-20 | 1995-12-20 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33169595A JP3407516B2 (en) | 1995-12-20 | 1995-12-20 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172077A JPH09172077A (en) | 1997-06-30 |
| JP3407516B2 true JP3407516B2 (en) | 2003-05-19 |
Family
ID=18246556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33169595A Expired - Fee Related JP3407516B2 (en) | 1995-12-20 | 1995-12-20 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407516B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012199520A (en) * | 2011-03-10 | 2012-10-18 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
| JP5801221B2 (en) | 2012-02-22 | 2015-10-28 | 株式会社東芝 | Semiconductor device manufacturing method and semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3252397B2 (en) * | 1991-02-21 | 2002-02-04 | ソニー株式会社 | Wiring formation method |
| JPH05182926A (en) * | 1991-12-30 | 1993-07-23 | Sony Corp | Forming method of wiring |
| JP3033331B2 (en) * | 1992-02-10 | 2000-04-17 | 日本電気株式会社 | Manufacturing method of thin film wiring |
| JP3672941B2 (en) * | 1993-03-24 | 2005-07-20 | 川崎マイクロエレクトロニクス株式会社 | Wiring structure for semiconductor integrated circuit |
| DE69625265T2 (en) * | 1995-03-28 | 2003-09-04 | Texas Instruments Inc | Semiconductor structures |
| JP3398543B2 (en) * | 1995-05-09 | 2003-04-21 | 松下電器産業株式会社 | Method for manufacturing semiconductor device |
| JPH09148328A (en) * | 1995-11-24 | 1997-06-06 | Nec Corp | Manufacture of semiconductor device |
-
1995
- 1995-12-20 JP JP33169595A patent/JP3407516B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172077A (en) | 1997-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0552968B1 (en) | Semiconductor device including a wiring layer | |
| JP3050161B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH09135005A (en) | Wiring forming method of semiconductor device | |
| JP3104534B2 (en) | Semiconductor device and its manufacturing method. | |
| JPH09326436A (en) | Formation of wiring | |
| US6355554B1 (en) | Methods of forming filled interconnections in microelectronic devices | |
| JPH09283624A (en) | Manufacture of semiconductor device | |
| JP3407516B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2003243498A (en) | Semiconductor element and its manufacturing method | |
| JPH10209272A (en) | Semiconductor device and its manufacture | |
| JP3111466B2 (en) | Method of manufacturing semiconductor device having plated wiring layer | |
| JPH07169835A (en) | Formation of metal plug of semiconductor element | |
| JPH08139190A (en) | Manufacture of semiconductor device | |
| JPH11233517A (en) | Copper wiring in semiconductor devices | |
| JP3183341B2 (en) | Method for manufacturing semiconductor device | |
| JPH10144790A (en) | Method of forming wiring of semiconductor device | |
| JP3337758B2 (en) | Method for manufacturing semiconductor device | |
| JPH05251566A (en) | Multilayer interconnection structure | |
| JP2904165B2 (en) | Method for manufacturing semiconductor device | |
| JPH08172130A (en) | Wiring structure of semiconductor device and its forming method | |
| JPH11297699A (en) | Diffusion barrier layer and its manufacture | |
| JPH08203899A (en) | Fabrication of semiconductor device | |
| JPS62165342A (en) | Semiconductor device | |
| JPH0629409A (en) | Manufacture of semiconductor device | |
| JPH09275140A (en) | Formation of contact hole in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |