JPH0629409A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0629409A JPH0629409A JP18376792A JP18376792A JPH0629409A JP H0629409 A JPH0629409 A JP H0629409A JP 18376792 A JP18376792 A JP 18376792A JP 18376792 A JP18376792 A JP 18376792A JP H0629409 A JPH0629409 A JP H0629409A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置におけ
る、コンタクトホール内を高融点金属（実施例ではタン
グステン：Ｗ）で埋め込み、配線パターンを形成する方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a wiring pattern by filling a contact hole in a semiconductor device with a refractory metal (tungsten: W in the embodiment).
【０００２】[0002]
【従来の技術】図２は、従来の半導体装置の製造方法の
うち、ブランケットタングステンを全面エッチバックす
ることによって、コンタクトホール内をタングステン
（Ｗ）で埋め込んで、配線を形成する方法を中心にした
製造工程断面図である。なお、参考文献としては、日経
マイクロデバイスＮｏ．５９（１９９０．５）ｐ．４１
−５３に記載されるものがある。図２は、コンタクトホ
ールとして、浅い孔（右側３０）と深い孔（左側３１）
とがある場合を示す。2. Description of the Related Art FIG. 2 mainly shows a method of forming a wiring by burying the inside of a contact hole with tungsten (W) by etching back blanket tungsten in a conventional method for manufacturing a semiconductor device. It is a manufacturing process sectional view. As a reference, Nikkei Microdevice No. 59 (1990.5) p. 41
-53. FIG. 2 shows shallow holes (right side 30) and deep holes (left side 31) as contact holes.
And when there is.
【０００３】まず、図２（ａ）に示すように、Ｓｉ基板
１上に絶縁膜２を形成し、浅いコンタクトホール３０の
底部に相当する位置にポリシリコン１６を形成しておく
（このポリシリコン１６は、コンタクト抵抗を少なくす
るためと、コンタクトホール３０を基板１まで到達しな
いようにするためであり、それを形成するには、絶縁膜
２の形成を２段階にわたって行ない、第１段階の絶縁膜
形成後、ポリシリコン１６を形成パターニングしておけ
ばよいことは周知のことであり、また本発明に直接関係
ないので詳細な説明は省略する）。次いで、絶縁膜２に
コンタクトホール３０および３１をホトリソ（ホトリソ
グラフィ）、エッチング技術で形成する。その、コンタ
クトホール３０，３１が形成された構造の全面にスパッ
タ法で密着層ＴｉＮ１１を形成し、その上に、タングス
テン（Ｗ）膜１２をＣＶＤ（化学的気相成長）法によ
り、コンタクトホール３０，３１を十分な膜厚で形成す
る。First, as shown in FIG. 2A, an insulating film 2 is formed on a Si substrate 1, and a polysilicon 16 is formed at a position corresponding to the bottom of a shallow contact hole 30 (this polysilicon is formed). 16 is to reduce the contact resistance and to prevent the contact hole 30 from reaching the substrate 1. To form the contact hole 30, the insulating film 2 is formed in two steps, and the insulation in the first step is performed. It is well known that the polysilicon 16 may be formed and patterned after the film is formed, and since it is not directly related to the present invention, its detailed description is omitted). Next, contact holes 30 and 31 are formed in the insulating film 2 by a photolithography (photolithography) and etching technique. An adhesion layer TiN11 is formed on the entire surface of the structure in which the contact holes 30 and 31 are formed by a sputtering method, and a tungsten (W) film 12 is formed on the adhesion layer TiN11 by a CVD (chemical vapor deposition) method. , 31 are formed with a sufficient film thickness.
【０００４】前記密着層ＴｉＮ１１はこのタングステン
膜１２の剥離防止のためである。The adhesion layer TiN11 is for preventing the tungsten film 12 from peeling off.
【０００５】次に図２（ｂ）のように、全面エッチバッ
クしてタングステン膜１２をエッチングし、続いて図２
（ｃ）のように、前記密着層１１もエッチングする。従
って深い方のコンタクトホール３１内だけタングステン
膜１２が残った形状となる。Next, as shown in FIG. 2B, the entire surface is etched back to etch the tungsten film 12, and then, as shown in FIG.
As in (c), the adhesion layer 11 is also etched. Therefore, the tungsten film 12 remains in the deeper contact hole 31.
【０００６】次いで、スパッタ法により全面にバリアメ
タルとしてＴｉＮ１３を形成し、その上にスパッタ法で
配線材として例えばアルミ合金Ａｌ−Ｓｉ−Ｃｕ１４を
形成する。この後、図示してないが、ホトリソ、エッチ
ング工程を経て配線パターンを形成する。Next, TiN 13 is formed as a barrier metal on the entire surface by the sputtering method, and, for example, an aluminum alloy Al-Si-Cu 14 is formed as a wiring material on the TiN 13 by the sputtering method. Thereafter, although not shown, a wiring pattern is formed through a photolithography and etching process.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、以上述
べた方法では、深さの浅いコンタクトホール３０のタン
グステン１２がエッチバックによってなくなり、密着層
ＴｉＮ１１のエッチング時に下地のポリシリコン１６ま
でエッチングされて（図２（ｃ）参照）アルミ合金配線
１４とポリシリコン１６との接触面積が減少して、コン
タクト抵抗が高くなるという問題がある。However, according to the method described above, the tungsten 12 in the shallow contact hole 30 is eliminated by the etch back, and even the underlying polysilicon 16 is etched when the adhesion layer TiN 11 is etched (see FIG. 2 (c)) There is a problem that the contact area between the aluminum alloy wiring 14 and the polysilicon 16 is reduced and the contact resistance is increased.
【０００８】この発明は、以上述べた浅いコンタクトホ
ール内のタングステン、ＴｉＮがエッチングされてなく
なり、下地の導電膜（ポリシリコン）までエッチングさ
れてコンタクト抵抗が高くなるという問題点を除去する
ため、タングステンエッチング後、密着層ＴｉＮを除去
せずに、バリアメタルを形成する等の工程を経てから、
アルミ合金を形成することによりコンタクト抵抗、ステ
ップカバレージの優れた信頼性の高い配線を提供するこ
とを目的とする。The present invention eliminates the above-described problem that tungsten and TiN in the shallow contact hole are removed by etching, and the underlying conductive film (polysilicon) is also etched to increase the contact resistance. After etching, after performing steps such as forming a barrier metal without removing the adhesion layer TiN,
It is an object of the present invention to provide a highly reliable wiring having excellent contact resistance and step coverage by forming an aluminum alloy.
【０００９】[0009]
【課題を解決するための手段】前記目的のため本発明
は、タングステンエッチング後、密着層ＴｉＮを除去せ
ずに残し、その上にバリアメタルを形成する等の工程を
経てからアルミ合金配線を形成するようにしたものであ
る。To achieve the above object, the present invention is to form an aluminum alloy wiring after a step of etching the tungsten, leaving the adhesion layer TiN without removing it, and forming a barrier metal thereon. It is something that is done.
【００１０】[0010]
【作用】前述のように本発明は、タングステンエッチン
グ後、密着層ＴｉＮを除去しないようにしたので、浅い
コンタクトホールの底部下地のポリシリコンがエッチン
グされるようなことがなく、コンタクト抵抗が高くなる
といったことは発生しない。従って、信頼性の高い配線
を得られる。As described above, according to the present invention, since the adhesion layer TiN is not removed after the tungsten etching, the polysilicon underlying the bottom of the shallow contact hole is not etched and the contact resistance is increased. Such a thing does not occur. Therefore, highly reliable wiring can be obtained.
【００１１】[0011]
【実施例】図１は、本発明の第１ないし第４の実施例を
示す工程断面図であり、以下順を追って説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a process sectional view showing a first to a fourth embodiment of the present invention, which will be described in order below.
【００１２】図１（ａ）（ｂ）は各実施例に共通の工程
であり、図１（ａ）に示す構造は、Ｓｉ基板１上に、浅
いコンタクトホール３０形成予定の底部の位置にポリシ
リコン１６を形成した絶縁膜２に、コンタクトホール３
０，３１を形成し、その上に密着層ＴｉＮ１１を形成
し、コンタクトホール３０，３１を埋めるようにタング
ステン（Ｗ）１２を形成したものであり、これは従来
（図２（ａ））と全く同様であるので説明は割愛する。
ただ、参考のため説明しておくと、本実施例ではコンタ
クトホール３０，３１の口径は０．８μｍとした。次い
で、平行平板電極型の反応性イオンエッチング装置を用
いて、エッチングガス：ＳＦ6 、ＲＦ（ラジオフレクェ
ンシー）パワー：３００ｗ、圧力：１００ｍｔｏｒｒの
条件でタングステン１２を、図１（ｂ）のように全面エ
ッチングする。このとき、密着層ＴｉＮ１１は、ＳＦ6
のようなＦ系ガスでは殆どエッチングされないため全面
に残る。1A and 1B show steps common to the respective embodiments. The structure shown in FIG. 1A has a structure in which a shallow contact hole 30 is to be formed on the Si substrate 1 at the bottom position. The contact hole 3 is formed in the insulating film 2 on which the silicon 16 is formed.
0 and 31 are formed, an adhesion layer TiN11 is formed thereon, and tungsten (W) 12 is formed so as to fill the contact holes 30 and 31, which is completely different from the conventional case (FIG. 2A). The description is omitted because it is the same.
However, for reference, the diameter of the contact holes 30 and 31 is 0.8 μm in this embodiment. Then, using a parallel plate electrode type reactive ion etching apparatus, tungsten 12 was formed under the conditions of etching gas: SF 6 , RF (radio frequency) power: 300 w and pressure: 100 mtorr, as shown in FIG. The entire surface is etched. At this time, the adhesion layer TiN11 is SF 6
Such an F-based gas is hardly etched and remains on the entire surface.
【００１３】ここで、第１の実施例としては、従来のよ
うに密着層ＴｉＮ１１をエッチング除去することなく、
その上にスパッタ法により、図１（ｃ）のようにバリア
メタルとしてのＴｉＮ２３を５００Åの厚さ形成する。Here, as a first embodiment, without removing the adhesion layer TiN11 by etching as in the conventional case,
As shown in FIG. 1C, TiN23 as a barrier metal is formed thereon by sputtering to a thickness of 500 Å.
【００１４】次いで、図１（ｄ）のように、前記バリア
メタルＴｉＮ２３の上に、スパッタ法により配線材とし
て例えばアルミ合金Ａｌ−Ｓｉ−Ｃｕ２４を厚さ６００
０Å程度形成し、その後、図示しないがホトリソ、エッ
チング工程を経て配線パターンを形成する。Then, as shown in FIG. 1D, an aluminum alloy Al-Si-Cu24, for example, having a thickness of 600 is formed as a wiring material on the barrier metal TiN23 by a sputtering method.
After forming about 0Å, a wiring pattern is formed through a photolithography and etching process (not shown).
【００１５】第２の実施例としては、第１の実施例にお
けるバリアメタル２３をＴｉＷとするものであり、Ｔｉ
Ｎと同様の効果であることは説明を要さないであろう。In the second embodiment, the barrier metal 23 in the first embodiment is made of TiW.
It is unnecessary to explain that the effect is the same as N.
【００１６】第３の実施例としては、図１（ｂ）の工
程、即ち、タングステン１２をエッチングするとき、そ
のオーバーエッチングにより密着層ＴｉＮ１１の表面が
変質する場合があり、これを除去するため、図１（ｃ
ａ）に示すように、アルゴン（Ａｒ）スパッタによりＴ
ｉＮ１１表面を３００Å程度除去するようにしたもので
あり、その後図１（ｄ）のように第１の実施例同様アル
ミ合金２４を形成する。As a third embodiment, there is a case where the surface of the adhesion layer TiN11 is deteriorated due to the over-etching when the step of FIG. 1 (b), that is, when the tungsten 12 is etched. Figure 1 (c
As shown in a), T is formed by argon (Ar) sputtering.
The surface of the iN11 is removed by about 300Å, and then the aluminum alloy 24 is formed as in the first embodiment as shown in FIG.
【００１７】第４の実施例としては、第３の実施例で説
明した表面が変質したＴｉＮ１１をＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）処理により回復させ
た後、第１の実施例同様その上にアルミ合金２４を図１
（ｄ）のように形成するものである。As a fourth embodiment, the surface-altered TiN11 described in the third embodiment is RTA (Rapid).
After recovering by the Thermal Anneal treatment, the aluminum alloy 24 is formed thereon as in the first embodiment.
It is formed as shown in (d).
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
コンタクトホール埋め込み用のタングステンをエッチバ
ックした後、密着層であるＴｉＮを除去しないようにし
たので、従来のように密着層エッチングによる浅いコン
タクトホール下地膜までの突き抜けはなくなり、その上
にバリアメタルを形成するか、密着層ＴｉＮの変質した
表面を除去あるいは回復させるようにしたので、コンタ
クト抵抗が高くなるようなこともなく、ステップカバレ
ッジも向上し、極めて信頼性の高い配線の半導体装置を
提供することができる。As described above, according to the present invention,
After etching back the tungsten for filling the contact hole, the TiN that is the adhesion layer was not removed, so that the penetration into the shallow contact hole base film due to the adhesion layer etching as in the conventional case is eliminated, and the barrier metal is formed on it. Since the contact surface is formed or the altered surface of the adhesion layer TiN is removed or restored, the contact resistance does not increase, the step coverage is improved, and an extremely reliable wiring semiconductor device is provided. be able to.
【図１】本発明の実施例FIG. 1 Example of the present invention
【図２】従来例FIG. 2 Conventional example
１ Ｓｉ基板 ２ 絶縁膜 １１ ＴｉＮ １２ Ｗ １６ ポリシリコン ２３ ＴｉＮまたはＴｉＷ ２４ Ａｌ合金 ３０，３１ コンタクトホール DESCRIPTION OF SYMBOLS 1 Si substrate 2 Insulating film 11 TiN 12 W 16 Polysilicon 23 TiN or TiW 24 Al alloy 30, 31 Contact hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H01L 21/3205
Claims (3)
該絶縁膜の所定位置にコンタクトホールを形成して、該
コンタクトホールを含めて全面に密着層を形成し、前記
コンタクトホールを埋めるための高融点金属を全面に形
成する工程、 （ｂ）前記密着層が除去されない条件で、前記高融点金
属をエッチバックする工程、 （ｃ）前記除去されない密着層の上に、バリアメタルを
形成する工程、 （ｄ）前記工程までの構造の上に、配線層を形成する工
程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。1. (a) An insulating film is formed on a semiconductor substrate,
Forming a contact hole at a predetermined position of the insulating film, forming an adhesion layer on the entire surface including the contact hole, and forming a refractory metal to fill the contact hole on the entire surface; (b) the adhesion A step of etching back the refractory metal under the condition that the layer is not removed; (c) a step of forming a barrier metal on the adhesion layer not removed; and (d) a wiring layer on the structure up to the step. A method of manufacturing a semiconductor device, comprising the steps of:
メタルを形成する工程の代りに、前記密着層の表面の少
なくとも変質した部分を除去する工程としたことを特徴
とする請求項１記載の半導体装置の製造方法。2. A step of removing at least a modified portion of the surface of the adhesion layer instead of the step of forming a barrier metal on the adhesion layer according to claim 1 (c). Item 2. A method of manufacturing a semiconductor device according to item 1.
メタルを形成する工程の代りに、前記密着層の表面の少
なくとも変質した部分を回復させる工程としたことを特
徴とする請求項１記載の半導体装置の製造方法。3. A step of recovering at least a degenerated portion of the surface of the adhesion layer instead of the step of forming a barrier metal on the adhesion layer according to claim 1 (c). Item 2. A method of manufacturing a semiconductor device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376792A JPH0629409A (en) | 1992-07-10 | 1992-07-10 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376792A JPH0629409A (en) | 1992-07-10 | 1992-07-10 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629409A true JPH0629409A (en) | 1994-02-04 |
Family
ID=16141613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376792A Pending JPH0629409A (en) | 1992-07-10 | 1992-07-10 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629409A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846050A (en) * | 1994-08-01 | 1996-02-16 | Nec Corp | Semiconductor memory and its manufacture |
| US7045898B2 (en) | 1998-12-25 | 2006-05-16 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US10418336B2 (en) | 2017-03-14 | 2019-09-17 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
-
1992
- 1992-07-10 JP JP18376792A patent/JPH0629409A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846050A (en) * | 1994-08-01 | 1996-02-16 | Nec Corp | Semiconductor memory and its manufacture |
| US7045898B2 (en) | 1998-12-25 | 2006-05-16 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US10418336B2 (en) | 2017-03-14 | 2019-09-17 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
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