JP3404723B2 - 突入電流防止装置と方法 - Google Patents
突入電流防止装置と方法Info
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- JP3404723B2 JP3404723B2 JP16461994A JP16461994A JP3404723B2 JP 3404723 B2 JP3404723 B2 JP 3404723B2 JP 16461994 A JP16461994 A JP 16461994A JP 16461994 A JP16461994 A JP 16461994A JP 3404723 B2 JP3404723 B2 JP 3404723B2
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- cpu
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Description
【0001】
【産業上の利用分野】本発明は、複数のCPUボードお
よびI/Oボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
よびI/Oボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
【0002】
【従来の技術】従来、複数のCPUボードおよびI/O
ボードを備えたマイクロコンピュータにおいて、同時に
CPUボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、マイクロコンピュータ
の誤動作を引き起こすノイズの原因となっていた。この
ような突入電流を防止する方法として、複数のシステム
クロック信号を発生するシステムクロック信号発生回路
と、スタンバイ信号を発生するスタンバイ信号発生回路
と、スタンバイモードを発生する際に、スタンバイ信号
に基づいて前記複数のシステムクロック信号を一定レベ
ルに順次保持する一定レベル保持回路とを設け、順次出
力されるシステムクロック信号に応じてマイクロコンピ
ュータを駆動するものが開示されている(例えば、実開
平1−142031号)。また、電源と複数の電気機器
との間に設けられたスイッチ手段に接続された制御部
が、スイッチ手段を所定時間の間隔を置いて順次接続状
態に制御することにより、各電気機器に順次電源電力を
供給し、順次起動するものが開示されている(例えば、
実開平4−88337号)。
ボードを備えたマイクロコンピュータにおいて、同時に
CPUボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、マイクロコンピュータ
の誤動作を引き起こすノイズの原因となっていた。この
ような突入電流を防止する方法として、複数のシステム
クロック信号を発生するシステムクロック信号発生回路
と、スタンバイ信号を発生するスタンバイ信号発生回路
と、スタンバイモードを発生する際に、スタンバイ信号
に基づいて前記複数のシステムクロック信号を一定レベ
ルに順次保持する一定レベル保持回路とを設け、順次出
力されるシステムクロック信号に応じてマイクロコンピ
ュータを駆動するものが開示されている(例えば、実開
平1−142031号)。また、電源と複数の電気機器
との間に設けられたスイッチ手段に接続された制御部
が、スイッチ手段を所定時間の間隔を置いて順次接続状
態に制御することにより、各電気機器に順次電源電力を
供給し、順次起動するものが開示されている(例えば、
実開平4−88337号)。
【0003】
【発明が解決しようとする課題】ところが、前者の従来
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のCPUを順次起動
すると、各CPUの処理可能となる時間はばらばらとな
り、全部のCPUの処理が開始するまでに各CPUに待
ち時間が発生し、全部のCPUの開始時間が遅れるとい
う問題があった。本発明は、各CPUのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のCPUを順次起動
すると、各CPUの処理可能となる時間はばらばらとな
り、全部のCPUの処理が開始するまでに各CPUに待
ち時間が発生し、全部のCPUの開始時間が遅れるとい
う問題があった。本発明は、各CPUのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
【0004】
【課題を解決するための手段】この問題を解決するた
め、本発明は、複数のCPUボードとI/Oボードがバ
ックプレーンボードを介して電源と接続されてその電源
から電力を入力するシステムの突入電流防止装置におい
て、前記複数のCPUボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いCPUボードのイニ
シャライズ時間がT A 、そのCPUに接続された遅延回
路ボードの遅延時間をD A とすると、他の遅延回路ボー
ドの遅延時間は、T A +D A から当該遅延回路ボードに接
続されたCPUボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とするものである。ま
た、複数のCPUボードとI/Oボードがバックプレー
ンボードを介して電源と接続されてその電源から電力を
入力するシステムの突入電流防止方法において、前記複
数のCPUボードはそれぞれ前記バックプレーンボード
との間に遅延回路ボードが設けられており、イニシャラ
イズ時間がもっとも長いCPUボードのイニシャライズ
時間がT A 、そのCPUに接続された遅延回路ボードの
遅延時間をD A とすると、他の遅延回路ボードの遅延時
間を、T A +D A から当該遅延回路ボードに接続されたC
PUボードのイニシャライズ時間を差引いた時間に設定
することを特徴とするものである。
め、本発明は、複数のCPUボードとI/Oボードがバ
ックプレーンボードを介して電源と接続されてその電源
から電力を入力するシステムの突入電流防止装置におい
て、前記複数のCPUボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いCPUボードのイニ
シャライズ時間がT A 、そのCPUに接続された遅延回
路ボードの遅延時間をD A とすると、他の遅延回路ボー
ドの遅延時間は、T A +D A から当該遅延回路ボードに接
続されたCPUボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とするものである。ま
た、複数のCPUボードとI/Oボードがバックプレー
ンボードを介して電源と接続されてその電源から電力を
入力するシステムの突入電流防止方法において、前記複
数のCPUボードはそれぞれ前記バックプレーンボード
との間に遅延回路ボードが設けられており、イニシャラ
イズ時間がもっとも長いCPUボードのイニシャライズ
時間がT A 、そのCPUに接続された遅延回路ボードの
遅延時間をD A とすると、他の遅延回路ボードの遅延時
間を、T A +D A から当該遅延回路ボードに接続されたC
PUボードのイニシャライズ時間を差引いた時間に設定
することを特徴とするものである。
【0005】
【作用】上記手段により、各CPUボードに接続する各
遅延回路ボードのそれぞれの遅延時間を各CPUボード
のイニシャライズ時間に応じて変え、各CPUボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのCPUボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
遅延回路ボードのそれぞれの遅延時間を各CPUボード
のイニシャライズ時間に応じて変え、各CPUボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのCPUボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
【0006】
【実施例】以下、本発明を図に示す実施例について説明
する。図1は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、CPUボードを
3枚使用した例について説明する。1は複数のCPUボ
ード、2はバックプレーンボード、3は電源、4はI/
Oボード、5は遅延回路ボードである。各CPUボード
(1A,1B,1C)にはバックプレーンボード2を介
して電源3から電力を供給すると共に、CPU1相互間
のデータ伝送およびI/Oボード4からの指令信号を伝
送するようにしてある。バックプレーンボード2と各C
PUボード1A,1B,1Cとの間には、それぞれCP
Uボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード5(5A,5B,5
C)を接続してある。遅延回路ボード5は、図2に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子6(61、62、63…6n)を設け、ジャンパ
端子7の接続により、複数の遅延素子6の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード5の遅延時間を設定するときは、予め使用す
る複数CPUボード1のイニシャライズ時間を測定して
おき、その時間を比較して複数のCPUボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間と、その
イニシャライズ時間が最長のCPUボードに接続する遅
延回路ボードの遅延時間を加えた時間から、各CPUの
イニシャライズ時間を減じた時間を各遅延時間として設
定する。例えば、複数CPUボード1のうち、イニシャ
ライズ時間の最も長いCPUボード1がCPUボード1
Aで、そのイニシャライズ時間をTA、次に長いのがC
PUボード1Bで、そのイニシャライズ時間をTB、そ
の次がCPUボード1Cで、そのイニシャライズ時間を
TCとする。この場合、各CPUボードへのリセット信
号の入力タイミングを、イニシャライズ時間の最も長い
CPUボード1がCPUボード1Aに接続する遅延回路
ボード5Aの遅延時間DAを基準(0または微小時間)
とし、CPUボード1Bに接続する遅延回路ボード5B
の遅延時間DBをT A +D A −T B 、CPUボード1Cに接
続する遅延回路ボード5Cの遅延時間DC をT A +D A −
T C とする。なお、イニシャライズ時間が同じCPUボ
ードがある時は、互いに遅延時間を僅かにずらしておけ
ばよい。このように遅延時間を設定することにより、各
CPUボードに電力が入力される時間がずれるので、突
入電流が流れることはない。また、すべてのCPUボー
ド1の処理開始時間は一致するとともに、最初のリセッ
ト信号が入力された時から並列処理が開始するまでの待
ち時間が少なくなり、コンピュータの処理開始時間が早
くなる。
する。図1は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、CPUボードを
3枚使用した例について説明する。1は複数のCPUボ
ード、2はバックプレーンボード、3は電源、4はI/
Oボード、5は遅延回路ボードである。各CPUボード
(1A,1B,1C)にはバックプレーンボード2を介
して電源3から電力を供給すると共に、CPU1相互間
のデータ伝送およびI/Oボード4からの指令信号を伝
送するようにしてある。バックプレーンボード2と各C
PUボード1A,1B,1Cとの間には、それぞれCP
Uボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード5(5A,5B,5
C)を接続してある。遅延回路ボード5は、図2に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子6(61、62、63…6n)を設け、ジャンパ
端子7の接続により、複数の遅延素子6の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード5の遅延時間を設定するときは、予め使用す
る複数CPUボード1のイニシャライズ時間を測定して
おき、その時間を比較して複数のCPUボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間と、その
イニシャライズ時間が最長のCPUボードに接続する遅
延回路ボードの遅延時間を加えた時間から、各CPUの
イニシャライズ時間を減じた時間を各遅延時間として設
定する。例えば、複数CPUボード1のうち、イニシャ
ライズ時間の最も長いCPUボード1がCPUボード1
Aで、そのイニシャライズ時間をTA、次に長いのがC
PUボード1Bで、そのイニシャライズ時間をTB、そ
の次がCPUボード1Cで、そのイニシャライズ時間を
TCとする。この場合、各CPUボードへのリセット信
号の入力タイミングを、イニシャライズ時間の最も長い
CPUボード1がCPUボード1Aに接続する遅延回路
ボード5Aの遅延時間DAを基準(0または微小時間)
とし、CPUボード1Bに接続する遅延回路ボード5B
の遅延時間DBをT A +D A −T B 、CPUボード1Cに接
続する遅延回路ボード5Cの遅延時間DC をT A +D A −
T C とする。なお、イニシャライズ時間が同じCPUボ
ードがある時は、互いに遅延時間を僅かにずらしておけ
ばよい。このように遅延時間を設定することにより、各
CPUボードに電力が入力される時間がずれるので、突
入電流が流れることはない。また、すべてのCPUボー
ド1の処理開始時間は一致するとともに、最初のリセッ
ト信号が入力された時から並列処理が開始するまでの待
ち時間が少なくなり、コンピュータの処理開始時間が早
くなる。
【0007】
【発明の効果】以上述べたように、本発明によれば、複
数のCPUボードのリセット信号の入力時間を各CPU
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
数のCPUボードのリセット信号の入力時間を各CPU
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
【図1】 本発明の実施例を示すブロック図である。
【図2】 本発明の実施例の遅延回路ボードの構成を示
す接続図である。
す接続図である。
【図3】 本発明の実施例の動作を示すタイムチャート
である。
である。
1(1A,1B,1C) CPUボード、2 バックプ
レーンボード、3 電源、4 I/Oボード,5(5
A,5B,5C) 遅延回路ボード
レーンボード、3 電源、4 I/Oボード,5(5
A,5B,5C) 遅延回路ボード
フロントページの続き
(56)参考文献 特開 平1−68818(JP,A)
特開 平5−28152(JP,A)
特開 昭59−99516(JP,A)
特開 昭59−178512(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G06F 1/24 - 1/32
Claims (2)
- 【請求項1】複数のCPUボードとI/Oボードがバッ
クプレーンボードを介して電源と接続されてその電源か
ら電力を入力するシステムの突入電流防止装置におい
て、前記複数のCPUボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いCPUボードのイニ
シャライズ時間がT A 、そのCPUに接続された遅延回
路ボードの遅延時間をD A とすると、他の遅延回路ボー
ドの遅延時間は、T A +D A から当該遅延回路ボードに接
続されたCPUボードのイニシャライズ時間を差引いた
時間に設定されていることを特徴とする突入電流防止装
置。 - 【請求項2】複数のCPUボードとI/Oボードがバッ
クプレーンボードを介して電源と接続されてその電源か
ら電力を入力するシステムの突入電流防止方法におい
て、前記複数のCPUボードはそれぞれ前記バックプレ
ーンボードとの間に遅延回路ボードが設けられており、
イニシャライズ時間がもっとも長いCPUボードのイニ
シャライズ時間がT A 、そのCPUに接続された遅延回
路ボードの遅延時間をD A とすると、他の遅延回路ボー
ドの遅延時間を、T A +D A から当該遅延回路ボードに接
続されたCPUボードのイニシャライズ時間を差引いた
時間に設定することを特徴とする突入電流防止方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH086676A JPH086676A (ja) | 1996-01-12 |
JP3404723B2 true JP3404723B2 (ja) | 2003-05-12 |
Family
ID=15796645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16461994A Expired - Fee Related JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3404723B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102213991A (zh) * | 2010-04-07 | 2011-10-12 | 英业达股份有限公司 | 服务器待机电压供应*** |
CN102480233A (zh) * | 2010-11-29 | 2012-05-30 | 英业达股份有限公司 | 伺服器*** |
CN102478944A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
CN103064500A (zh) * | 2011-09-22 | 2013-04-24 | 株式会社东芝 | 控制设备和控制方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3764158B2 (ja) | 2004-03-30 | 2006-04-05 | Necエレクトロニクス株式会社 | データ出力回路 |
JP2008148385A (ja) * | 2006-12-06 | 2008-06-26 | Seiko Epson Corp | 電子機器、その制御方法及びその制御プログラム |
CN102480359B (zh) * | 2010-11-30 | 2014-07-23 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
-
1994
- 1994-06-22 JP JP16461994A patent/JP3404723B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102213991A (zh) * | 2010-04-07 | 2011-10-12 | 英业达股份有限公司 | 服务器待机电压供应*** |
CN102480233A (zh) * | 2010-11-29 | 2012-05-30 | 英业达股份有限公司 | 伺服器*** |
CN102480233B (zh) * | 2010-11-29 | 2014-04-02 | 英业达股份有限公司 | 伺服器*** |
CN102478944A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
CN102478944B (zh) * | 2010-11-30 | 2014-07-23 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
CN103064500A (zh) * | 2011-09-22 | 2013-04-24 | 株式会社东芝 | 控制设备和控制方法 |
CN103064500B (zh) * | 2011-09-22 | 2015-07-22 | 株式会社东芝 | 控制设备和控制方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH086676A (ja) | 1996-01-12 |
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Legal Events
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