JP3395470B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はボトムゲート型の薄
膜トランジスタを集積形成した薄膜半導体装置の製造方
法に関する。より詳しくは、薄膜トランジスタに設けら
れるソース領域及びドレイン領域の保護技術に関する。
膜トランジスタを集積形成した薄膜半導体装置の製造方
法に関する。より詳しくは、薄膜トランジスタに設けら
れるソース領域及びドレイン領域の保護技術に関する。
【０００２】
【従来の技術】図５を参照して、従来の薄膜半導体装置
に形成されたボトムゲート型の薄膜トランジスタを簡潔
に説明する。ガラス等からなる絶縁基板２０１の上に金
属又はドープトシリコンからなるゲート電極２０２がパ
タニング形成されている。このゲート電極２０２を被覆
する様に酸化シリコン等からなるゲート絶縁膜２０３が
形成されている。ゲート絶縁膜２０３の上にはアイラン
ド状にパタニングされた多結晶シリコン等からなる半導
体薄膜２０４が形成されており、ボトムゲート型薄膜ト
ランジスタの活性層となる。半導体薄膜２０４の上には
チャネル領域Ｃｈを被覆する様にエッチングストッパ２
０５がパタニング形成されている。このエッチングスト
ッパ２０５は例えば酸化シリコンからなる。さらに半導
体薄膜２０４に重ねて不純物を高濃度に含むシリコン
（ドープトシリコン）を成膜し、これを所定の形状にパ
タニングしてソース電極２０６及びドレイン電極２０７
に加工する。エッチングストッパ２０５はドープトシリ
コンをエッチングする際、その直下に位置するチャネル
領域Ｃｈを保護する。
に形成されたボトムゲート型の薄膜トランジスタを簡潔
に説明する。ガラス等からなる絶縁基板２０１の上に金
属又はドープトシリコンからなるゲート電極２０２がパ
タニング形成されている。このゲート電極２０２を被覆
する様に酸化シリコン等からなるゲート絶縁膜２０３が
形成されている。ゲート絶縁膜２０３の上にはアイラン
ド状にパタニングされた多結晶シリコン等からなる半導
体薄膜２０４が形成されており、ボトムゲート型薄膜ト
ランジスタの活性層となる。半導体薄膜２０４の上には
チャネル領域Ｃｈを被覆する様にエッチングストッパ２
０５がパタニング形成されている。このエッチングスト
ッパ２０５は例えば酸化シリコンからなる。さらに半導
体薄膜２０４に重ねて不純物を高濃度に含むシリコン
（ドープトシリコン）を成膜し、これを所定の形状にパ
タニングしてソース電極２０６及びドレイン電極２０７
に加工する。エッチングストッパ２０５はドープトシリ
コンをエッチングする際、その直下に位置するチャネル
領域Ｃｈを保護する。
【０００３】
【発明が解決しようとする課題】図５に示したボトムゲ
ート型の薄膜トランジスタでは、最終工程でソース電極
２０６及びドレイン電極２０７が形成されるまで、半導
体薄膜２０４の表面はチャネル領域Ｃｈを除き露出した
ままになっている。この為、後工程で行なわれる種々の
プロセス（レジスト剥離、レジストアッシング、エッチ
ング、プラズマ成膜等）によって、半導体薄膜の表面が
エッチングを受けたり酸化される。これにより、半導体
薄膜の膜厚が本来よりも薄くなりソース／ドレイン抵抗
の増加や電極とのコンタクト不良、プラズマダメージ等
が発生し、特性劣化の原因になっている。又、半導体薄
膜２０４にイオンインプランテーションやイオンシャワ
ーで不純物イオンをドーピングする場合には、半導体薄
膜の表面が露出している為汚染されやすくなり、同じく
薄膜トランジスタの特性劣化をもたらしていた。
ート型の薄膜トランジスタでは、最終工程でソース電極
２０６及びドレイン電極２０７が形成されるまで、半導
体薄膜２０４の表面はチャネル領域Ｃｈを除き露出した
ままになっている。この為、後工程で行なわれる種々の
プロセス（レジスト剥離、レジストアッシング、エッチ
ング、プラズマ成膜等）によって、半導体薄膜の表面が
エッチングを受けたり酸化される。これにより、半導体
薄膜の膜厚が本来よりも薄くなりソース／ドレイン抵抗
の増加や電極とのコンタクト不良、プラズマダメージ等
が発生し、特性劣化の原因になっている。又、半導体薄
膜２０４にイオンインプランテーションやイオンシャワ
ーで不純物イオンをドーピングする場合には、半導体薄
膜の表面が露出している為汚染されやすくなり、同じく
薄膜トランジスタの特性劣化をもたらしていた。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明によ
れば薄膜半導体装置は以下の工程により製造される。先
ず、ゲート形成工程を行ない、絶縁基板にゲート電極を
パタニング形成する。次に半導体形成工程を行ない、該
ゲート電極を被覆する様にゲート絶縁膜を成膜し、さら
にその上に半導体薄膜を成膜してボトムゲート型の薄膜
トランジスタの活性層を設ける。続いて保護工程を行な
い、該ゲート電極の直上に規定される半導体薄膜のチャ
ネル領域に整合してイオン阻止性のストッパ膜をパタニ
ング形成すると共に、該半導体薄膜の表面を被覆するイ
オン透過性の保護被膜を形成する。次いでドーピング工
程を行ない、該ストッパ膜をマスクとし且つ該保護被膜
を介して不純物イオンを電界加速で該半導体薄膜にドー
ピングし薄膜トランジスタのソース領域及びドレイン領
域を形成する。この後該半導体薄膜を該保護被膜により
物理的及び化学的に保護した状態で、該半導体薄膜のエ
ッチング処理を行ってパタニングし、個々の薄膜トラン
ジスタに分離するパタニング工程を行う。好ましくは、
前記保護工程はストッパ膜及び保護被膜としてＳｉＯ2
を用い、且つストッパ膜に対する保護被膜の膜厚比を１
／５以下に制御する。又好ましくは、前記保護工程は保
護被膜として膜厚が５nm〜５０nmのＳｉＯ2を用いる。
さらに好ましくは、パタニング工程の後、該半導体薄膜
を該保護被膜により物理的及び化学的に保護した状態
で、半導体薄膜のレーザアニール処理、パシベーション
膜の成膜処理及びパシベーション膜のコンタクトホール
開口処理を含む後工程を行なう。
題を解決する為以下の手段を講じた。即ち、本発明によ
れば薄膜半導体装置は以下の工程により製造される。先
ず、ゲート形成工程を行ない、絶縁基板にゲート電極を
パタニング形成する。次に半導体形成工程を行ない、該
ゲート電極を被覆する様にゲート絶縁膜を成膜し、さら
にその上に半導体薄膜を成膜してボトムゲート型の薄膜
トランジスタの活性層を設ける。続いて保護工程を行な
い、該ゲート電極の直上に規定される半導体薄膜のチャ
ネル領域に整合してイオン阻止性のストッパ膜をパタニ
ング形成すると共に、該半導体薄膜の表面を被覆するイ
オン透過性の保護被膜を形成する。次いでドーピング工
程を行ない、該ストッパ膜をマスクとし且つ該保護被膜
を介して不純物イオンを電界加速で該半導体薄膜にドー
ピングし薄膜トランジスタのソース領域及びドレイン領
域を形成する。この後該半導体薄膜を該保護被膜により
物理的及び化学的に保護した状態で、該半導体薄膜のエ
ッチング処理を行ってパタニングし、個々の薄膜トラン
ジスタに分離するパタニング工程を行う。好ましくは、
前記保護工程はストッパ膜及び保護被膜としてＳｉＯ2
を用い、且つストッパ膜に対する保護被膜の膜厚比を１
／５以下に制御する。又好ましくは、前記保護工程は保
護被膜として膜厚が５nm〜５０nmのＳｉＯ2を用いる。
さらに好ましくは、パタニング工程の後、該半導体薄膜
を該保護被膜により物理的及び化学的に保護した状態
で、半導体薄膜のレーザアニール処理、パシベーション
膜の成膜処理及びパシベーション膜のコンタクトホール
開口処理を含む後工程を行なう。
【０００５】本発明はアクティブマトリクス型表示装置
の製造方法を包含する。即ち、本発明によればアクティ
ブマトリクス型の表示装置は以下の工程により製造され
る。先ずゲート形成工程を行ない、一方の絶縁基板にゲ
ート電極をパタニング形成する。次に半導体形成工程を
行ない、該ゲート電極を被覆する様にゲート絶縁膜を予
め成膜し、さらにその上に半導体薄膜を成膜してボトム
ゲート型の薄膜トランジスタの活性層を設ける。続いて
保護工程を行ない、該ゲート電極の直上に規定される半
導体薄膜のチャネル領域に整合してイオン阻止性のスト
ッパ膜をパタニング形成すると共に、該半導体薄膜の表
面を被覆するイオン透過性の保護被膜を形成する。さら
にドーピング工程を行ない、該ストッパ膜をマスクとし
且つ該保護被膜を介して不純物イオンを電界加速で該半
導体薄膜にドーピングし該薄膜トランジスタのソース領
域及びドレイン領域を形成する。次いで該半導体薄膜を
該保護被膜により物理的及び化学的に保護した状態で、
該半導体薄膜のエッチング処理を行ってパタニングし、
個々の薄膜トランジスタに分離するパタニング工程を行
う。この後画素形成工程を行ない、該ドレイン領域に接
続して画素電極を形成する。最後に組立工程を行ない、
予め対向電極が形成された他方の絶縁基板を所定の間隙
を介して該一方の絶縁基板に接合し、且つ該間隙に電気
光学物質を配する。
の製造方法を包含する。即ち、本発明によればアクティ
ブマトリクス型の表示装置は以下の工程により製造され
る。先ずゲート形成工程を行ない、一方の絶縁基板にゲ
ート電極をパタニング形成する。次に半導体形成工程を
行ない、該ゲート電極を被覆する様にゲート絶縁膜を予
め成膜し、さらにその上に半導体薄膜を成膜してボトム
ゲート型の薄膜トランジスタの活性層を設ける。続いて
保護工程を行ない、該ゲート電極の直上に規定される半
導体薄膜のチャネル領域に整合してイオン阻止性のスト
ッパ膜をパタニング形成すると共に、該半導体薄膜の表
面を被覆するイオン透過性の保護被膜を形成する。さら
にドーピング工程を行ない、該ストッパ膜をマスクとし
且つ該保護被膜を介して不純物イオンを電界加速で該半
導体薄膜にドーピングし該薄膜トランジスタのソース領
域及びドレイン領域を形成する。次いで該半導体薄膜を
該保護被膜により物理的及び化学的に保護した状態で、
該半導体薄膜のエッチング処理を行ってパタニングし、
個々の薄膜トランジスタに分離するパタニング工程を行
う。この後画素形成工程を行ない、該ドレイン領域に接
続して画素電極を形成する。最後に組立工程を行ない、
予め対向電極が形成された他方の絶縁基板を所定の間隙
を介して該一方の絶縁基板に接合し、且つ該間隙に電気
光学物質を配する。
【０００６】本発明によれば、ボトムゲート型の薄膜ト
ランジスタのソース領域及びドレイン領域を保護する様
に酸化シリコン等からなる保護被膜を形成している。こ
れにより、イオンドーピング時の汚染の防止及び後工程
で行なわれるプロセスでの耐エッチング性や耐酸化性を
向上させ、トランジスタ特性の安定化を図る。
ランジスタのソース領域及びドレイン領域を保護する様
に酸化シリコン等からなる保護被膜を形成している。こ
れにより、イオンドーピング時の汚染の防止及び後工程
で行なわれるプロセスでの耐エッチング性や耐酸化性を
向上させ、トランジスタ特性の安定化を図る。
【０００７】
【発明の実施の形態】以下図面を参照して本発明の好適
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜半導体装置製造方法を示す工程図である。先ず工程
（ａ）で、ガラス又は石英等からなる透明な絶縁基板１
の上にゲート電極２をパタニング形成する。このゲート
電極２はモリブデンやタンタル等の金属材料からなり、
場合によっては表面を陽極酸化処理しても良い。金属材
料に代えてシリコンに不純物を高濃度で拡散し低抵抗化
した所謂ドープトシリコンを用いても良い。さらにゲー
ト電極２を被覆する様にゲート絶縁膜３を成膜する。こ
のゲート絶縁膜３は例えばプラズマＣＶＤ法によりＳｉ
Ｏ2 やＳｉＮx を堆積する。ゲート絶縁膜３はこれらの
絶縁材料の単層構造又は多層構造とする事ができる。ゲ
ート絶縁膜３の上に多結晶シリコンからなる半導体薄膜
４を形成する。具体的には、プラズマＣＶＤ法で非晶質
シリコンを成膜した後、エキシマレーザ光を照射して多
結晶シリコンに転換する。エキシマレーザ光は半導体薄
膜４にのみ選択的に吸収され瞬時にこれを溶融する。冷
却過程で再結晶化が生じ、非晶質シリコンは多結晶シリ
コンに転換される。この方法を用いれば低温プロセスで
高性能な多結晶シリコンからなる半導体薄膜４を絶縁基
板１上に成膜できる。さらに半導体薄膜４の上に酸化シ
リコン等からなる酸化膜５を成膜する。
な実施形態を詳細に説明する。図１は本発明にかかる薄
膜半導体装置製造方法を示す工程図である。先ず工程
（ａ）で、ガラス又は石英等からなる透明な絶縁基板１
の上にゲート電極２をパタニング形成する。このゲート
電極２はモリブデンやタンタル等の金属材料からなり、
場合によっては表面を陽極酸化処理しても良い。金属材
料に代えてシリコンに不純物を高濃度で拡散し低抵抗化
した所謂ドープトシリコンを用いても良い。さらにゲー
ト電極２を被覆する様にゲート絶縁膜３を成膜する。こ
のゲート絶縁膜３は例えばプラズマＣＶＤ法によりＳｉ
Ｏ2 やＳｉＮx を堆積する。ゲート絶縁膜３はこれらの
絶縁材料の単層構造又は多層構造とする事ができる。ゲ
ート絶縁膜３の上に多結晶シリコンからなる半導体薄膜
４を形成する。具体的には、プラズマＣＶＤ法で非晶質
シリコンを成膜した後、エキシマレーザ光を照射して多
結晶シリコンに転換する。エキシマレーザ光は半導体薄
膜４にのみ選択的に吸収され瞬時にこれを溶融する。冷
却過程で再結晶化が生じ、非晶質シリコンは多結晶シリ
コンに転換される。この方法を用いれば低温プロセスで
高性能な多結晶シリコンからなる半導体薄膜４を絶縁基
板１上に成膜できる。さらに半導体薄膜４の上に酸化シ
リコン等からなる酸化膜５を成膜する。
【０００８】工程（ｂ）に進み、酸化膜５を所定の形状
にパタニングしてストッパ膜６に加工する。このストッ
パ膜６はゲート電極２の直上に規定される半導体薄膜４
のチャネル領域Ｃｈに整合してパタニングされる。具体
的には、透明な絶縁基板１の裏面からゲート電極２をマ
スクとしてオーバー露光を行ない、セルフアライメント
でチャネル領域Ｃｈに整合するストッパ膜６のパタンを
設ける。例えばフォトレジストを裏面露光でパタニング
し、これをマスクとして酸化膜５をエッチングすればス
トッパ膜６が得られる。ストッパ膜６は不純物イオンを
阻止する為に十分な膜厚を有している。例えば、後工程
でＰ＋を加速電圧１００kVでドーピングする場合、スト
ッパ膜６は少なくとも５００nmの厚みが必要である。Ｂ
＋をドーピングする場合にはこれをブロックする為少な
くとも１５００nmの厚みが必要である。なお、本例では
ストッパ膜６は二酸化シリコン等の酸化膜で構成されて
いるが、本発明はこれに限られるものではない。イオン
阻止性を有する膜であれば材質は問わない。例えば、フ
ォトレジストをストッパ膜に用いる事もできる。但し、
フォトレジストを用いた場合には使用済みになった後除
去する必要がある。
にパタニングしてストッパ膜６に加工する。このストッ
パ膜６はゲート電極２の直上に規定される半導体薄膜４
のチャネル領域Ｃｈに整合してパタニングされる。具体
的には、透明な絶縁基板１の裏面からゲート電極２をマ
スクとしてオーバー露光を行ない、セルフアライメント
でチャネル領域Ｃｈに整合するストッパ膜６のパタンを
設ける。例えばフォトレジストを裏面露光でパタニング
し、これをマスクとして酸化膜５をエッチングすればス
トッパ膜６が得られる。ストッパ膜６は不純物イオンを
阻止する為に十分な膜厚を有している。例えば、後工程
でＰ＋を加速電圧１００kVでドーピングする場合、スト
ッパ膜６は少なくとも５００nmの厚みが必要である。Ｂ
＋をドーピングする場合にはこれをブロックする為少な
くとも１５００nmの厚みが必要である。なお、本例では
ストッパ膜６は二酸化シリコン等の酸化膜で構成されて
いるが、本発明はこれに限られるものではない。イオン
阻止性を有する膜であれば材質は問わない。例えば、フ
ォトレジストをストッパ膜に用いる事もできる。但し、
フォトレジストを用いた場合には使用済みになった後除
去する必要がある。
【０００９】工程（ｃ）に進み、半導体薄膜４の表面を
被覆する様に、イオン透過性の保護被膜７を形成する。
例えば、ＳｉＯ2 ，ＳｉＮx ，ＳｉＮＯx 等の絶縁物を
薄く堆積して保護被膜７とする。本例では、保護被膜７
として膜厚が５nm〜５０nmのＳｉＯ2 を成膜している。
保護被膜７は半導体薄膜４の表面を保護する為少なくと
も５nm程度の厚み（好ましくは１０nm以上）が必要であ
る。又、加速電圧にもよるが不純物イオンに対する透過
性を保証する為５０nm以下の厚みである事が必要にな
る。本例ではストッパ膜６及び保護被膜７として何れも
ＳｉＯ2 を用いている。この際、ストッパ膜６に対する
保護被膜７の膜厚比を１／５以下に制御すると、極めて
精度良く選択的なイオンドーピングが行なえる。即ち、
ストッパ膜６をマスクとし且つ保護被膜７を介して不純
物イオンを電界加速で半導体薄膜４にドーピングし、薄
膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形
成する。不純物イオンからブロックされたストッパ膜６
の直下にはチャネル領域Ｃｈが残される事になる。イオ
ンドーピングはイオンインプランテーション装置あるい
はイオンシャワー装置を用いて行なう事ができる。イオ
ンインプランテーションでは不純物を含む原料ガスをイ
オン化した後、質量分離にかけて目的種となる不純物イ
オンのみを抽出し、ビーム状にして半導体薄膜４を照射
する。一方、イオンシャワーでは不純物を含む原料ガス
をイオン化した後質量分離にかける事なくそのまま電界
加速して半導体薄膜４を全面に渡って照射する。イオン
インプランテーションに比べイオンシャワーは効率的に
イオンドーピングを行なえる。但し、質量分離を行なわ
ない分、目的種以外の汚染物イオンもドーピングされる
可能性がある。この点、少なくとも重金属イオンは保護
被膜７でブロックされる為、ソース領域Ｓ及びドレイン
領域Ｄの汚染を防げる。さらに、イオンドーピングを行
なった後エキシマレーザ光等を照射し半導体薄膜４を局
部的に加熱してドーピングされた不純物を活性化する。
この際、保護被膜７の厚みを適切に設定する事で（例え
ば５０nm程度）レーザ光に対する反射防止膜として機能
する。この為、レーザ光のエネルギーを効率良く不純物
活性化に利用できる。さらに、レーザ光照射を行なうと
半導体薄膜４は瞬時に溶融する。この際、前工程のイオ
ンドーピングで水素等が半導体薄膜４に大量に注入され
ていると、これが突沸を起し所謂アブレーションが生じ
る可能性がある。保護被膜７はこのアブレーションに対
してもこれを防止する点で有効性がある。
被覆する様に、イオン透過性の保護被膜７を形成する。
例えば、ＳｉＯ2 ，ＳｉＮx ，ＳｉＮＯx 等の絶縁物を
薄く堆積して保護被膜７とする。本例では、保護被膜７
として膜厚が５nm〜５０nmのＳｉＯ2 を成膜している。
保護被膜７は半導体薄膜４の表面を保護する為少なくと
も５nm程度の厚み（好ましくは１０nm以上）が必要であ
る。又、加速電圧にもよるが不純物イオンに対する透過
性を保証する為５０nm以下の厚みである事が必要にな
る。本例ではストッパ膜６及び保護被膜７として何れも
ＳｉＯ2 を用いている。この際、ストッパ膜６に対する
保護被膜７の膜厚比を１／５以下に制御すると、極めて
精度良く選択的なイオンドーピングが行なえる。即ち、
ストッパ膜６をマスクとし且つ保護被膜７を介して不純
物イオンを電界加速で半導体薄膜４にドーピングし、薄
膜トランジスタのソース領域Ｓ及びドレイン領域Ｄを形
成する。不純物イオンからブロックされたストッパ膜６
の直下にはチャネル領域Ｃｈが残される事になる。イオ
ンドーピングはイオンインプランテーション装置あるい
はイオンシャワー装置を用いて行なう事ができる。イオ
ンインプランテーションでは不純物を含む原料ガスをイ
オン化した後、質量分離にかけて目的種となる不純物イ
オンのみを抽出し、ビーム状にして半導体薄膜４を照射
する。一方、イオンシャワーでは不純物を含む原料ガス
をイオン化した後質量分離にかける事なくそのまま電界
加速して半導体薄膜４を全面に渡って照射する。イオン
インプランテーションに比べイオンシャワーは効率的に
イオンドーピングを行なえる。但し、質量分離を行なわ
ない分、目的種以外の汚染物イオンもドーピングされる
可能性がある。この点、少なくとも重金属イオンは保護
被膜７でブロックされる為、ソース領域Ｓ及びドレイン
領域Ｄの汚染を防げる。さらに、イオンドーピングを行
なった後エキシマレーザ光等を照射し半導体薄膜４を局
部的に加熱してドーピングされた不純物を活性化する。
この際、保護被膜７の厚みを適切に設定する事で（例え
ば５０nm程度）レーザ光に対する反射防止膜として機能
する。この為、レーザ光のエネルギーを効率良く不純物
活性化に利用できる。さらに、レーザ光照射を行なうと
半導体薄膜４は瞬時に溶融する。この際、前工程のイオ
ンドーピングで水素等が半導体薄膜４に大量に注入され
ていると、これが突沸を起し所謂アブレーションが生じ
る可能性がある。保護被膜７はこのアブレーションに対
してもこれを防止する点で有効性がある。
【００１０】工程（ｄ）に進み、半導体薄膜４をアイラ
ンド状にパタニングし、個々の薄膜トランジスタを素子
領域毎に分離する。このアイランド化の為、半導体薄膜
４はエッチング処理に晒される。この際、保護被膜７は
エッチング液からソース領域及びドレイン領域Ｄを保護
可能である。さらに、ボトムゲート型の薄膜トランジス
タを被覆する様に酸化シリコン又は窒化シリコン等から
なるパシベーション膜８をプラズマＣＶＤ等で成膜す
る。この後半導体薄膜４の水素化の為所定のアニールを
施した後、フォトリソグラフィでパシベーション膜８の
上にコンタクトホールのパタンを形成する。このパタン
に沿ってパシベーション膜８及び保護被膜７をエッチン
グし、ソース領域Ｓ及びドレイン領域Ｄに連通するコン
タクトホール９を開口する。
ンド状にパタニングし、個々の薄膜トランジスタを素子
領域毎に分離する。このアイランド化の為、半導体薄膜
４はエッチング処理に晒される。この際、保護被膜７は
エッチング液からソース領域及びドレイン領域Ｄを保護
可能である。さらに、ボトムゲート型の薄膜トランジス
タを被覆する様に酸化シリコン又は窒化シリコン等から
なるパシベーション膜８をプラズマＣＶＤ等で成膜す
る。この後半導体薄膜４の水素化の為所定のアニールを
施した後、フォトリソグラフィでパシベーション膜８の
上にコンタクトホールのパタンを形成する。このパタン
に沿ってパシベーション膜８及び保護被膜７をエッチン
グし、ソース領域Ｓ及びドレイン領域Ｄに連通するコン
タクトホール９を開口する。
【００１１】最後に工程（ｅ）に進み、パシベーション
膜８の上にアルミニウム、モリブデン、チタン、タング
ステン等の金属を成膜した後、所定の形状にパタニング
して配線電極１０に加工する。この配線電極１０は前述
したコンタクトホールを介して薄膜トランジスタのソー
ス領域Ｓに接続している。さらに、パシベーション膜８
の上にＩＴＯ等の透明導電膜を成膜し、フォトリソグラ
フィ及びエッチングで所定の形状にパタニングし画素電
極１１に加工する。以上により、表示用の薄膜半導体装
置が完成する。この後、アクティブマトリクス型の表示
パネルを組み立てる場合には、予め対向電極が形成され
た別の絶縁基板を所定の間隙を介して絶縁基板１に接合
し、且つこの間隙に液晶等の電気光学物質を配すれば良
い。
膜８の上にアルミニウム、モリブデン、チタン、タング
ステン等の金属を成膜した後、所定の形状にパタニング
して配線電極１０に加工する。この配線電極１０は前述
したコンタクトホールを介して薄膜トランジスタのソー
ス領域Ｓに接続している。さらに、パシベーション膜８
の上にＩＴＯ等の透明導電膜を成膜し、フォトリソグラ
フィ及びエッチングで所定の形状にパタニングし画素電
極１１に加工する。以上により、表示用の薄膜半導体装
置が完成する。この後、アクティブマトリクス型の表示
パネルを組み立てる場合には、予め対向電極が形成され
た別の絶縁基板を所定の間隙を介して絶縁基板１に接合
し、且つこの間隙に液晶等の電気光学物質を配すれば良
い。
【００１２】以上の様に、本発明では薄い保護被膜７を
形成する事で、イオンドーピング時における半導体薄膜
４の汚染を防止する。汚染源としてはイオンインプラン
テーション装置やイオンシャワー装置のチャンバを構成
するアルミニウムやＳＵＳが考えられる。又、これらの
装置のイオン源から直接汚染物質が打ち込まれる場合も
ある。さらに、保護被膜７を形成する事で、後工程での
ソース領域やドレイン領域のエッチングによる半導体薄
膜の膜厚減少、汚染、酸化等を防止する事ができる。
形成する事で、イオンドーピング時における半導体薄膜
４の汚染を防止する。汚染源としてはイオンインプラン
テーション装置やイオンシャワー装置のチャンバを構成
するアルミニウムやＳＵＳが考えられる。又、これらの
装置のイオン源から直接汚染物質が打ち込まれる場合も
ある。さらに、保護被膜７を形成する事で、後工程での
ソース領域やドレイン領域のエッチングによる半導体薄
膜の膜厚減少、汚染、酸化等を防止する事ができる。
【００１３】図２は薄膜半導体装置製造方法の参考例を
示す工程図である。先ず工程（ａ）で絶縁基板２０の上
にゲート電極２１を形成し、さらにその上にゲート絶縁
膜２２、半導体薄膜２３、酸化膜２４を順に堆積する。
工程（ｂ）に進み、酸化膜２４をフォトリソグラフィ及
びエッチングでパタニングし、チャネル領域Ｃｈを保護
するストッパ２５に加工する。次にイオンドーピングを
行ない、ＰやＢ等の不純物イオンを半導体薄膜２３に打
ち込み、ソース領域Ｓ及びドレイン領域Ｄを形成する。
この後エキシマレーザ光を照射してソース領域Ｓ及びド
レイン領域Ｄにドーピングされた不純物を活性化する。
工程（ｃ）に進み、半導体薄膜２３をアイランド状にパ
タニングし、個々の薄膜トランジスタを素子領域毎に分
離する。さらにパシベーション膜２６を成膜した後、フ
ォトリソグラフィ及びエッチングでコンタクトホール２
７を開口する。最後に工程（ｄ）で、ソース領域Ｓに電
気接続する配線電極２８及びドレイン領域Ｄに電気接続
する画素電極２９をパタニング形成する。
示す工程図である。先ず工程（ａ）で絶縁基板２０の上
にゲート電極２１を形成し、さらにその上にゲート絶縁
膜２２、半導体薄膜２３、酸化膜２４を順に堆積する。
工程（ｂ）に進み、酸化膜２４をフォトリソグラフィ及
びエッチングでパタニングし、チャネル領域Ｃｈを保護
するストッパ２５に加工する。次にイオンドーピングを
行ない、ＰやＢ等の不純物イオンを半導体薄膜２３に打
ち込み、ソース領域Ｓ及びドレイン領域Ｄを形成する。
この後エキシマレーザ光を照射してソース領域Ｓ及びド
レイン領域Ｄにドーピングされた不純物を活性化する。
工程（ｃ）に進み、半導体薄膜２３をアイランド状にパ
タニングし、個々の薄膜トランジスタを素子領域毎に分
離する。さらにパシベーション膜２６を成膜した後、フ
ォトリソグラフィ及びエッチングでコンタクトホール２
７を開口する。最後に工程（ｄ）で、ソース領域Ｓに電
気接続する配線電極２８及びドレイン領域Ｄに電気接続
する画素電極２９をパタニング形成する。
【００１４】しかしながら、上述した参考例では、ソー
ス領域Ｓ及びドレイン領域Ｄが保護被膜で覆われておら
ず、多結晶シリコン等からなる半導体薄膜２３が剥き出
しの状態にある。この為、種々の問題が生じる。第１
に、イオンドーピング時に剥き出しの半導体薄膜に対
し、目的種となる不純物イオン以外にもイオンドーピン
グ装置の内部構造物の材料（アルミニウム、ＳＵＳ等）
が副次的に打ち込まれ、汚染が生じる。第２に、ボトム
ゲート型の薄膜トランジスタを完成させるまで種々なプ
ロセスを経る為、剥き出しの半導体薄膜の表面が、レジ
スタ剥離剤やエッチング液、成膜時のプラズマ等によ
り、エッチングされたり、酸化したり、ダメージが入る
事で、薄膜トランジスタの電気特性を劣化させる。本発
明では、この様な２つの問題を解決する為、保護被膜で
半導体薄膜を覆う様にしている。
ス領域Ｓ及びドレイン領域Ｄが保護被膜で覆われておら
ず、多結晶シリコン等からなる半導体薄膜２３が剥き出
しの状態にある。この為、種々の問題が生じる。第１
に、イオンドーピング時に剥き出しの半導体薄膜に対
し、目的種となる不純物イオン以外にもイオンドーピン
グ装置の内部構造物の材料（アルミニウム、ＳＵＳ等）
が副次的に打ち込まれ、汚染が生じる。第２に、ボトム
ゲート型の薄膜トランジスタを完成させるまで種々なプ
ロセスを経る為、剥き出しの半導体薄膜の表面が、レジ
スタ剥離剤やエッチング液、成膜時のプラズマ等によ
り、エッチングされたり、酸化したり、ダメージが入る
事で、薄膜トランジスタの電気特性を劣化させる。本発
明では、この様な２つの問題を解決する為、保護被膜で
半導体薄膜を覆う様にしている。
【００１５】図３は、イオンドーピングに用いられるイ
オンシャワー装置の一例を示す模式図である。このイオ
ンシャワー装置はイオン源５２と加速電極５３とチャン
バ５５とを備えている。チャンバ５５内にはイオンドー
ピングの対象となる絶縁基板５１が投入されている。絶
縁基板５１の表面には半導体薄膜が予め成膜されてい
る。イオン源５２から放射された不純物イオン５４は加
速電極５３で電界加速された後、質量分離を行なう事な
くシャワー状に広がって絶縁基板５１の表面に照射され
る。この際、目的種となる不純物以外の汚染物質が半導
体薄膜に打ち込まれる可能性がある。これを防止する
為、本発明では半導体薄膜の表面を保護被膜で覆った状
態で、不純物イオン５４をドーピングしている。
オンシャワー装置の一例を示す模式図である。このイオ
ンシャワー装置はイオン源５２と加速電極５３とチャン
バ５５とを備えている。チャンバ５５内にはイオンドー
ピングの対象となる絶縁基板５１が投入されている。絶
縁基板５１の表面には半導体薄膜が予め成膜されてい
る。イオン源５２から放射された不純物イオン５４は加
速電極５３で電界加速された後、質量分離を行なう事な
くシャワー状に広がって絶縁基板５１の表面に照射され
る。この際、目的種となる不純物以外の汚染物質が半導
体薄膜に打ち込まれる可能性がある。これを防止する
為、本発明では半導体薄膜の表面を保護被膜で覆った状
態で、不純物イオン５４をドーピングしている。
【００１６】最後に図４は、本発明に従って製造された
表示用薄膜半導体装置を駆動基板として組み立てられた
アクティブマトリクス表示装置の一例を示す模式的な斜
視図である。図示する様に、アクティブマトリクス表示
装置は、透明な絶縁基板１０１と同じく透明な対向絶縁
基板１０２と両者の間に保持された液晶１０３とを備え
たパネル構造を有する。絶縁基板１０１には画面部１０
４と周辺部とが集積形成されている。周辺部は垂直駆動
回路１０５と水平駆動回路１０６とを含んでいる。又、
絶縁基板１０１の周辺部上端には外部接続用の端子部１
０７が形成されている。端子部１０７は配線１０８を介
して垂直駆動回路１０５及び水平駆動回路１０６に接続
している。画面部１０４は行列状に交差したゲート配線
１０９及び信号配線１１０を含んでいる。各交差部には
画素電極１１１とこれをスイッチング駆動する薄膜トラ
ンジスタ１１２が形成されている。ゲート配線１０９は
垂直駆動回路１０５に接続し、信号配線１１０は水平駆
動回路１０６に接続している。薄膜トランジスタ１１２
のドレイン領域は対応する画素電極１１１に接続し、ソ
ース領域は対応する信号配線１１０に接続し、ゲート電
極は対応するゲート配線１０９に連続している。
表示用薄膜半導体装置を駆動基板として組み立てられた
アクティブマトリクス表示装置の一例を示す模式的な斜
視図である。図示する様に、アクティブマトリクス表示
装置は、透明な絶縁基板１０１と同じく透明な対向絶縁
基板１０２と両者の間に保持された液晶１０３とを備え
たパネル構造を有する。絶縁基板１０１には画面部１０
４と周辺部とが集積形成されている。周辺部は垂直駆動
回路１０５と水平駆動回路１０６とを含んでいる。又、
絶縁基板１０１の周辺部上端には外部接続用の端子部１
０７が形成されている。端子部１０７は配線１０８を介
して垂直駆動回路１０５及び水平駆動回路１０６に接続
している。画面部１０４は行列状に交差したゲート配線
１０９及び信号配線１１０を含んでいる。各交差部には
画素電極１１１とこれをスイッチング駆動する薄膜トラ
ンジスタ１１２が形成されている。ゲート配線１０９は
垂直駆動回路１０５に接続し、信号配線１１０は水平駆
動回路１０６に接続している。薄膜トランジスタ１１２
のドレイン領域は対応する画素電極１１１に接続し、ソ
ース領域は対応する信号配線１１０に接続し、ゲート電
極は対応するゲート配線１０９に連続している。
【００１７】
【発明の効果】以上説明した様に、本発明によれば、ゲ
ート電極の直上に規定される半導体薄膜のチャネル領域
に接合してイオン阻止性のストッパ膜をパタニング形成
すると共に、この半導体薄膜の表面を被覆するイオン透
過性の保護被膜を形成する。このストッパ膜をマスクと
し且つ保護被膜を介して不純物イオンを電界加速で半導
体薄膜にドーピングし、ボトムゲート型の薄膜トランジ
スタのソース領域及びドレイン領域を形成している。こ
の様に、保護被膜を介してイオンドーピングを行なう事
で、半導体薄膜の汚染を防止でき、ソース領域及びドレ
イン領域の抵抗が安定化し、トランジスタ特性のばらつ
きが小さくなる。又、ソース領域及びドレイン領域の耐
エッチング性が向上し、半導体薄膜の膜厚が一定とな
り、同じくトランジスタ特性のばらつきを小さくでき
る。さらに、ソース領域及びドレイン領域と金属等から
なる配線電極のコンタクトが良好になる。
ート電極の直上に規定される半導体薄膜のチャネル領域
に接合してイオン阻止性のストッパ膜をパタニング形成
すると共に、この半導体薄膜の表面を被覆するイオン透
過性の保護被膜を形成する。このストッパ膜をマスクと
し且つ保護被膜を介して不純物イオンを電界加速で半導
体薄膜にドーピングし、ボトムゲート型の薄膜トランジ
スタのソース領域及びドレイン領域を形成している。こ
の様に、保護被膜を介してイオンドーピングを行なう事
で、半導体薄膜の汚染を防止でき、ソース領域及びドレ
イン領域の抵抗が安定化し、トランジスタ特性のばらつ
きが小さくなる。又、ソース領域及びドレイン領域の耐
エッチング性が向上し、半導体薄膜の膜厚が一定とな
り、同じくトランジスタ特性のばらつきを小さくでき
る。さらに、ソース領域及びドレイン領域と金属等から
なる配線電極のコンタクトが良好になる。
【図１】本発明にかかる薄膜半導体装置製造方法を示す
工程図である。
工程図である。
【図２】薄膜半導体装置製造方法の参考例を示す工程図
である。
である。
【図３】本発明にかかる薄膜半導体装置製造方法に用い
るイオンシャワー装置の一例を示すブロック図である。
るイオンシャワー装置の一例を示すブロック図である。
【図４】本発明に従って製造された薄膜半導体装置を用
いて組み立てられたアクティブマトリクス表示装置の一
例を示す斜視図である。
いて組み立てられたアクティブマトリクス表示装置の一
例を示す斜視図である。
【図５】従来の薄膜半導体装置の一例を示す模式的な断
面図である。
面図である。
１ 絶縁基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体薄膜
６ ストッパ膜
７ 保護被膜
８ パシベーション膜
９ コンタクトホール
１０ 配線電極
１１ 画素電極
Claims (5)
- 【請求項１】 絶縁基板にゲート電極をパタニング形成
するゲート形成工程と、 該ゲート電極を被覆する様にゲート絶縁膜を成膜し、さ
らにその上に半導体薄膜を成膜してボトムゲート型の薄
膜トランジスタの活性層を設ける半導体形成工程と、 該ゲート電極の直上に規定される半導体薄膜のチャネル
領域に整合してイオン阻止性のストッパ膜をパタニング
形成すると共に、該半導体薄膜の表面を被覆するイオン
透過性の保護被膜を形成する保護工程と、 該ストッパ膜をマスクとし且つ該保護被膜を介して不純
物イオンを電界加速で該半導体薄膜にドーピングし薄膜
トランジスタのソース領域及びドレイン領域を形成する
ドーピング工程と、 該半導体薄膜を該保護被膜により物理的及び化学的に保
護した状態で、該半導体薄膜のエッチング処理を行って
パタニングし、個々の薄膜トランジスタに分離するパタ
ニング工程と を行なう薄膜半導体装置の製造方法。 - 【請求項２】 該保護工程はストッパ膜及び保護被膜と
してＳｉＯ2を用い、且つストッパ膜に対する保護被膜
の膜厚比を１／５以下に制御する事を特徴とする請求項
１記載の薄膜半導体装置の製造方法。 - 【請求項３】 該保護工程は、保護被膜として膜厚が５
nm〜５０nmのＳｉＯ2を用いる事を特徴とする請求項２
記載の薄膜半導体装置の製造方法。 - 【請求項４】 パタニング工程の後、該半導体薄膜を該
保護被膜により物理的及び化学的に保護した状態で、半
導体薄膜のレーザアニール処理、パシベーション膜の成
膜処理及びパシベーション膜のコンタクトホール開口処
理を含む後工程を行なう事を特徴とする請求項１記載の
薄膜半導体装置の製造方法。 - 【請求項５】 一方の絶縁基板にゲード電極をパタニン
グ形成するゲート形成工程と、 該ゲート電極を被覆する様にゲート絶縁膜を成膜し、さ
らにその上に半導体薄膜を成膜してボトムゲート型の薄
膜トランジスタの活性層を設ける半導体形成工程と、 該ゲート電極の直上に規定される半導体薄膜のチャネル
領域に整合してイオン阻止性のストッパ膜をパタニング
形成すると共に、該半導体薄膜の表面を被覆するイオン
透過性の保護被膜を形成する保護工程と、 該ストッパ膜をマスクとし且つ該保護被膜を介して不純
物イオンを電界加速で該半導体薄膜にドーピングし薄膜
トランジスタのソース領域及びドレイン領域を形成する
ドーピング工程と、該半導体薄膜を該保護被膜により物理的及び化学的に保
護した状態で、該半導体薄膜のエッチング処理を行って
パタニングし、個々の薄膜トランジスタに分離するパタ
ニング工程と、 該ドレイン領域に接続して画素電極を形成する画素形成
工程と、 予め対向電極が形成された他方の絶縁基板を所定の間隙
を介して該一方の絶縁基板に接合し、且つ該間隙に電気
光学物質を配する組立工程とを行なうアクティブマトリ
クス型表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20658095A JP3395470B2 (ja) | 1995-07-19 | 1995-07-19 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20658095A JP3395470B2 (ja) | 1995-07-19 | 1995-07-19 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936368A JPH0936368A (ja) | 1997-02-07 |
| JP3395470B2 true JP3395470B2 (ja) | 2003-04-14 |
Family
ID=16525764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20658095A Expired - Lifetime JP3395470B2 (ja) | 1995-07-19 | 1995-07-19 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395470B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
-
1995
- 1995-07-19 JP JP20658095A patent/JP3395470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936368A (ja) | 1997-02-07 |
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