JP3390125B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にゲート電極に対して非対称な拡散層領域を有
する半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a diffusion layer region asymmetric with respect to a gate electrode.
【０００２】[0002]
【従来の技術】ゲート電極に対して非対称な拡散領域を
有する半導体装置の従来の製造方法として、非対称ＬＤ
Ｄ構造のｎチャネルＭＯＳ型トランジスタの一般的な製
造方法を図２を用いて、以下に説明する。該トランジス
タはソース側の高濃度拡散領域はゲート電極に接してい
るのに対して、ドレイン側の高濃度拡散領域はゲート電
極より離間している。そして、ドレイン側のみゲート電
極に接してＬＤＤ領域を有する構造としている。2. Description of the Related Art As a conventional method of manufacturing a semiconductor device having a diffusion region asymmetric with respect to a gate electrode, an asymmetric LD is used.
A general method for manufacturing an n-channel MOS transistor having a D structure will be described below with reference to FIG. In the transistor, the high concentration diffusion region on the source side is in contact with the gate electrode, while the high concentration diffusion region on the drain side is separated from the gate electrode. Then, only the drain side is in contact with the gate electrode to have the LDD region.
【０００３】まず、素子分離領域（図示せず。）を形成
し、表面付近の濃度を所望の値に設定したＰ型シリコン
半導体基板２０１上に熱酸化法によりゲート酸化膜２０
２を形成する。次に、ゲート電極材料として、燐がドー
プされた多結晶シリコン膜２０３を全面に堆積する。そ
の後、図２（ａ）に示すように、ゲート電極を形成する
領域にフォトレジストＲ２１のパターニングを行う。First, an element isolation region (not shown) is formed, and a gate oxide film 20 is formed by thermal oxidation on a P-type silicon semiconductor substrate 201 in which the concentration near the surface is set to a desired value.
Form 2. Next, a phosphorus-doped polycrystalline silicon film 203 is deposited on the entire surface as a gate electrode material. Then, as shown in FIG. 2A, the photoresist R21 is patterned in the region where the gate electrode is to be formed.
【０００４】次に、フォトレジストＲ２１をマスクに反
応性イオンエッチングで多結晶シリコン膜をエッチング
して除去することにより、ゲート電極の加工を行う。更
に、フォトレジストＲ２１を除去した後、ゲート電極を
マスクとして燐イオンを全面に注入することにより、図
２（ｂ）に示すように、Ｎ型の低濃度拡散領域２０４を
形成する。Next, the gate electrode is processed by etching and removing the polycrystalline silicon film by reactive ion etching using the photoresist R21 as a mask. Further, after removing the photoresist R21, phosphorus ions are implanted into the entire surface using the gate electrode as a mask to form an N type low concentration diffusion region 204 as shown in FIG. 2B.
【０００５】次に、図２（ｃ）に示すように、少なくと
もドレイン側のＬＤＤを形成するべき領域を覆っている
フォトレジストＲ２２のパターニングを行う。その後、
ヒ素イオンを注入することにより、ソース側のみにｎ型
高濃度拡散領域２０５を形成する。この際、ドレイン側
はフォトレジストＲ２２で覆われているので、ドレイン
側の低濃度拡散領域２０４には注入されない。Next, as shown in FIG. 2C, the photoresist R22 covering at least the region on the drain side where the LDD is to be formed is patterned. afterwards,
By implanting arsenic ions, the n-type high concentration diffusion region 205 is formed only on the source side. At this time, since the drain side is covered with the photoresist R22, it is not injected into the low concentration diffusion region 204 on the drain side.
【０００６】次に、上記フォトレジストＲ２２を除去し
た後、ＣＶＤ法でシリコン酸化膜を全面に堆積して、異
方性エッチングを行うことにより、ゲート電極の側壁に
シリコン酸化膜からなるサイドウォール２０６を形成す
る。Next, after removing the photoresist R22, a silicon oxide film is deposited on the entire surface by a CVD method and anisotropically etched to form a sidewall 206 made of the silicon oxide film on the side wall of the gate electrode. To form.
【０００７】次に、図２（ｄ）に示すように、ヒ素イオ
ンを全面に注入することにより、ドレイン側にもＮ型高
濃度拡散層領域２０７を形成する。この際、ドレイン側
のサイドウォール膜２０６で覆われた低濃度拡散層領域
には注入されず、ＬＤＤ領域２０４が形成される。Next, as shown in FIG. 2D, arsenic ions are implanted into the entire surface to form an N-type high concentration diffusion layer region 207 also on the drain side. At this time, the LDD region 204 is formed without being injected into the low-concentration diffusion layer region covered with the sidewall film 206 on the drain side.
【０００８】以上、説明した製造方法により、ドレイン
側のみＬＤＤ領域を有する非対称なＬＤＤ構造のＭＯＳ
型トランジスタが形成できる。この製造方法では、フォ
トレジストをマスクとすることにより、ソース側のみゲ
ート電極に接して高濃度拡散領域を形成している。ま
た、ドレイン側のみに形成したＬＤＤ領域の幅はサイド
ウォールの膜厚で制御されている。By the manufacturing method described above, a MOS having an asymmetric LDD structure having an LDD region only on the drain side is provided.
Type transistors can be formed. In this manufacturing method, by using the photoresist as a mask, only the source side is in contact with the gate electrode to form the high concentration diffusion region. The width of the LDD region formed only on the drain side is controlled by the thickness of the sidewall.
【０００９】また、非対称ＬＤＤ構造のＭＯＳ型トラン
ジスタの他の製造方法としては、特開平８−７８６７２
号公報に開示されている。この方法は、上述の方法にお
いて、幅の狭い微細化されたゲート電極の上に、レジス
トの端を位置させることが困難なことに鑑みてなされた
ものである。以下、図３を用いて、この製造方法を説明
する。Another method for manufacturing a MOS transistor having an asymmetrical LDD structure is disclosed in Japanese Patent Application Laid-Open No. 8-78672.
It is disclosed in the publication. This method is made in view of the difficulty in locating the edge of the resist on the narrowed and miniaturized gate electrode in the above method. Hereinafter, this manufacturing method will be described with reference to FIG.
【００１０】まず、ｐ型シリコン基板３０１上にゲート
酸化膜３０２を形成し、その上にドレイン形成領域上を
覆い且つソース形成領域には達しない多結晶シリコン膜
３０３ａを設け、全面にゲート電極材３０３ｂを形成す
る（図３（ａ））。次に、ゲート電極をパターニングす
るためのフォトレジスト３０７ａを形成する（図３
（ｂ））。First, a gate oxide film 302 is formed on a p-type silicon substrate 301, a polycrystalline silicon film 303a that covers the drain formation region and does not reach the source formation region is provided on the gate oxide film 302, and the gate electrode material is formed on the entire surface. 303b is formed (FIG. 3A). Next, a photoresist 307a for patterning the gate electrode is formed (FIG. 3).
(B)).
【００１１】次に、フォトレジスト３０７ａをマスクに
ゲート電極材３０３ｂをパターニングする。ヒ素をイオ
ン注入してソース高濃度不純物領域３０５ｂと、ドレイ
ン低濃度不純物領域３０４ａを形成する（図３
（ｃ））。次に、ゲート側壁絶縁膜３０６を形成する
（図３（ｄ））。次に、ヒ素をイオン注入して、ドレイ
ン高濃度不純物領域３０５ａを形成する（図３
（ｅ））。Next, the gate electrode material 303b is patterned using the photoresist 307a as a mask. Arsenic is ion-implanted to form a source high concentration impurity region 305b and a drain low concentration impurity region 304a (FIG. 3).
(C)). Next, the gate sidewall insulating film 306 is formed (FIG. 3D). Next, arsenic is ion-implanted to form the drain high concentration impurity region 305a (FIG. 3).
(E)).
【００１２】[0012]
【発明が解決しようとする課題】上述した従来の製造方
法では、ゲート電極に対して片側にＬＤＤ領域を有する
構造とするために、フォトリソグラフィで定義するレジ
ストパターンにより実現している。従って、ゲート電極
に対して対称な拡散層領域を有するＭＯＳ型トランジス
タの製造方法と比較して、フォトリソグラフィ工程が１
回増加する。In the above-described conventional manufacturing method, a resist pattern defined by photolithography is used to realize a structure having an LDD region on one side of the gate electrode. Therefore, as compared with the method for manufacturing a MOS transistor having a diffusion layer region symmetrical with respect to the gate electrode, the photolithography process requires only one step.
Increase times.
【００１３】ところで、一般的に、フォトリソグラフィ
の工程の多くの処理（フォトレジストの塗布処理、露光
処理、現像処理、現像不良検査、重ね合わせ検査、線幅
測長による解像検査等）を要する。従って、該工程の削
減は、半導体装置の製造において、製造コストの低減
化、短納期化につながる。By the way, generally, many processes of the photolithography process (photoresist coating process, exposure process, development process, development defect inspection, overlay inspection, resolution inspection by line width measurement, etc.) are required. . Therefore, the reduction of the steps leads to a reduction in manufacturing cost and a shorter delivery time in the manufacture of a semiconductor device.
【００１４】また、フォトリソグラフィ工程はフォトレ
ジストを微細な形状にパターニングする工程があるた
め、半導体装置の製造において、最も製造不良の起因と
なりやすい工程の一つである。従って、この工程の削減
は、製品歩留まりの向上を達成でき、製品コストの低減
につながる。Further, the photolithography process is one of the processes most likely to cause manufacturing defects in the manufacture of semiconductor devices, since there is a process of patterning a photoresist into a fine shape. Therefore, the reduction of this process can achieve the improvement of the product yield, which leads to the reduction of the product cost.
【００１５】また、上述の特開平８−７８６７２号記載
の技術では、下層の多結晶シリコンをパターニングする
フォト工程と、上層の多結晶シリコンをパターニングす
るフォト工程の２回のフォト工程が必要であり、また、
多結晶シリコンの堆積が２回必要となるため、プロセス
が複雑になる。Further, the technique described in the above-mentioned Japanese Patent Laid-Open No. 8-78672 requires two photo steps, that is, a photo step of patterning the lower layer polycrystalline silicon and a photo step of patterning the upper layer polycrystalline silicon. ,Also,
The process is complicated because the deposition of polycrystalline silicon is required twice.
【００１６】一方、フォトリソグラフィ工程を増加させ
ることなく、非対称な拡散領域を形成する製造方法が、
例えば、特開平４−２４５６４２号公報に開示されてい
る。この方法では、ゲート電極をマスクとして半導体基
板に対してイオン注入角度を変更することにより、非対
称な拡散構造が実現しようとしている。しかしながら、
この方法では、イオン注入の傾けた方向によりソース／
ドレインの位置が一方向に決定してしまう。従って、半
導体装置のソース／ドレインを任意に配置することが不
可能であり、レイアウト設計の自由度が制約を受けると
いう問題がある。On the other hand, a manufacturing method for forming an asymmetric diffusion region without increasing the photolithography process is
For example, it is disclosed in Japanese Patent Laid-Open No. 4-245642. In this method, an asymmetric diffusion structure is attempted to be realized by changing the ion implantation angle with respect to the semiconductor substrate using the gate electrode as a mask. However,
In this method, the source /
The position of the drain is decided in one direction. Therefore, it is impossible to arbitrarily arrange the source / drain of the semiconductor device, and the degree of freedom in layout design is restricted.
【００１７】本発明は、フォトリソグラフィ工程の増加
をさせることなく、ゲート電極に対して、非対称な拡散
領域を有する半導体装置の製造方法を提供することを目
的とし、さらに、レイアウト設計の自由度が制約を受け
ることなく製造する方法を提供することを目的とする。An object of the present invention is to provide a method of manufacturing a semiconductor device having an asymmetric diffusion region with respect to a gate electrode without increasing the number of photolithography steps, and further, the degree of freedom in layout design is high. It is an object to provide a manufacturing method without being restricted.
【００１８】[0018]
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、ゲート電極に対して、非対称
な拡散領域を有する半導体装置の製造方法において、半
導体基板上にゲート絶縁膜を介して、ゲート電極材料膜
を形成した後、該ゲート電極材料膜上に、膜厚の異なる
部分から構成された階段状の段差を有する第１のフォト
レジストパターンを形成する工程と、上記第１のフォト
レジストパターンをマスクとして不純物のイオン注入を
行い、拡散領域を形成する工程と、上記第１のフォトレ
ジストパターンの膜厚の薄い部分が完全に除去されるま
でエッチングすることによって、段差の無い第２のフォ
トレジストパターンを形成する工程と、上記第２のフォ
トレジストパターンをマスクとして上記ゲート電極材料
膜をエッチング除去することにより、上記拡散領域がゲ
ート電極端部から離間するようにゲート電極を形成する
工程と、上記ゲート電極を形成した後、不純物のイオン
注入を行い、上記拡散領域よりも不純物濃度の低い第２
の拡散領域を形成する工程とを有することを特徴とする
ものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a diffusion region asymmetric with respect to a gate electrode. Forming a gate electrode material film via the step of forming a first photoresist pattern having a step-like step formed of portions having different film thicknesses on the gate electrode material film; Impurity ion implantation is performed by using the first photoresist pattern as a mask to form a diffusion region, and etching is performed until the thin film portion of the first photoresist pattern is completely removed, whereby Forming a second photoresist pattern that does not exist, and etching and removing the gate electrode material film using the second photoresist pattern as a mask. By the steps of forming a gate electrode so that to spaced above the diffusion region from the gate electrode end portion, after forming the gate electrode, the impurity ions
A second impurity concentration lower than that of the diffusion region
And a step of forming a diffusion region of .
【００１９】また、請求項２記載の本発明の半導体装置
の製造方法は、半透明領域を有するフォトマスクを用い
て、上記第１のフォトレジストパターンの膜厚の薄い部
分を形成することを特徴とする、請求項１記載の半導体
装置の製造方法である。 [0019] In the method of the present invention according to claim 2, characterized in that by using a photomask having a translucent area to form a thin portion of the thickness of the first photoresist pattern and a method of manufacturing a semiconductor device according to claim 1 Symbol placement.
【００２０】[0020]
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail based on the embodiments.
【００２１】図１は本発明の一の実施の形態の半導体装
置の製造工程図である。尚、図１において、１０１はＰ
型シリコン基板、１０２はゲート絶縁膜（シリコン酸化
膜）、１０３はゲート電極（多結晶シリコン）、１０４
は高濃度Ｎ型拡散領域、１０５は低濃度Ｎ型拡散領域、
Ｒ１１、Ｒ１２はフォトレジストパターンを示す。FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention. In FIG. 1, 101 is P
Type silicon substrate, 102 a gate insulating film (silicon oxide film), 103 a gate electrode (polycrystalline silicon), 104
Is a high concentration N type diffusion region, 105 is a low concentration N type diffusion region,
R11 and R12 represent photoresist patterns.
【００２２】以下に、図１を用いて、本発明の一実施の
形態の半導体装置の製造工程を説明する。A manufacturing process of a semiconductor device according to an embodiment of the present invention will be described below with reference to FIG.
【００２３】まず、素子分離領域（図示せず）を形成
し、表面付近の不純物濃度を３×１０17ｃｍ-2に設定し
たＰ型シリコン半導体基板１０１上に熱酸化法により、
膜厚が１０ｎｍのゲート酸化膜１０２を形成する。次
に、ゲート電極材料として燐がドープされた、膜厚が２
００ｎｍの多結晶シリコン膜を全面に堆積した。続いて
図１（ａ）に示すように、多結晶シリコン膜１０３上に
階段状の段差を有するフォトレジストＲ１１のパターニ
ングを公知の手順により行う。First, an element isolation region (not shown) is formed, and a thermal oxidation method is performed on the P-type silicon semiconductor substrate 101 in which the impurity concentration near the surface is set to 3 × 10 17 cm -2 .
A gate oxide film 102 having a film thickness of 10 nm is formed. Next, as a gate electrode material, phosphorus is doped and the film thickness is 2
A 00 nm polycrystalline silicon film was deposited on the entire surface. Subsequently, as shown in FIG. 1A, a photoresist R11 having a step-like step on the polycrystalline silicon film 103 is patterned by a known procedure.
【００２４】この構造は例えば、遮光領域と透明領域
と、この透明領域よりも光の透過量が少ない半透明領域
とを備えたフォトマスクを用いることにより、容易に実
現できる。ここで、遮光領域はゲート電極が定義される
領域、半透明領域はドレイン側のＬＤＤ領域、透明領域
は図１（ａ）から図１（ｂ）の工程でゲート電極材料が
除去される領域に相当する。フォトマスクの半透明領域
の幅を設計で決められるので、ＬＤＤ領域の幅が任意に
設定できる。This structure can be easily realized by using, for example, a photomask having a light-shielding region, a transparent region, and a semitransparent region having a smaller amount of light transmission than the transparent region. Here, the light-shielding region is a region where the gate electrode is defined, the semi-transparent region is an LDD region on the drain side, and the transparent region is a region where the gate electrode material is removed in the process of FIGS. 1A to 1B. Equivalent to. Since the width of the semitransparent region of the photomask can be determined by design, the width of the LDD region can be set arbitrarily.
【００２５】本実施の形態においては、厚い部分のフォ
トレジスト膜厚Ｄ１を１０００ｎｍ、薄い部分のフォト
レジスト膜厚Ｄ２を５００ｎｍとした。In the present embodiment, the photoresist film thickness D1 in the thick portion is 1000 nm and the photoresist film thickness D2 in the thin portion is 500 nm.
【００２６】次に、図１（ｂ）に示すように、フォトレ
ジストＲ１１をマスクとして反応性イオンエッチングに
より多結晶シリコン膜１０３をエッチングする。引き続
き、レジストパターンＲ１１をマスクとして、ヒ素イオ
ンをドーズ量を３×１０15ｃｍ-2として注入することに
より、高濃度のＮ型拡散領域１０４を形成した。Next, as shown in FIG. 1B, the polycrystalline silicon film 103 is etched by reactive ion etching using the photoresist R11 as a mask. Subsequently, using the resist pattern R11 as a mask, arsenic ions were implanted with a dose amount of 3 × 10 15 cm −2 to form a high-concentration N-type diffusion region 104.
【００２７】次に、異方性エッチングでエッチバックす
ることにより、レジストパターンＲ１１の薄い（膜厚Ｄ
２）部分だけを除去し、図１（ｃ）に示すような段差の
無いレジストＲ１２のパターンを形成する。この際、レ
ジストパターンＲ１２の膜厚Ｄ３は５００ｎｍとなっ
た。Then, the resist pattern R11 is thinned (film thickness D by etching back by anisotropic etching).
2) Only the portion is removed, and a pattern of the resist R12 having no step is formed as shown in FIG. At this time, the film thickness D3 of the resist pattern R12 was 500 nm.
【００２８】次に、レジストパターンＲ１２をマスクと
した反応性イオンエッチングで、多結晶シリコン膜１０
３をエッチングし、ゲート電極を形成する。その後、レ
ジストパターンＲ１２を除去した後、図１（ｄ）に示す
ように、ゲート電極をマスクにヒ素イオンをドーズ量を
５×１０13ｃｍ-2として注入することにより、低濃度の
Ｎ型拡散領域１０５を形成する。Next, the polycrystalline silicon film 10 is subjected to reactive ion etching using the resist pattern R12 as a mask.
3 is etched to form a gate electrode. Then, after removing the resist pattern R12, as shown in FIG. 1D, arsenic ions are implanted with a dose amount of 5 × 10 13 cm −2 using the gate electrode as a mask to perform low-concentration N-type diffusion. A region 105 is formed.
【００２９】以上説明した本発明により非対称ＬＤＤ構
造のＮチャネルＭＯＳ型トランジスタを形成できる。According to the present invention described above, an N-channel MOS transistor having an asymmetric LDD structure can be formed.
【００３０】尚、本実施の形態では、ゲート電極に対し
て、非対称な拡散領域を有するＬＤＤ構造のトランジス
タを用いたが、本発明はこれに限定されるものではな
く、例えば、ドレイン側がゲートに対して離間したドレ
インオフセットＳＤ（Ｓｉｎｇｌｅ Ｄｒａｉｎ）構造
でも構わない。In this embodiment, the LDD transistor having an asymmetric diffusion region is used for the gate electrode. However, the present invention is not limited to this. For example, the drain side is the gate. A drain offset SD (Single Drain) structure spaced apart from each other may be used.
【００３１】また、本実施の形態では、ＭＯＳ型トラン
ジスタを用いたが、本発明はこれに限定されるものでは
なく、例えば、フローティングゲート電極に対して、非
対称なソース／ドレインを有する不揮発性半導体記憶装
置のセルトランジスタでも構わない。この不揮発性半導
体記憶装置は、文献（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，ｐｐ２
６７〜２７０，１９９５）に記載されているもので、一
方のフローティングゲート電極の端にオーバーラップす
るＮ型高濃度拡散領域と、他方のフローティングゲート
電極の端にオーバーラップするＮ型の低濃度拡散領域を
有しており、従来、イオン注入の角度を変更することに
より、非対称な拡散領域を形成していたが、本発明にお
いても適用できる。Further, although the MOS type transistor is used in the present embodiment, the present invention is not limited to this, and for example, a nonvolatile semiconductor having a source / drain asymmetric with respect to the floating gate electrode. It may be a cell transistor of a memory device. This non-volatile semiconductor memory device is disclosed in the literature (International El
electron Device Meeting, pp2
67-270, 1995), and an N-type high-concentration diffusion region overlapping the end of one floating gate electrode and an N-type low-concentration diffusion region overlapping the end of the other floating gate electrode. Although it has a region and conventionally an asymmetric diffusion region is formed by changing the angle of ion implantation, the present invention can also be applied to the present invention.
【００３２】[0032]
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、ゲート電極に対して非対称な拡散領
域を形成するために、階段状の段差を有するフォトレジ
ストパターンをマスクとしてゲート電極のエッチングと
イオン注入による拡散領域の形成を行う、即ち、ソース
／ドレインの高濃度拡散領域を形成した後、段差部分が
マスクとなり、残存したゲート電極材を除去することに
より、最終的なゲート電極の加工を行うので、段差部分
の幅だけゲート電極より離間した高濃度拡散領域をドレ
イン側に形成することができる。即ち、低濃度拡散領域
の幅を自由に設定できる。As described above in detail, according to the present invention, in order to form a diffusion region asymmetric with respect to the gate electrode, the gate electrode is formed by using a photoresist pattern having a step-like step as a mask. After forming the diffusion region by etching and ion implantation, that is, after forming the high-concentration source / drain diffusion region, the step portion serves as a mask, and the remaining gate electrode material is removed to obtain the final gate electrode. Since the poles are processed, a high-concentration diffusion region separated from the gate electrode by the width of the step can be formed on the drain side. That is, the width of the low concentration diffusion region can be set freely.
【００３３】また、最終的なゲート電極の加工を行った
後、イオン注入によりドレインのみＬＤＤ領域を形成す
ることができる。After the final processing of the gate electrode, the LDD region can be formed only in the drain by ion implantation.
【００３４】更に、フォトリソグラフィ工程を増加させ
ることなく、ゲート電極に対して非対称な拡散領域を有
する半導体装置を形成することができ、且つ、レイアウ
ト設計の自由度に制約を受けることがない。Further, it is possible to form a semiconductor device having an asymmetric diffusion region with respect to the gate electrode without increasing the photolithography process, and there is no restriction on the degree of freedom in layout design.
【図１】 本発明の一実施の形態の半導体装置の製造工
程図である。FIG. 1 is a manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
【図２】 第１の従来の半導体装置の製造工程図であ
る。FIG. 2 is a manufacturing process diagram of a first conventional semiconductor device.
【図３】 第２の従来の半導体装置の製造工程図であ
る。FIG. 3 is a manufacturing process diagram of a second conventional semiconductor device.
１０１ Ｐ型シリコン基板 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 高濃度Ｎ型拡散領域 １０５ 低濃度Ｎ型拡散領域 Ｒ１１、Ｒ１２ フォトレジストパターン 101 P type silicon substrate 102 gate insulating film 103 gate electrode 104 High-concentration N-type diffusion region 105 Low concentration N type diffusion region R11, R12 photoresist pattern
Claims (2)
を有する半導体装置の製造方法において、 半導体基板上にゲート絶縁膜を介して、ゲート電極材料
膜を形成した後、該ゲート電極材料膜上に、膜厚の異な
る部分から構成された階段状の段差を有する第１のフォ
トレジストパターンを形成する工程と、 上記第１のフォトレジストパターンをマスクとして不純
物のイオン注入を行い、拡散領域を形成する工程と、 上記第１のフォトレジストパターンの膜厚の薄い部分が
完全に除去されるまでエッチングすることによって、段
差の無い第２のフォトレジストパターンを形成する工程
と、 上記第２のフォトレジストパターンをマスクとして上記
ゲート電極材料膜をエッチング除去することにより、上
記拡散領域がゲート電極端部から離間するようにゲート
電極を形成する工程と、 上記ゲート電極を形成した後、不純物のイオン注入を行
い、上記拡散領域よりも不純物濃度の低い第２の拡散領
域を形成する工程とを有することを特徴とする、半導体
装置の製造方法。1. A diffusion region asymmetric with respect to a gate electrode.
In a method of manufacturing a semiconductor device having: a gate electrode material on a semiconductor substrate via a gate insulating film.
After forming the film, a film with a different film thickness is formed on the gate electrode material film.
The first photo having a step-like step made up of
A step of forming a photoresist pattern, and using the first photoresist pattern as a mask
The step of performing ion implantation of an object to form a diffusion region and the thin portion of the first photoresist pattern are
Step by etching until completely removed
Step of forming a second photoresist pattern having no difference
And using the second photoresist pattern as a mask
By removing the gate electrode material film by etching,
Gate so that the diffusion region is separated from the edge of the gate electrode.
And forming an electrode, after forming the gate electrode, ion implantation of impurities, characterized in that a step of forming a second diffusion region lower in impurity concentration than the upper Ki拡 diffusing region the method of manufacturing a semi-conductor device.
て、上記第１のフォトレジストパターンの膜厚の薄い部The thin portion of the first photoresist pattern
分を形成することを特徴とする、請求項１記載の半導体2. The semiconductor according to claim 1, characterized in that
装置の製造方法。Device manufacturing method.
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